WO2010064412A1 - バイアス回路、バイアス回路の製造方法 - Google Patents

バイアス回路、バイアス回路の製造方法 Download PDF

Info

Publication number
WO2010064412A1
WO2010064412A1 PCT/JP2009/006517 JP2009006517W WO2010064412A1 WO 2010064412 A1 WO2010064412 A1 WO 2010064412A1 JP 2009006517 W JP2009006517 W JP 2009006517W WO 2010064412 A1 WO2010064412 A1 WO 2010064412A1
Authority
WO
WIPO (PCT)
Prior art keywords
bias circuit
circuit according
inductor
resistor layer
substrate
Prior art date
Application number
PCT/JP2009/006517
Other languages
English (en)
French (fr)
Inventor
濱田康宏
岸本修也
丸橋建一
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US13/129,344 priority Critical patent/US8975725B2/en
Priority to JP2010541226A priority patent/JPWO2010064412A1/ja
Publication of WO2010064412A1 publication Critical patent/WO2010064412A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/665—Bias feed arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/18—Indexing scheme relating to amplifiers the bias of the gate of a FET being controlled by a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/255—Amplifier input adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/423—Amplifier output adaptation especially for transmission line coupling purposes, e.g. impedance adaptation

Definitions

  • the present invention relates to a bias circuit integrated on a semiconductor substrate and a method for manufacturing the bias circuit.
  • CMOS process With the recent miniaturization of the CMOS process, the high-frequency characteristics of the MOSFET have improved, and as a result, a high-frequency amplifier can be realized by the CMOS process.
  • a high-frequency amplifier it is important to match input / output impedances in a desired band and to stabilize the circuit outside the desired band.
  • FIG. 11 is a circuit diagram of a common source FET type amplifier.
  • a signal input from the input terminal 12 passes through the DC blocking capacitor 13a and reaches the gate of the FET 15 through the transmission line 14a.
  • a short stub 18a comprising a transmission line 16a and a capacitor 17a grounded on one side is connected to the transmission line 14a and the capacitor 13a, and these form an input matching circuit.
  • the gate bias supply terminal 19 is connected to the short stub 18 a and supplies a bias to the gate of the FET 15.
  • the drain of the FET 15 is connected to the DC blocking capacitor 13b through the transmission line 14b and outputs a signal to the output terminal 21.
  • the transmission line 14b and the capacitor 13b are connected to a short stub 18b including a transmission line 16b and a capacitor 17b grounded on one side, and these form an output matching circuit.
  • the drain bias supply terminal 22 is connected to the short stub 18 b and supplies a bias to the drain of the FET 15.
  • the transmission lines 14a and 14b and the short stubs 18a and 18b perform impedance matching and also serve as a bias circuit.
  • the gain is maximized in the vicinity of 60 GHz, and the reflection characteristic is minimized. That is, input / output impedances are matched in a desired band.
  • the k factor derived from the S parameter is generally used as an indicator of stabilization.
  • the condition of k> 1 is necessary.
  • FIG. 12 shows the calculation result of the k-factor frequency characteristics of the amplifier of FIG. According to FIG. 12, the k factor of the amplifier of FIG. 11 is k ⁇ 1 at a frequency of 2 GHz or less. In this frequency region, there is a risk of instability such as circuit oscillation.
  • FIG. 13 is a circuit diagram showing such a bias circuit.
  • a shunt RC circuit 11 is inserted between the short stub 18 forming a part of the matching circuit and the bias supply terminal 31.
  • the low frequency signal that cannot be grounded by the short stub capacitor passes through a large capacitance element of the stabilization circuit and is attenuated by the resistance element, so that the amplifier is stabilized.
  • the high frequency amplification device uses an active element and a matching circuit for the active element. That is, the resistance component of the input impedance of the active element is made sufficiently small so that the stability index k factor of the active element alone in the frequency band in which the amplifier is used is 1 or less. Then, the stability index k factor as an amplifying device is set to 1 or more by utilizing the loss of the matching circuit.
  • Patent Document 2 discloses a technology related to a spiral inductor that can reduce the parasitic resistance between the inductor and the substrate when the inductor is formed using a wiring layer on a silicon process.
  • Patent Documents 3 and 4 also disclose a technique related to a spiral inductor.
  • the bias circuit shown in FIG. 13 has several problems.
  • the first problem is that the cost of the chip increases. The reason is that the chip area increases because the capacitance to be mounted on the shunt RC circuit is large, for example, about 5 to 10 pF.
  • the second problem is that there is a risk of changing the characteristics of the amplifier in the desired band. This is because the capacitance component of the shunt RC circuit is connected in parallel to the short stub capacitive element, thereby affecting the frequency characteristics of the matching circuit. Therefore, an object of the present invention is to provide a bias circuit that can be easily integrated on a semiconductor substrate and can prevent parasitic oscillation.
  • a bias circuit includes: a resistor layer disposed on a substrate and connected to a ground potential; and a conductor disposed on the resistor layer and spaced apart from the resistor layer to form an inductor.
  • the method for manufacturing a bias circuit according to the present invention includes forming a resistor layer connected to a ground potential on a substrate, and separating the resistor layer above the resistor layer to form an inductor. Is generated.
  • the present invention can provide a bias circuit that can be easily integrated on a semiconductor substrate and can prevent parasitic oscillation.
  • FIG. 3 is a cross-sectional view of an element constituting the bias circuit according to the first embodiment.
  • FIG. 3 is a plan view of an element constituting the bias circuit according to the first embodiment.
  • FIG. 3 is a diagram showing a detailed structure of a conductor constituting an inductor of an element constituting the bias circuit according to the first embodiment.
  • FIG. 3 is a circuit diagram of an equivalent circuit of the bias circuit according to the first exemplary embodiment.
  • FIG. 3 is a circuit diagram when the bias circuit according to the first embodiment is used in a 60 GHz band amplifier. It is a figure which shows the frequency characteristic of k factor of the 60 GHz band amplifier concerning Embodiment 1.
  • FIG. 3 is a diagram illustrating small signal characteristics of the 60 GHz band amplifier according to the first exemplary embodiment
  • FIG. 6 is a cross-sectional view of an element constituting a bias circuit according to a second embodiment.
  • FIG. 6 is a cross-sectional view of elements constituting a bias circuit according to a third embodiment.
  • FIG. 6 is a cross-sectional view of elements constituting a bias circuit according to a fourth embodiment. It is a circuit diagram of an amplifier of a common source FET type. It is a figure which shows the frequency characteristic of k factor of a source grounded FET type amplifier. It is a circuit diagram of a bias circuit using a shunt RC circuit.
  • FIG. Embodiment 1 of the present invention will be described below with reference to the drawings.
  • a cross-sectional view of the first embodiment is shown in FIG. 1, and a plan view is shown in FIG. 1 is a cross-sectional view taken along the line II of FIG.
  • the bias circuit according to the present embodiment has a resistor layer 2 disposed on the substrate 1 and connected to the ground potential, and a conductor 4 forming an inductor 5 disposed on the resistor layer 2.
  • the resistor layer 2 can be obtained, for example, by forming a diffusion region in a CMOS process. Further, the resistor layer 2 may be formed of, for example, a NiCr thin film resistor or a resistor such as metal, polysilicon, or alloy. The resistor layer 2 is connected to the ground potential at a place not shown in the figure.
  • an insulator 3 may be disposed above the resistor layer 2, and a conductor 4 that forms the inductor 5 is disposed inside the insulator 3.
  • the gate insulating film and the interlayer insulating film in the wiring portion are integrated and represented as an insulator 3.
  • the detailed structure of the conductor 4 forming the spiral inductor 5 is shown in FIG.
  • the conductor 4 is formed by connecting all the metal layers from the lowermost layer 6a to the uppermost layer 6n in a multi-layer metal wiring process by a large number of vias 7. That is, the spiral inductor 5 is formed for each metal layer, and the spiral inductors in each metal layer are connected by the vias 7.
  • the conductor 4 in FIG. 1 shows this in a simplified manner.
  • the distance between the lowermost metal layer 6a and the resistor layer 2 in the CMOS process is short in order to reduce signal delay in the wiring portion. Specifically, this distance is generally about 1 ⁇ m or less.
  • the inductor 5 of this embodiment may be not only a spiral inductor structure but also a meander type inductor, for example.
  • the equivalent circuit of the inductor of this embodiment including the above parasitic capacitance and parasitic resistance is expressed as shown in FIG.
  • the equivalent circuit includes a distributed constant inductance 8, a parasitic capacitance 9, and a parasitic resistance 10. Note that an equivalent shunt RC circuit 11 is present in this inductor.
  • a parasitic capacitance is generated between the spiral inductor 5 and the resistor layer 2.
  • a magnetic field is generated in a direction perpendicular to the substrate by the AC signal passing through the inductor 5, and an eddy current is induced in the resistor layer 2 through which the magnetic field penetrates.
  • the attenuation of the eddy current in the resistor layer 2 becomes a loss for the AC signal passing through the inductor.
  • an equivalent shunt RC circuit is formed. This makes it possible to provide a bias circuit that can be easily integrated on a semiconductor substrate and that can prevent parasitic oscillation.
  • the manufacture of the bias circuit according to the present embodiment is performed as follows.
  • a resistor layer 2 is formed on the substrate 1.
  • the manufacturing method may be a general processing method represented by vapor deposition, sputtering, plating, diffusion, alloying, or damascene process.
  • the resistor layer 2 is connected to the ground potential by a general processing method represented by the above.
  • a conductor 4 that forms an inductor is formed on the resistor layer 2.
  • the manufacturing method may be a general processing method represented by the above.
  • the insulator 3 is generated between the resistor layer 2 and the conductor 4.
  • the insulator 3 is formed by a technique such as oxidation of a silicon substrate, vapor deposition, or chemical vapor deposition (CVD).
  • the conductor 4 may be formed after the formation of the insulator 3, or the insulator 3 and the conductor 4 may be formed using a multilayer wiring process.
  • the input / output terminal of the inductor 5 and the circuit are connected using a general processing method represented by the above.
  • the distance between the resistor layer 2 and the lower surface of the conductor 4 can be reduced to approximately 1 ⁇ m or less by appropriately adjusting the manufacturing conditions of the insulator 3 typified by oxidation, vapor deposition, CVD time and temperature. it can.
  • the bias circuit manufacturing method as described above makes it possible to manufacture a bias circuit that can be easily integrated on a semiconductor substrate and that can prevent parasitic oscillation.
  • Fig. 5 shows a circuit diagram of a 60 GHz band amplifier incorporating this spiral inductor in the bias circuit.
  • input terminals of inductors 20a and 20b are connected to power supplies (bias supply terminals) 19 and 22, and output terminals of the inductors are connected to short stubs 18a and 18b which are power supply units of the integrated circuit.
  • the signal input from the input terminal 12 passes through the DC blocking capacitor 13a and reaches the gate of the FET 15 through the transmission line 14a.
  • the transmission line 14a and the capacitor 13a are connected to a short stub 18a including a transmission line 16a and a capacitor 17a grounded on one side, thereby forming an input matching circuit.
  • the gate bias supply terminal 19 is connected to the short stub 18a via an inductor 20a shown in the equivalent circuit of FIG. 4 and supplies a bias to the gate of the FET 15.
  • the drain of the FET 15 is connected to the DC blocking capacitor 13b through the transmission line 14b and outputs a signal to the output terminal 21.
  • a short stub 18b comprising a transmission line 16b and a capacitor 17b grounded on one side is connected to the transmission line 14b and the capacitor 13b to form an output matching circuit.
  • the drain bias supply terminal 22 is connected to the short stub 18b via an inductor 20b shown in the equivalent circuit of FIG. 4 and supplies a bias to the drain of the FET 15.
  • the low frequency region is stabilized by the equivalent shunt RC circuit of the spiral inductors 20a and 20b included in the bias circuit in the present embodiment.
  • k> 1 the simulation result of the frequency characteristic of the k factor in the low frequency band of this amplifier is shown in FIG. 6, k> 1, and stabilization can be confirmed.
  • the solid line in FIG. 7 shows the simulation result of the small signal characteristics in the desired frequency band of 60 GHz of the amplifier according to the present embodiment shown in FIG. Moreover, the simulation result of the amplifier of FIG. 11 that does not include the spiral inductor is shown in FIG. From these results, it can be said that the simulation result of the amplifier according to the present embodiment is almost the same as the simulation result of the amplifier of FIG. 11 that does not include the spiral inductor. Since the inductance of the spiral inductor has a high impedance with respect to the high-frequency signal, stabilization in the low-frequency region is realized with little influence on the characteristics of the desired band.
  • the low-frequency signal that cannot be grounded by the short stub is attenuated through the shunt RC circuit while the shunt RC circuit does not affect the matching circuit at a desired frequency due to the inductance of the spiral inductor.
  • the shunt RC circuit does not affect the matching circuit at a desired frequency due to the inductance of the spiral inductor.
  • Embodiment 2 of the present invention will be described with reference to the cross-sectional view shown in FIG.
  • symbol is attached
  • the equivalent circuit of the bias circuit according to the second embodiment is the same as that shown in FIG. 4, and the circuit diagram of the 60 GHz band amplifier incorporating the bias circuit according to the second embodiment is also the same as that shown in FIG. It is.
  • the lower part of the conductor 4 forming the spiral inductor is connected to a polysilicon 23 formed by a CMOS process by a via not shown in the figure.
  • the polysilicon 23 is formed on a thin gate insulating film 24 of about several tens of nanometers, and the gate insulating film 24 is formed on the resistor layer (diffusion region) 2.
  • the distance between the resistor layer 2 and the lower surface of the inductor is about several tens of nanometers, which is the thickness of the gate oxide film, and is generally shorter than about 1 ⁇ m in the first embodiment, so that the coupling is larger. . That is, since the effect of eddy current is greater than in the first embodiment, greater stability than in the first embodiment can be obtained.
  • the polysilicon may be alloyed polysilicon.
  • Embodiment 3 of the present invention will be described with reference to the cross-sectional view shown in FIG.
  • symbol is attached
  • the equivalent circuit of the bias circuit according to the third embodiment is the same as that shown in FIG. 4, and the circuit diagram of the 60 GHz band amplifier incorporating the bias circuit according to the third embodiment is also the same as that shown in FIG. It is.
  • the conductor 4 forming the spiral inductor is disposed under the bias supply pad 25. It is obvious that this embodiment can obtain the same effect as that of the first embodiment. In the present embodiment, it is not necessary to secure an area dedicated to the inductor in the chip, so that the chip area is reduced, and as a result, there is a synergistic effect that contributes to a reduction in chip cost.
  • the conductor forming the inductor is connected by the via 7 as shown in FIG. 3, and the pad 25 and the conductor 4 are connected by the pad via 26, so that the mechanical strength of the pad is improved. There is an effect.
  • Embodiment 4 of the present invention will be described with reference to the cross-sectional view shown in FIG.
  • symbol is attached
  • the equivalent circuit of the bias circuit according to the fourth embodiment is the same as that shown in FIG. 4, and the circuit diagram of the 60 GHz band amplifier incorporating the bias circuit according to the fourth embodiment is also the same as that shown in FIG. It is.
  • the bias circuit according to the present embodiment has a NiCr thin film resistance layer 28 formed on a GaAs substrate 27.
  • the NiCr thin film resistance layer 28 is connected to the ground potential at a location not shown in the figure.
  • a spiral inductor formed of gold plating 29 exists above the NiCr thin film resistance layer 28, and a SiN insulating film 30 is formed between the spiral inductor and the thin film resistance layer 28. It is obvious that this embodiment can obtain the same effect as that of the first embodiment.
  • the substrate is not limited to a silicon substrate or a GaAs substrate.
  • a silicon on insulator substrate SOI substrate
  • another compound semiconductor such as InP
  • a substrate using an insulator typified by alumina. It may be.
  • the process is not limited to a CMOS process, and may be another silicon IC process represented by a SiGe process or a bipolar process.
  • the conductors 6a to 6n (see FIG. 3) constituting the wiring in each embodiment are not necessarily connected by the vias 7 at all locations.
  • the vias 7 are provided only at appropriate locations in the spiral inductor.
  • a structure in which is connected may also be used.
  • each conductor may have a mesh shape.
  • a 60 GHz amplifier is given as an example.
  • the present invention is not limited to the 60 GHz band, and is not limited to the amplifier, and can be applied to a bias circuit of a functional circuit having an active element.
  • the present invention can be widely applied to the field of electronic equipment using a bias circuit integrated on a semiconductor substrate.
  • Substrate 2 Resistor layer (diffusion region) 3 Insulator 4 Conductor 5 Spiral inductors 6a, 6b, 6n Metal layer 7 Via 8 Distributed constant inductance 9 Parasitic capacitance 10 Parasitic resistance 11 Shunt RC circuit 12 Input terminals 13a, 13b DC blocking capacitors 14a, 14b, 16a, 16b Transmission Line 15 FET 17a, 17b Capacitors 18, 18a, 18b grounded on one side Short stub 19 Equivalent circuit 21 of inductor 20a, 20b Inductor equivalent circuit 21 Output terminal 22 Drain bias supply terminal 23 Polysilicon 24 Gate insulating film 25 Bias supply pad 26 For pad Via 27 GaAs substrate 28 NiCr thin film resistance layer 29 Gold plating 30 SiN insulating film 31 Bias supply terminal

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

　本発明にかかるバイアス回路は、基板１上に配置され接地電位に接続された抵抗体層２と、抵抗体層２の上部に配置されたインダクタ５を形成する導体４と、を有する。また、本発明にかかるバイアス回路の製造方法は、基板１上に接地電位に接続された抵抗体層２を生成し、抵抗体層２の上部にインダクタ５を形成する導体４を生成する。本発明により半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路、及びバイアス回路の製造方法を提供することができる。

Description

バイアス回路、バイアス回路の製造方法
　本発明は、半導体基板に集積されたバイアス回路、及びバイアス回路の製造方法に関する。
　近年のＣＭＯＳプロセスの微細化に伴いＭＯＳＦＥＴの高周波特性が向上し、その結果としてＣＭＯＳプロセスで高周波増幅器が実現できるようになった。高周波増幅器では、所望の帯域で入出力のインピーダンスを整合することと、所望の帯域外で回路を安定化させることが重要である。
　図１１は、ソース接地ＦＥＴ型の増幅器の回路図である。入力端子１２から入力された信号が直流遮断キャパシタ１３ａを通過し、伝送線路１４ａを介してＦＥＴ１５のゲートに至る。伝送線路１４ａとキャパシタ１３ａには、伝送線路１６ａおよび片側を接地したキャパシタ１７ａからなるショートスタブ１８ａが接続されており、これらは入力整合回路を形成している。ゲートバイアス供給端子１９は、ショートスタブ１８ａに接続されており、ＦＥＴ１５のゲートにバイアスを供給する。
　また、ＦＥＴ１５のドレインは伝送線路１４ｂを介して直流遮断キャパシタ１３ｂと接続され、出力端子２１に信号を出力する。伝送線路１４ｂとキャパシタ１３ｂには、伝送線路１６ｂおよび片側を接地したキャパシタ１７ｂからなるショートスタブ１８ｂが接続されており、これらは出力整合回路を形成している。ドレインバイアス供給端子２２はショートスタブ１８ｂに接続されており、ＦＥＴ１５のドレインにバイアスを供給する。
　この増幅器では、伝送線路１４ａ、１４ｂとショートスタブ１８ａ、１８ｂでインピーダンス整合を行い、かつバイアス回路を兼ねている。その結果、小信号特性のシミュレーション結果（不図示）によると、６０ＧＨｚの近傍で利得が最大となり、反射特性も最小となる。すなわち、所望の帯域で入出力のインピーダンスが整合されている。
　ところで、Ｓパラメータから導出されるｋファクタは、一般に安定化の指標として用いられている。回路が安定であるためには、ｋ＞１の条件が必要である。図１１の増幅器のｋファクタの周波数特性の計算結果を図１２に示す。図１２によると、図１１の増幅器のｋファクタは２ＧＨｚ以下の周波数でｋ＜１である。この周波数領域では、回路が発振するなど不安定であるおそれがある。
　また、このような低周波領域における不安定性の問題を解決する方法として、抵抗素子と容量素子によるシャントＲＣ回路をバイアス回路に組み込む方法が知られている。図１３は、そのようなバイアス回路を示した回路図である。整合回路の一部をなすショートスタブ１８とバイアス供給端子３１との間にシャントＲＣ回路１１が挿入されている。ショートスタブのキャパシタで接地できない低周波信号は、安定回路の大きな容量素子を通過し抵抗素子にて減衰するので、増幅器は安定化する。
　また、このような不安定性の問題を解決するために、特許文献１にかかる高周波増幅装置では、能動素子と能動素子に対する整合回路とを用いている。つまり、増幅装置を使用する周波数帯における、能動素子単体での安定指数ｋファクタが１以下となるように、能動素子の入力インピーダンスの抵抗成分を充分小さくする。そして、整合回路の損失を利用して、増幅装置としての安定指数ｋファクタを１以上としている。
　また、特許文献２には、シリコンプロセス上の配線層を用いてインダクタを形成する場合に、インダクタと基板との間の寄生抵抗を削減可能なスパイラルインダクタに関する技術が開示されている。また、特許文献３、特許文献４にもスパイラルインダクタに関する技術が開示されている。
特開平１１－３０８０５９号公報 特開２０００－１８８３７３号公報 特開２００２－３０５１１０号公報 特開２００８－２０５４０３号公報
　しかしながら、図１３に示すバイアス回路にはいくつかの問題がある。第１の問題点は、チップが高コスト化する点である。その理由は、シャントＲＣ回路に搭載すべき容量が、例えば５から１０ｐＦ程度と大きいために、チップ面積が増大するからである。第２の問題点は、所望帯域での増幅器の特性を変化させる恐れがある点である。その理由は、シャントＲＣ回路の容量成分がショートスタブの容量素子に並列接続されることで、整合回路の周波数特性に影響するからである。
　よって、本発明の目的は、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することである。
　本発明にかかるバイアス回路は、基板上に配置され接地電位に接続された抵抗体層と、前記抵抗体層の上部に当該抵抗体層と離間して配置され、インダクタを形成する導体と、を有する。
　また、本発明にかかるバイアス回路の製造方法は、基板上に接地電位に接続された抵抗体層を生成し、前記抵抗体層の上部に当該抵抗体層と離間して、インダクタを形成する導体を生成する。
　本発明により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することができる。
実施の形態１にかかるバイアス回路を構成する素子の断面図である。 実施の形態１にかかるバイアス回路を構成する素子の平面図である。 実施の形態１にかかるバイアス回路を構成する素子のインダクタを構成する導体の詳細な構造を示す図である。 実施の形態１にかかるバイアス回路の等価回路の回路図である。 実施の形態１にかかるバイアス回路を６０ＧＨｚ帯増幅器に用いた場合の回路図である。 実施の形態１にかかる６０ＧＨｚ帯増幅器のｋファクタの周波数特性を示す図である。 実施の形態１にかかる６０ＧＨｚ帯増幅器の小信号特性を示す図である。 実施の形態２にかかるバイアス回路を構成する素子の断面図である。 実施の形態３にかかるバイアス回路を構成する素子の断面図である。 実施の形態４にかかるバイアス回路を構成する素子の断面図である。 ソース接地ＦＥＴ型の増幅器の回路図である。 ソース接地ＦＥＴ型増幅器のｋファクタの周波数特性を示す図である。 シャントＲＣ回路を用いたバイアス回路の回路図である。
　実施の形態１．
　以下、図面を参照して本発明の実施の形態１について説明する。
　実施の形態１の断面図を図１に、平面図を図２に示す。図１は図２のＩ－Ｉにおける断面図である。本実施の形態にかかるバイアス回路は、基板１上に配置され接地電位に接続された抵抗体層２と、抵抗体層２の上部に配置されたインダクタ５を形成する導体４と、を有する。
　抵抗体層２は、例えばＣＭＯＳプロセスにおいて拡散領域を形成することで得ることができる。また、抵抗体層２は、例えば、ＮｉＣｒ薄膜抵抗や、金属、ポリシリコン、合金など抵抗性を持つもので形成してもよい。抵抗体層２は、図で示さない場所で接地電位に接続されている。
　また、抵抗体層２の上部には絶縁体３が配置されてもよく、絶縁体３の内部にはインダクタ５を形成する導体４が配置されている。ここでは構造図を簡略化するため、ゲート絶縁膜と配線部の層間絶縁膜を統合して絶縁体３と表記した。
　スパイラルインダクタ５を形成する導体４の詳細な構造を図３に示す。導体４は、多層金属配線プロセスにおいて最下層６ａから最上層６ｎまでのすべての金属層を多数のビア７で接続したものである。つまり、スパイラルインダクタ５は金属層ごとに形成されており、各金属層にあるスパイラルインダクタをビア７で接続している。図１の導体４は、これを簡略化して示したものである。
　ＣＭＯＳプロセスにおける最下層の金属層６ａと抵抗体層２との距離は、配線部分における信号遅延を低減するために短く製造されている。この距離は具体的にはおおむね１μｍ程度以下である。このようにインダクタの下面である最下層の金属層６ａと、抵抗体である拡散領域２との距離が短いので、それらの間の寄生容量は大きい。なお、本実施形態のインダクタ５は、スパイラルインダクタ構造のみならず、例えばメアンダ型インダクタであっても良い。
　また、このインダクタに交流信号が印加されると抵抗体層２に渦電流が生じる。この抵抗体層２では渦電流がジュール熱に変換され、交流信号に対する損失となる。また、抵抗体層２と接地電位とを結ぶ電流経路が存在するため、接地電位との電位差により電流が生じ、交流信号に対する損失となる。すなわち、これらの効果は接地電位に接続された寄生抵抗として表現される。
　上記の寄生容量と寄生抵抗を含めた、本実施の形態のインダクタの等価回路は図４のように表現される。等価回路は、分布定数的なインダクタンス８、寄生容量９、寄生抵抗１０により構成される。なお、本インダクタには等価的なシャントＲＣ回路１１が存在している。
　すなわち、スパイラルインダクタ５と抵抗体層２の間には寄生容量が生じる。また、インダクタ５を通過する交流信号により基板に対して垂直方向に磁場が発生し、磁場が貫く抵抗体層２には渦電流が誘起される。抵抗体層２における渦電流の減衰はインダクタを通過する交流信号に対する損失となる。以上より、等価的なシャントＲＣ回路が形成される。これにより、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することが可能となる。
　また、本実施の形態にかかるバイアス回路の製造は以下のように行う。基板１上に抵抗体層２を生成する。その製造方法は、蒸着法、スパッタ法、めっき、拡散、合金化あるいはダマシンプロセスに代表される、一般的な加工方法を用いればよい。この抵抗体層２は、前記に代表される一般的な加工方法により接地電位に接続される。次に抵抗体層２の上部にインダクタを形成する導体４を生成する。その製造方法も、前記に代表される一般的な加工方法を用いればよい。本実施の形態にかかるバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
　また、抵抗体層２と、導体４の間に、絶縁体３を生成する。絶縁体３は、シリコン基板の酸化や蒸着法、化学気相成長（ＣＶＤ）法などの手法により形成される。なお、絶縁体３の形成の後に導体４を形成してもよいし、多層配線プロセスを用いて絶縁体３および導体４を形成してもよい。
　インダクタ５の入出力端子と、回路とは、上記に代表される一般的な加工方法を用いて接続される。
　なお、酸化や蒸着、ＣＶＤの時間や温度などに代表される、絶縁体３の製造条件を適宜調節することにより、抵抗体層２と導体４の下面との間隔をおおむね１μｍ以下にすることができる。
　以上のようなバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
　このスパイラルインダクタをバイアス回路に組み込んだ、６０ＧＨｚ帯増幅器の回路図を図５に示す。この回路では、インダクタ２０ａ、２０ｂの入力端子は電源（バイアス供給端子）１９、２２に接続され、インダクタの出力端子は集積回路の電源供給部であるショートスタブ１８ａ、１８ｂに接続されている。
　図５に示す増幅器では、入力端子１２から入力された信号が直流遮断キャパシタ１３ａを通過し、伝送線路１４ａを介してＦＥＴ１５のゲートに至る。伝送線路１４ａとキャパシタ１３ａには、伝送線路１６ａおよび片側を接地したキャパシタ１７ａからなるショートスタブ１８ａが接続されており、入力整合回路を形成している。ゲートバイアス供給端子１９は図４の等価回路で示すインダクタ２０ａを介してショートスタブ１８ａに接続されており、ＦＥＴ１５のゲートにバイアスを供給する。
　また、ＦＥＴ１５のドレインは伝送線路１４ｂを介して直流遮断キャパシタ１３ｂと接続され、出力端子２１に信号を出力する。伝送線路１４ｂとキャパシタ１３ｂには伝送線路１６ｂおよび片側を接地したキャパシタ１７ｂからなるショートスタブ１８ｂが接続されており、出力整合回路を形成している。ドレインバイアス供給端子２２は図４の等価回路で示すインダクタ２０ｂを介してショートスタブ１８ｂに接続されており、ＦＥＴ１５のドレインにバイアスを供給する。
　本実施の形態におけるバイアス回路に含まれるスパイラルインダクタ２０ａ、２０ｂの等価的なシャントＲＣ回路により、低周波数領域が安定化されている。本増幅器の低周波数帯におけるｋファクタの周波数特性のシミュレーション結果を図６に示すとｋ＞１となっており、安定化が確認できる。
　図５に示す本実施の形態にかかる増幅器の、所望帯域である６０ＧＨｚ帯の小信号特性のシミュレーション結果を図７の実線に示す。また、スパイラルインダクタを含まない図１１の増幅器のシミュレーション結果を図７の点に示す。これらの結果から、本実施の形態にかかる増幅器のシミュレーション結果と、スパイラルインダクタを含まない図１１の増幅器のシミュレーション結果はほぼ同一であるといえる。スパイラルインダクタのインダクタンスは高周波信号に対して高インピーダンスとなるため、所望帯域の特性への影響が少ない状態で低周波領域での安定化を実現している。
　つまり、スパイラルインダクタのインダクタンスにより、所望の周波数においてシャントＲＣ回路が整合回路に影響しない状態でありながら、ショートスタブで接地できない低周波数の信号がシャントＲＣ回路を通じて減衰する。これにより、低周波数で回路が安定化されるようなバイアス回路を提供することができる。
　実施の形態２．
　次に、本発明の実施の形態２について、図８に示す断面図を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態２にかかるバイアス回路の等価回路は図４に示すものと同様であり、実施の形態２にかかるバイアス回路を組み込んだ、６０ＧＨｚ帯増幅器の回路図も図５に示すものと同様である。
　スパイラルインダクタを形成する導体４の下部を、図に示さないビアによりＣＭＯＳプロセスで形成されるポリシリコン２３と接続している。ＣＭＯＳプロセスでは、ポリシリコン２３は数１０ｎｍ程度の薄いゲート絶縁膜２４の上に形成され、ゲート絶縁膜２４は抵抗体層（拡散領域）２の上に形成される。
　本実施の形態では、抵抗体層２とインダクタの下面との距離はゲート酸化膜の膜厚である数１０ｎｍ程度であり、第１の実施の形態におけるおおむね１μｍ程度より短いため、結合はより大きい。すなわち、第１の実施の形態よりも渦電流の効果が大きくなるので、第１の実施の形態よりも大きな安定性が得られる。また、ポリシリコンは合金化されたポリシリコンであってもよい。
　実施の形態３．
　次に、本発明の実施の形態３について、図９に示す断面図を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態３にかかるバイアス回路の等価回路は図４に示すものと同様であり、実施の形態３にかかるバイアス回路を組み込んだ、６０ＧＨｚ帯増幅器の回路図も図５に示すものと同様である。
　本実施の形態にかかるバイアス回路は、スパイラルインダクタを形成する導体４を、バイアス供給用パッド２５の下に配置したものである。この形態により、第１の実施の形態と同等の効果が得られることは明らかである。本実施の形態ではチップ内にインダクタ専用のエリアを確保する必要がなくなるためチップ面積が縮小され、結果としてチップコストの低減に寄与するという相乗的な効果を奏する。
　また、インダクタを形成する導体は図３のようにビア７で接続されていることに加え、パッド２５と導体４とがパッド用ビア２６により接続されているため、パッドの機械的強度が向上するという効果を奏する。
　実施の形態４．
　次に、本発明の実施の形態４について、図１０に示す断面図を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態４にかかるバイアス回路の等価回路は図４に示すものと同様であり、実施の形態４にかかるバイアス回路を組み込んだ、６０ＧＨｚ帯増幅器の回路図も図５に示すものと同様である。
　本実施の形態にかかるバイアス回路は、ＧａＡｓ基板２７上に形成されたＮｉＣｒ薄膜抵抗層２８を有する。このＮｉＣｒ薄膜抵抗層２８は図に示さない場所で接地電位に接続されている。ＮｉＣｒ薄膜抵抗層２８の上部には、金メッキ２９により形成されたスパイラルインダクタが存在し、スパイラルインダクタと薄膜抵抗層２８の間にはＳｉＮ絶縁膜３０が形成されている。この形態により、第１の実施の形態と同等の効果が得られることは明らかである。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
　上記の各実施の形態において、基板はシリコン基板やＧａＡｓ基板に限られず、例えば、Silicon on Insulator基板（ＳＯＩ基板）や、ＩｎＰ等その他の化合物半導体、あるいはアルミナに代表される絶縁体を用いた基板であってもよい。
　また、プロセスはＣＭＯＳプロセスに限られず、ＳｉＧｅプロセスやバイポーラプロセスに代表される、他のシリコンＩＣプロセスであってもよい。
　また、各実施の形態における配線を構成する導体６ａ～６ｎ（図３参照）は、必ずしもすべての場所でビア７による接続が必要とは限られず、例えば、スパイラルインダクタにおける適宜の場所のみにビア７を接続した構造でもよい。さらに、各導体はメッシュ状の形状であってもよい。
　また、効果を説明するために６０ＧＨｚ増幅器を例に挙げたが、６０ＧＨｚ帯に限られず、また、増幅器に限られず、能動素子を有する機能回路のバイアス回路に適用できる。
　この出願は、２００８年１２月４日に出願された日本出願特願２００８－３０９５５５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、半導体基板に集積されたバイアス回路を用いた電子機器の分野に広く適用することができる。
１　基板
２　抵抗体層（拡散領域）
３　絶縁体
４　導体
５　スパイラルインダクタ
６ａ、６ｂ、６ｎ　金属層
７　ビア
８　分布定数的なインダクタンス
９　寄生容量
１０　寄生抵抗
１１　シャントＲＣ回路
１２　入力端子
１３ａ、１３ｂ　直流遮断キャパシタ
１４ａ、１４ｂ、１６ａ、１６ｂ　伝送線路
１５　ＦＥＴ
１７ａ、１７ｂ　片側を接地したキャパシタ
１８、１８ａ、１８ｂ　ショートスタブ
１９　ゲートバイアス供給端子
２０ａ、２０ｂ　インダクタの等価回路
２１　出力端子
２２　ドレインバイアス供給端子
２３　ポリシリコン
２４　ゲート絶縁膜
２５　バイアス供給用パッド
２６　パッド用ビア
２７　ＧａＡｓ基板
２８　ＮｉＣｒ薄膜抵抗層
２９　金メッキ
３０　ＳｉＮ絶縁膜
３１　バイアス供給端子

Claims (18)

  1. 　基板上に配置され接地電位に接続された抵抗体層と、
    　前記抵抗体層の上部に当該抵抗体層と離間して配置され、インダクタを形成する導体と、
    　を有するバイアス回路。
  2. 　前記抵抗体層の上部に配置された絶縁体を介して前記インダクタを形成する導体が配置されている請求項１に記載のバイアス回路。
  3. 　前記インダクタの入力端子は電源に接続され、前記インダクタの出力端子は集積回路の電源供給部に接続されている請求項１または２に記載のバイアス回路。
  4. 　前記抵抗体層と前記インダクタの下面との間隔が１μｍ以下である請求項１乃至３のいずれか１項に記載のバイアス回路。
  5. 　前記インダクタの配線は、前記絶縁体の内部に形成された複数の層の金属配線をビアにより層間接続することで形成されている請求項１乃至４のいずれか１項に記載のバイアス回路。
  6. 　前記インダクタの配線は、ポリシリコン層と複数の層の金属配線をビアにより層間接続することで形成されている請求項１乃至４のいずれか１項に記載のバイアス回路。
  7. 　前記インダクタの配線は、金により形成されている請求項１乃至４のいずれか１項に記載のバイアス回路。
  8. 　前記インダクタは、バイアスを供給するパッド層の下に配置され、前記パッド層とビアにより接続されている請求項１乃至７のいずれか１項に記載のバイアス回路。
  9. 　前記基板がシリコンである請求項１乃至８のいずれか１項に記載のバイアス回路。
  10. 　前記基板がＳｉｌｉｃｏｎ－ｏｎ－Ｉｎｓｕｌａｔｏｒ基板である請求項１乃至８のいずれか１項に記載のバイアス回路。
  11. 　前記基板が化合物半導体である請求項１乃至８のいずれか１項に記載のバイアス回路。
  12. 　前記基板がセラミックである請求項１乃至８のいずれか１項に記載のバイアス回路。
  13. 　前記抵抗体層がシリコンＩＣプロセスにより形成される拡散領域である請求項１乃至１２のいずれか１項に記載のバイアス回路。
  14. 　前記抵抗体層が金属薄膜抵抗体である請求項１乃至１２のいずれか１項に記載のバイアス回路。
  15. 　前記抵抗体層の上部に配置された絶縁体は、窒化シリコンである請求項１乃至１４のいずれか１項に記載のバイアス回路。
  16. 　前記抵抗体層の上部に配置された絶縁体は、酸化シリコンである請求項１乃至１４のいずれか１項に記載のバイアス回路。
  17. 　基板上に接地電位に接続された抵抗体層を生成し、
    　前記抵抗体層の上部に当該抵抗体層と離間して、インダクタを形成する導体を生成する、
    　バイアス回路の製造方法。
  18. 　前記抵抗体層と前記インダクタを形成する導体との間に絶縁体を生成する請求項１７に記載のバイアス回路の製造方法。
PCT/JP2009/006517 2008-12-04 2009-12-01 バイアス回路、バイアス回路の製造方法 WO2010064412A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/129,344 US8975725B2 (en) 2008-12-04 2009-12-01 Bias circuit and method of manufacturing the same
JP2010541226A JPWO2010064412A1 (ja) 2008-12-04 2009-12-01 バイアス回路、バイアス回路の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-309555 2008-12-04
JP2008309555 2008-12-04

Publications (1)

Publication Number Publication Date
WO2010064412A1 true WO2010064412A1 (ja) 2010-06-10

Family

ID=42233070

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/006517 WO2010064412A1 (ja) 2008-12-04 2009-12-01 バイアス回路、バイアス回路の製造方法

Country Status (3)

Country Link
US (1) US8975725B2 (ja)
JP (1) JPWO2010064412A1 (ja)
WO (1) WO2010064412A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2481782A (en) * 2010-06-21 2012-01-11 Optimized Systems And Solutions Ltd Asset health monitoring
US10097182B2 (en) 2014-12-31 2018-10-09 Stmicroelectronics, Inc. Integrated circuit layout wiring for multi-core chips
US10102327B2 (en) * 2014-12-31 2018-10-16 Stmicroelectronics, Inc. Integrated circuit layout wiring for multi-core chips
CN112332884B (zh) * 2020-11-19 2021-06-01 华南理工大学 一种氮化镓基射频收发前端结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348855A (ja) * 1986-08-19 1988-03-01 Mitsubishi Electric Corp モノリシツク化マイクロ波集積回路
JPH01223758A (ja) * 1988-03-02 1989-09-06 Mitsubishi Electric Corp モノリシックマイクロ波集積回路
JPH09162354A (ja) * 1995-07-07 1997-06-20 Northern Telecom Ltd 集積インダクタ構造およびその製造方法
JP2008205403A (ja) * 2007-02-22 2008-09-04 Nec Corp 集積回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610433A (en) * 1995-03-13 1997-03-11 National Semiconductor Corporation Multi-turn, multi-level IC inductor with crossovers
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
US5656849A (en) * 1995-09-22 1997-08-12 International Business Machines Corporation Two-level spiral inductor structure having a high inductance to area ratio
FR2771843B1 (fr) * 1997-11-28 2000-02-11 Sgs Thomson Microelectronics Transformateur en circuit integre
US5959522A (en) * 1998-02-03 1999-09-28 Motorola, Inc. Integrated electromagnetic device and method
JP3175823B2 (ja) 1998-04-24 2001-06-11 日本電気株式会社 高周波増幅装置
JP2000188373A (ja) 1998-12-21 2000-07-04 Toshiba Corp スパイラルインダクター
US6191468B1 (en) * 1999-02-03 2001-02-20 Micron Technology, Inc. Inductor with magnetic material layers
US6037649A (en) * 1999-04-01 2000-03-14 Winbond Electronics Corp. Three-dimension inductor structure in integrated circuit technology
US6380608B1 (en) * 1999-06-01 2002-04-30 Alcatel Usa Sourcing L.P. Multiple level spiral inductors used to form a filter in a printed circuit board
US6240622B1 (en) * 1999-07-09 2001-06-05 Micron Technology, Inc. Integrated circuit inductors
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US6309922B1 (en) * 2000-07-28 2001-10-30 Conexant Systems, Inc. Method for fabrication of on-chip inductors and related structure
US6593838B2 (en) * 2000-12-19 2003-07-15 Atheros Communications Inc. Planar inductor with segmented conductive plane
FR2820875B1 (fr) 2001-02-12 2003-07-11 St Microelectronics Sa Structure d'inductance integree
US6833603B1 (en) * 2003-08-11 2004-12-21 International Business Machines Corporation Dynamically patterned shielded high-Q inductor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348855A (ja) * 1986-08-19 1988-03-01 Mitsubishi Electric Corp モノリシツク化マイクロ波集積回路
JPH01223758A (ja) * 1988-03-02 1989-09-06 Mitsubishi Electric Corp モノリシックマイクロ波集積回路
JPH09162354A (ja) * 1995-07-07 1997-06-20 Northern Telecom Ltd 集積インダクタ構造およびその製造方法
JP2008205403A (ja) * 2007-02-22 2008-09-04 Nec Corp 集積回路

Also Published As

Publication number Publication date
US20110221032A1 (en) 2011-09-15
JPWO2010064412A1 (ja) 2012-05-10
US8975725B2 (en) 2015-03-10

Similar Documents

Publication Publication Date Title
US7683733B2 (en) Balun transformer with improved harmonic suppression
US7312685B1 (en) Symmetrical inductor
EP1251559A2 (en) Multiple terminal capacitor structure
JP2013522955A (ja) 積層二重インダクタ構造
US10886730B2 (en) Filter having an ESD protection device
KR102359595B1 (ko) 집적 하이브리드 커플러를 갖는 ｒｆ 디바이스 패키지
US7935607B2 (en) Integrated passive device with a high resistivity substrate and method for forming the same
JP2011049235A (ja) 半導体装置
US20160322942A1 (en) Improved matching techniques for wide-bandgap power transistors
US20110163413A1 (en) Rf semiconductor device and fabrication method thereof
WO2010064412A1 (ja) バイアス回路、バイアス回路の製造方法
JP2017533662A (ja) 単一の直列キャパシタ及び分路キャパシタ構成要素を結合した出力整合ネットワーク
JP4519418B2 (ja) 半導体装置
US7528062B2 (en) Integrated matching network and method for manufacturing integrated matching networks
TWI585417B (zh) 縮小尺寸的ｔ型偏壓器
JP2012084723A (ja) 半導体装置
JP2006032579A (ja) 可変インダクタ
US7868393B2 (en) Space efficient integrated circuit with passive devices
JP2010245819A (ja) 増幅回路
JP5661707B2 (ja) 化合物半導体集積回路
US7199667B2 (en) Integrated power amplifier arrangement
TW543236B (en) High frequency semiconductor device
JP3176730B2 (ja) キャパシタの製法
US20220337204A1 (en) High frequency amplifier
JP2011044847A (ja) 多層回路及びパッケージ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09830182

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13129344

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2010541226

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09830182

Country of ref document: EP

Kind code of ref document: A1