JPWO2010064412A1 - バイアス回路、バイアス回路の製造方法 - Google Patents
バイアス回路、バイアス回路の製造方法 Download PDFInfo
- Publication number
- JPWO2010064412A1 JPWO2010064412A1 JP2010541226A JP2010541226A JPWO2010064412A1 JP WO2010064412 A1 JPWO2010064412 A1 JP WO2010064412A1 JP 2010541226 A JP2010541226 A JP 2010541226A JP 2010541226 A JP2010541226 A JP 2010541226A JP WO2010064412 A1 JPWO2010064412 A1 JP WO2010064412A1
- Authority
- JP
- Japan
- Prior art keywords
- bias circuit
- circuit according
- inductor
- resistor layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 60
- 239000012212 insulator Substances 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 239000000919 ceramic Substances 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 230000010355 oscillation Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 description 15
- 230000005540 biological transmission Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 5
- 229910001120 nichrome Inorganic materials 0.000 description 5
- 238000003672 processing method Methods 0.000 description 4
- 230000006641 stabilisation Effects 0.000 description 4
- 238000011105 stabilization Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
- H01L2223/665—Bias feed arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
- H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/18—Indexing scheme relating to amplifiers the bias of the gate of a FET being controlled by a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/255—Amplifier input adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/423—Amplifier output adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
本発明にかかるバイアス回路は、基板1上に配置され接地電位に接続された抵抗体層2と、抵抗体層2の上部に配置されたインダクタ5を形成する導体4と、を有する。また、本発明にかかるバイアス回路の製造方法は、基板1上に接地電位に接続された抵抗体層2を生成し、抵抗体層2の上部にインダクタ5を形成する導体4を生成する。本発明により半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路、及びバイアス回路の製造方法を提供することができる。
Description
本発明は、半導体基板に集積されたバイアス回路、及びバイアス回路の製造方法に関する。
近年のCMOSプロセスの微細化に伴いMOSFETの高周波特性が向上し、その結果としてCMOSプロセスで高周波増幅器が実現できるようになった。高周波増幅器では、所望の帯域で入出力のインピーダンスを整合することと、所望の帯域外で回路を安定化させることが重要である。
図11は、ソース接地FET型の増幅器の回路図である。入力端子12から入力された信号が直流遮断キャパシタ13aを通過し、伝送線路14aを介してFET15のゲートに至る。伝送線路14aとキャパシタ13aには、伝送線路16aおよび片側を接地したキャパシタ17aからなるショートスタブ18aが接続されており、これらは入力整合回路を形成している。ゲートバイアス供給端子19は、ショートスタブ18aに接続されており、FET15のゲートにバイアスを供給する。
また、FET15のドレインは伝送線路14bを介して直流遮断キャパシタ13bと接続され、出力端子21に信号を出力する。伝送線路14bとキャパシタ13bには、伝送線路16bおよび片側を接地したキャパシタ17bからなるショートスタブ18bが接続されており、これらは出力整合回路を形成している。ドレインバイアス供給端子22はショートスタブ18bに接続されており、FET15のドレインにバイアスを供給する。
この増幅器では、伝送線路14a、14bとショートスタブ18a、18bでインピーダンス整合を行い、かつバイアス回路を兼ねている。その結果、小信号特性のシミュレーション結果(不図示)によると、60GHzの近傍で利得が最大となり、反射特性も最小となる。すなわち、所望の帯域で入出力のインピーダンスが整合されている。
ところで、Sパラメータから導出されるkファクタは、一般に安定化の指標として用いられている。回路が安定であるためには、k>1の条件が必要である。図11の増幅器のkファクタの周波数特性の計算結果を図12に示す。図12によると、図11の増幅器のkファクタは2GHz以下の周波数でk<1である。この周波数領域では、回路が発振するなど不安定であるおそれがある。
また、このような低周波領域における不安定性の問題を解決する方法として、抵抗素子と容量素子によるシャントRC回路をバイアス回路に組み込む方法が知られている。図13は、そのようなバイアス回路を示した回路図である。整合回路の一部をなすショートスタブ18とバイアス供給端子31との間にシャントRC回路11が挿入されている。ショートスタブのキャパシタで接地できない低周波信号は、安定回路の大きな容量素子を通過し抵抗素子にて減衰するので、増幅器は安定化する。
また、このような不安定性の問題を解決するために、特許文献1にかかる高周波増幅装置では、能動素子と能動素子に対する整合回路とを用いている。つまり、増幅装置を使用する周波数帯における、能動素子単体での安定指数kファクタが1以下となるように、能動素子の入力インピーダンスの抵抗成分を充分小さくする。そして、整合回路の損失を利用して、増幅装置としての安定指数kファクタを1以上としている。
また、特許文献2には、シリコンプロセス上の配線層を用いてインダクタを形成する場合に、インダクタと基板との間の寄生抵抗を削減可能なスパイラルインダクタに関する技術が開示されている。また、特許文献3、特許文献4にもスパイラルインダクタに関する技術が開示されている。
しかしながら、図13に示すバイアス回路にはいくつかの問題がある。第1の問題点は、チップが高コスト化する点である。その理由は、シャントRC回路に搭載すべき容量が、例えば5から10pF程度と大きいために、チップ面積が増大するからである。第2の問題点は、所望帯域での増幅器の特性を変化させる恐れがある点である。その理由は、シャントRC回路の容量成分がショートスタブの容量素子に並列接続されることで、整合回路の周波数特性に影響するからである。
よって、本発明の目的は、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することである。
よって、本発明の目的は、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することである。
本発明にかかるバイアス回路は、基板上に配置され接地電位に接続された抵抗体層と、前記抵抗体層の上部に当該抵抗体層と離間して配置され、インダクタを形成する導体と、を有する。
また、本発明にかかるバイアス回路の製造方法は、基板上に接地電位に接続された抵抗体層を生成し、前記抵抗体層の上部に当該抵抗体層と離間して、インダクタを形成する導体を生成する。
本発明により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することができる。
実施の形態1.
以下、図面を参照して本発明の実施の形態1について説明する。
実施の形態1の断面図を図1に、平面図を図2に示す。図1は図2のI−Iにおける断面図である。本実施の形態にかかるバイアス回路は、基板1上に配置され接地電位に接続された抵抗体層2と、抵抗体層2の上部に配置されたインダクタ5を形成する導体4と、を有する。
以下、図面を参照して本発明の実施の形態1について説明する。
実施の形態1の断面図を図1に、平面図を図2に示す。図1は図2のI−Iにおける断面図である。本実施の形態にかかるバイアス回路は、基板1上に配置され接地電位に接続された抵抗体層2と、抵抗体層2の上部に配置されたインダクタ5を形成する導体4と、を有する。
抵抗体層2は、例えばCMOSプロセスにおいて拡散領域を形成することで得ることができる。また、抵抗体層2は、例えば、NiCr薄膜抵抗や、金属、ポリシリコン、合金など抵抗性を持つもので形成してもよい。抵抗体層2は、図で示さない場所で接地電位に接続されている。
また、抵抗体層2の上部には絶縁体3が配置されてもよく、絶縁体3の内部にはインダクタ5を形成する導体4が配置されている。ここでは構造図を簡略化するため、ゲート絶縁膜と配線部の層間絶縁膜を統合して絶縁体3と表記した。
スパイラルインダクタ5を形成する導体4の詳細な構造を図3に示す。導体4は、多層金属配線プロセスにおいて最下層6aから最上層6nまでのすべての金属層を多数のビア7で接続したものである。つまり、スパイラルインダクタ5は金属層ごとに形成されており、各金属層にあるスパイラルインダクタをビア7で接続している。図1の導体4は、これを簡略化して示したものである。
CMOSプロセスにおける最下層の金属層6aと抵抗体層2との距離は、配線部分における信号遅延を低減するために短く製造されている。この距離は具体的にはおおむね1μm程度以下である。このようにインダクタの下面である最下層の金属層6aと、抵抗体である拡散領域2との距離が短いので、それらの間の寄生容量は大きい。なお、本実施形態のインダクタ5は、スパイラルインダクタ構造のみならず、例えばメアンダ型インダクタであっても良い。
CMOSプロセスにおける最下層の金属層6aと抵抗体層2との距離は、配線部分における信号遅延を低減するために短く製造されている。この距離は具体的にはおおむね1μm程度以下である。このようにインダクタの下面である最下層の金属層6aと、抵抗体である拡散領域2との距離が短いので、それらの間の寄生容量は大きい。なお、本実施形態のインダクタ5は、スパイラルインダクタ構造のみならず、例えばメアンダ型インダクタであっても良い。
また、このインダクタに交流信号が印加されると抵抗体層2に渦電流が生じる。この抵抗体層2では渦電流がジュール熱に変換され、交流信号に対する損失となる。また、抵抗体層2と接地電位とを結ぶ電流経路が存在するため、接地電位との電位差により電流が生じ、交流信号に対する損失となる。すなわち、これらの効果は接地電位に接続された寄生抵抗として表現される。
上記の寄生容量と寄生抵抗を含めた、本実施の形態のインダクタの等価回路は図4のように表現される。等価回路は、分布定数的なインダクタンス8、寄生容量9、寄生抵抗10により構成される。なお、本インダクタには等価的なシャントRC回路11が存在している。
すなわち、スパイラルインダクタ5と抵抗体層2の間には寄生容量が生じる。また、インダクタ5を通過する交流信号により基板に対して垂直方向に磁場が発生し、磁場が貫く抵抗体層2には渦電流が誘起される。抵抗体層2における渦電流の減衰はインダクタを通過する交流信号に対する損失となる。以上より、等価的なシャントRC回路が形成される。これにより、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路を提供することが可能となる。
また、本実施の形態にかかるバイアス回路の製造は以下のように行う。基板1上に抵抗体層2を生成する。その製造方法は、蒸着法、スパッタ法、めっき、拡散、合金化あるいはダマシンプロセスに代表される、一般的な加工方法を用いればよい。この抵抗体層2は、前記に代表される一般的な加工方法により接地電位に接続される。次に抵抗体層2の上部にインダクタを形成する導体4を生成する。その製造方法も、前記に代表される一般的な加工方法を用いればよい。本実施の形態にかかるバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
また、抵抗体層2と、導体4の間に、絶縁体3を生成する。絶縁体3は、シリコン基板の酸化や蒸着法、化学気相成長(CVD)法などの手法により形成される。なお、絶縁体3の形成の後に導体4を形成してもよいし、多層配線プロセスを用いて絶縁体3および導体4を形成してもよい。
インダクタ5の入出力端子と、回路とは、上記に代表される一般的な加工方法を用いて接続される。
インダクタ5の入出力端子と、回路とは、上記に代表される一般的な加工方法を用いて接続される。
なお、酸化や蒸着、CVDの時間や温度などに代表される、絶縁体3の製造条件を適宜調節することにより、抵抗体層2と導体4の下面との間隔をおおむね1μm以下にすることができる。
以上のようなバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
以上のようなバイアス回路の製造方法により、半導体基板に容易に集積でき、寄生発振を防止することができるバイアス回路の製造が可能となる。
このスパイラルインダクタをバイアス回路に組み込んだ、60GHz帯増幅器の回路図を図5に示す。この回路では、インダクタ20a、20bの入力端子は電源(バイアス供給端子)19、22に接続され、インダクタの出力端子は集積回路の電源供給部であるショートスタブ18a、18bに接続されている。
図5に示す増幅器では、入力端子12から入力された信号が直流遮断キャパシタ13aを通過し、伝送線路14aを介してFET15のゲートに至る。伝送線路14aとキャパシタ13aには、伝送線路16aおよび片側を接地したキャパシタ17aからなるショートスタブ18aが接続されており、入力整合回路を形成している。ゲートバイアス供給端子19は図4の等価回路で示すインダクタ20aを介してショートスタブ18aに接続されており、FET15のゲートにバイアスを供給する。
また、FET15のドレインは伝送線路14bを介して直流遮断キャパシタ13bと接続され、出力端子21に信号を出力する。伝送線路14bとキャパシタ13bには伝送線路16bおよび片側を接地したキャパシタ17bからなるショートスタブ18bが接続されており、出力整合回路を形成している。ドレインバイアス供給端子22は図4の等価回路で示すインダクタ20bを介してショートスタブ18bに接続されており、FET15のドレインにバイアスを供給する。
本実施の形態におけるバイアス回路に含まれるスパイラルインダクタ20a、20bの等価的なシャントRC回路により、低周波数領域が安定化されている。本増幅器の低周波数帯におけるkファクタの周波数特性のシミュレーション結果を図6に示すとk>1となっており、安定化が確認できる。
図5に示す本実施の形態にかかる増幅器の、所望帯域である60GHz帯の小信号特性のシミュレーション結果を図7の実線に示す。また、スパイラルインダクタを含まない図11の増幅器のシミュレーション結果を図7の点に示す。これらの結果から、本実施の形態にかかる増幅器のシミュレーション結果と、スパイラルインダクタを含まない図11の増幅器のシミュレーション結果はほぼ同一であるといえる。スパイラルインダクタのインダクタンスは高周波信号に対して高インピーダンスとなるため、所望帯域の特性への影響が少ない状態で低周波領域での安定化を実現している。
つまり、スパイラルインダクタのインダクタンスにより、所望の周波数においてシャントRC回路が整合回路に影響しない状態でありながら、ショートスタブで接地できない低周波数の信号がシャントRC回路を通じて減衰する。これにより、低周波数で回路が安定化されるようなバイアス回路を提供することができる。
実施の形態2.
次に、本発明の実施の形態2について、図8に示す断面図を用いて説明する。なお、図1に示す実施の形態1と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態2にかかるバイアス回路の等価回路は図4に示すものと同様であり、実施の形態2にかかるバイアス回路を組み込んだ、60GHz帯増幅器の回路図も図5に示すものと同様である。
次に、本発明の実施の形態2について、図8に示す断面図を用いて説明する。なお、図1に示す実施の形態1と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態2にかかるバイアス回路の等価回路は図4に示すものと同様であり、実施の形態2にかかるバイアス回路を組み込んだ、60GHz帯増幅器の回路図も図5に示すものと同様である。
スパイラルインダクタを形成する導体4の下部を、図に示さないビアによりCMOSプロセスで形成されるポリシリコン23と接続している。CMOSプロセスでは、ポリシリコン23は数10nm程度の薄いゲート絶縁膜24の上に形成され、ゲート絶縁膜24は抵抗体層(拡散領域)2の上に形成される。
本実施の形態では、抵抗体層2とインダクタの下面との距離はゲート酸化膜の膜厚である数10nm程度であり、第1の実施の形態におけるおおむね1μm程度より短いため、結合はより大きい。すなわち、第1の実施の形態よりも渦電流の効果が大きくなるので、第1の実施の形態よりも大きな安定性が得られる。また、ポリシリコンは合金化されたポリシリコンであってもよい。
実施の形態3.
次に、本発明の実施の形態3について、図9に示す断面図を用いて説明する。なお、図1に示す実施の形態1と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態3にかかるバイアス回路の等価回路は図4に示すものと同様であり、実施の形態3にかかるバイアス回路を組み込んだ、60GHz帯増幅器の回路図も図5に示すものと同様である。
次に、本発明の実施の形態3について、図9に示す断面図を用いて説明する。なお、図1に示す実施の形態1と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態3にかかるバイアス回路の等価回路は図4に示すものと同様であり、実施の形態3にかかるバイアス回路を組み込んだ、60GHz帯増幅器の回路図も図5に示すものと同様である。
本実施の形態にかかるバイアス回路は、スパイラルインダクタを形成する導体4を、バイアス供給用パッド25の下に配置したものである。この形態により、第1の実施の形態と同等の効果が得られることは明らかである。本実施の形態ではチップ内にインダクタ専用のエリアを確保する必要がなくなるためチップ面積が縮小され、結果としてチップコストの低減に寄与するという相乗的な効果を奏する。
また、インダクタを形成する導体は図3のようにビア7で接続されていることに加え、パッド25と導体4とがパッド用ビア26により接続されているため、パッドの機械的強度が向上するという効果を奏する。
実施の形態4.
次に、本発明の実施の形態4について、図10に示す断面図を用いて説明する。なお、図1に示す実施の形態1と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態4にかかるバイアス回路の等価回路は図4に示すものと同様であり、実施の形態4にかかるバイアス回路を組み込んだ、60GHz帯増幅器の回路図も図5に示すものと同様である。
次に、本発明の実施の形態4について、図10に示す断面図を用いて説明する。なお、図1に示す実施の形態1と同様の構成部分については同一の符号を付し、重複した説明を省略する。また、実施の形態4にかかるバイアス回路の等価回路は図4に示すものと同様であり、実施の形態4にかかるバイアス回路を組み込んだ、60GHz帯増幅器の回路図も図5に示すものと同様である。
本実施の形態にかかるバイアス回路は、GaAs基板27上に形成されたNiCr薄膜抵抗層28を有する。このNiCr薄膜抵抗層28は図に示さない場所で接地電位に接続されている。NiCr薄膜抵抗層28の上部には、金メッキ29により形成されたスパイラルインダクタが存在し、スパイラルインダクタと薄膜抵抗層28の間にはSiN絶縁膜30が形成されている。この形態により、第1の実施の形態と同等の効果が得られることは明らかである。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
上記の各実施の形態において、基板はシリコン基板やGaAs基板に限られず、例えば、Silicon on Insulator基板(SOI基板)や、InP等その他の化合物半導体、あるいはアルミナに代表される絶縁体を用いた基板であってもよい。
上記の各実施の形態において、基板はシリコン基板やGaAs基板に限られず、例えば、Silicon on Insulator基板(SOI基板)や、InP等その他の化合物半導体、あるいはアルミナに代表される絶縁体を用いた基板であってもよい。
また、プロセスはCMOSプロセスに限られず、SiGeプロセスやバイポーラプロセスに代表される、他のシリコンICプロセスであってもよい。
また、各実施の形態における配線を構成する導体6a〜6n(図3参照)は、必ずしもすべての場所でビア7による接続が必要とは限られず、例えば、スパイラルインダクタにおける適宜の場所のみにビア7を接続した構造でもよい。さらに、各導体はメッシュ状の形状であってもよい。
また、効果を説明するために60GHz増幅器を例に挙げたが、60GHz帯に限られず、また、増幅器に限られず、能動素子を有する機能回路のバイアス回路に適用できる。
また、各実施の形態における配線を構成する導体6a〜6n(図3参照)は、必ずしもすべての場所でビア7による接続が必要とは限られず、例えば、スパイラルインダクタにおける適宜の場所のみにビア7を接続した構造でもよい。さらに、各導体はメッシュ状の形状であってもよい。
また、効果を説明するために60GHz増幅器を例に挙げたが、60GHz帯に限られず、また、増幅器に限られず、能動素子を有する機能回路のバイアス回路に適用できる。
この出願は、2008年12月4日に出願された日本出願特願2008−309555を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、半導体基板に集積されたバイアス回路を用いた電子機器の分野に広く適用することができる。
1 基板
2 抵抗体層(拡散領域)
3 絶縁体
4 導体
5 スパイラルインダクタ
6a、6b、6n 金属層
7 ビア
8 分布定数的なインダクタンス
9 寄生容量
10 寄生抵抗
11 シャントRC回路
12 入力端子
13a、13b 直流遮断キャパシタ
14a、14b、16a、16b 伝送線路
15 FET
17a、17b 片側を接地したキャパシタ
18、18a、18b ショートスタブ
19 ゲートバイアス供給端子
20a、20b インダクタの等価回路
21 出力端子
22 ドレインバイアス供給端子
23 ポリシリコン
24 ゲート絶縁膜
25 バイアス供給用パッド
26 パッド用ビア
27 GaAs基板
28 NiCr薄膜抵抗層
29 金メッキ
30 SiN絶縁膜
31 バイアス供給端子
2 抵抗体層(拡散領域)
3 絶縁体
4 導体
5 スパイラルインダクタ
6a、6b、6n 金属層
7 ビア
8 分布定数的なインダクタンス
9 寄生容量
10 寄生抵抗
11 シャントRC回路
12 入力端子
13a、13b 直流遮断キャパシタ
14a、14b、16a、16b 伝送線路
15 FET
17a、17b 片側を接地したキャパシタ
18、18a、18b ショートスタブ
19 ゲートバイアス供給端子
20a、20b インダクタの等価回路
21 出力端子
22 ドレインバイアス供給端子
23 ポリシリコン
24 ゲート絶縁膜
25 バイアス供給用パッド
26 パッド用ビア
27 GaAs基板
28 NiCr薄膜抵抗層
29 金メッキ
30 SiN絶縁膜
31 バイアス供給端子
Claims (18)
- 基板上に配置され接地電位に接続された抵抗体層と、
前記抵抗体層の上部に当該抵抗体層と離間して配置され、インダクタを形成する導体と、
を有するバイアス回路。 - 前記抵抗体層の上部に配置された絶縁体を介して前記インダクタを形成する導体が配置されている請求項1に記載のバイアス回路。
- 前記インダクタの入力端子は電源に接続され、前記インダクタの出力端子は集積回路の電源供給部に接続されている請求項1または2に記載のバイアス回路。
- 前記抵抗体層と前記インダクタの下面との間隔が1μm以下である請求項1乃至3のいずれか1項に記載のバイアス回路。
- 前記インダクタの配線は、前記絶縁体の内部に形成された複数の層の金属配線をビアにより層間接続することで形成されている請求項1乃至4のいずれか1項に記載のバイアス回路。
- 前記インダクタの配線は、ポリシリコン層と複数の層の金属配線をビアにより層間接続することで形成されている請求項1乃至4のいずれか1項に記載のバイアス回路。
- 前記インダクタの配線は、金により形成されている請求項1乃至4のいずれか1項に記載のバイアス回路。
- 前記インダクタは、バイアスを供給するパッド層の下に配置され、前記パッド層とビアにより接続されている請求項1乃至7のいずれか1項に記載のバイアス回路。
- 前記基板がシリコンである請求項1乃至8のいずれか1項に記載のバイアス回路。
- 前記基板がSilicon−on−Insulator基板である請求項1乃至8のいずれか1項に記載のバイアス回路。
- 前記基板が化合物半導体である請求項1乃至8のいずれか1項に記載のバイアス回路。
- 前記基板がセラミックである請求項1乃至8のいずれか1項に記載のバイアス回路。
- 前記抵抗体層がシリコンICプロセスにより形成される拡散領域である請求項1乃至12のいずれか1項に記載のバイアス回路。
- 前記抵抗体層が金属薄膜抵抗体である請求項1乃至12のいずれか1項に記載のバイアス回路。
- 前記抵抗体層の上部に配置された絶縁体は、窒化シリコンである請求項1乃至14のいずれか1項に記載のバイアス回路。
- 前記抵抗体層の上部に配置された絶縁体は、酸化シリコンである請求項1乃至14のいずれか1項に記載のバイアス回路。
- 基板上に接地電位に接続された抵抗体層を生成し、
前記抵抗体層の上部に当該抵抗体層と離間して、インダクタを形成する導体を生成する、
バイアス回路の製造方法。 - 前記抵抗体層と前記インダクタを形成する導体との間に絶縁体を生成する請求項17に記載のバイアス回路の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008309555 | 2008-12-04 | ||
JP2008309555 | 2008-12-04 | ||
PCT/JP2009/006517 WO2010064412A1 (ja) | 2008-12-04 | 2009-12-01 | バイアス回路、バイアス回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2010064412A1 true JPWO2010064412A1 (ja) | 2012-05-10 |
Family
ID=42233070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010541226A Pending JPWO2010064412A1 (ja) | 2008-12-04 | 2009-12-01 | バイアス回路、バイアス回路の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8975725B2 (ja) |
JP (1) | JPWO2010064412A1 (ja) |
WO (1) | WO2010064412A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2481782A (en) * | 2010-06-21 | 2012-01-11 | Optimized Systems And Solutions Ltd | Asset health monitoring |
US10102327B2 (en) * | 2014-12-31 | 2018-10-16 | Stmicroelectronics, Inc. | Integrated circuit layout wiring for multi-core chips |
US10097182B2 (en) | 2014-12-31 | 2018-10-09 | Stmicroelectronics, Inc. | Integrated circuit layout wiring for multi-core chips |
CN112332884B (zh) * | 2020-11-19 | 2021-06-01 | 华南理工大学 | 一种氮化镓基射频收发前端结构 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6348855A (ja) * | 1986-08-19 | 1988-03-01 | Mitsubishi Electric Corp | モノリシツク化マイクロ波集積回路 |
JPH01223758A (ja) * | 1988-03-02 | 1989-09-06 | Mitsubishi Electric Corp | モノリシックマイクロ波集積回路 |
US5610433A (en) * | 1995-03-13 | 1997-03-11 | National Semiconductor Corporation | Multi-turn, multi-level IC inductor with crossovers |
US5446311A (en) * | 1994-09-16 | 1995-08-29 | International Business Machines Corporation | High-Q inductors in silicon technology without expensive metalization |
JPH09162354A (ja) | 1995-07-07 | 1997-06-20 | Northern Telecom Ltd | 集積インダクタ構造およびその製造方法 |
US5656849A (en) * | 1995-09-22 | 1997-08-12 | International Business Machines Corporation | Two-level spiral inductor structure having a high inductance to area ratio |
FR2771843B1 (fr) * | 1997-11-28 | 2000-02-11 | Sgs Thomson Microelectronics | Transformateur en circuit integre |
US5959522A (en) * | 1998-02-03 | 1999-09-28 | Motorola, Inc. | Integrated electromagnetic device and method |
JP3175823B2 (ja) | 1998-04-24 | 2001-06-11 | 日本電気株式会社 | 高周波増幅装置 |
JP2000188373A (ja) | 1998-12-21 | 2000-07-04 | Toshiba Corp | スパイラルインダクター |
US6191468B1 (en) * | 1999-02-03 | 2001-02-20 | Micron Technology, Inc. | Inductor with magnetic material layers |
US6037649A (en) * | 1999-04-01 | 2000-03-14 | Winbond Electronics Corp. | Three-dimension inductor structure in integrated circuit technology |
US6380608B1 (en) * | 1999-06-01 | 2002-04-30 | Alcatel Usa Sourcing L.P. | Multiple level spiral inductors used to form a filter in a printed circuit board |
US6240622B1 (en) * | 1999-07-09 | 2001-06-05 | Micron Technology, Inc. | Integrated circuit inductors |
JP4776752B2 (ja) * | 2000-04-19 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6309922B1 (en) * | 2000-07-28 | 2001-10-30 | Conexant Systems, Inc. | Method for fabrication of on-chip inductors and related structure |
US6593838B2 (en) * | 2000-12-19 | 2003-07-15 | Atheros Communications Inc. | Planar inductor with segmented conductive plane |
FR2820875B1 (fr) | 2001-02-12 | 2003-07-11 | St Microelectronics Sa | Structure d'inductance integree |
US6833603B1 (en) * | 2003-08-11 | 2004-12-21 | International Business Machines Corporation | Dynamically patterned shielded high-Q inductor |
JP5507796B2 (ja) * | 2007-02-22 | 2014-05-28 | 日本電気株式会社 | 集積回路 |
-
2009
- 2009-12-01 JP JP2010541226A patent/JPWO2010064412A1/ja active Pending
- 2009-12-01 WO PCT/JP2009/006517 patent/WO2010064412A1/ja active Application Filing
- 2009-12-01 US US13/129,344 patent/US8975725B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8975725B2 (en) | 2015-03-10 |
US20110221032A1 (en) | 2011-09-15 |
WO2010064412A1 (ja) | 2010-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5503028B2 (ja) | 積層二重インダクタ構造 | |
US6549396B2 (en) | Multiple terminal capacitor structure | |
US7683733B2 (en) | Balun transformer with improved harmonic suppression | |
KR102359595B1 (ko) | 집적 하이브리드 커플러를 갖는 rf 디바이스 패키지 | |
JP2011049235A (ja) | 半導体装置 | |
US20190123553A1 (en) | Filter having an esd protection device | |
CN103872009B (zh) | 包括集成无源器件的集成电路及其制造方法 | |
JP2017533662A (ja) | 単一の直列キャパシタ及び分路キャパシタ構成要素を結合した出力整合ネットワーク | |
US20110163413A1 (en) | Rf semiconductor device and fabrication method thereof | |
WO2010064412A1 (ja) | バイアス回路、バイアス回路の製造方法 | |
TWI517560B (zh) | 高頻放大器 | |
JP4519418B2 (ja) | 半導体装置 | |
JP2012084723A (ja) | 半導体装置 | |
JP2010135453A (ja) | 半導体装置、半導体装置の製造方法 | |
US7868393B2 (en) | Space efficient integrated circuit with passive devices | |
JP2014011805A (ja) | バイアス・ティー及びシステム | |
JP2010245819A (ja) | 増幅回路 | |
JP5661707B2 (ja) | 化合物半導体集積回路 | |
US7199667B2 (en) | Integrated power amplifier arrangement | |
TW543236B (en) | High frequency semiconductor device | |
JP2005236033A (ja) | 半導体装置 | |
TWI260771B (en) | Monolithic bridge capacitor | |
JP2011044847A (ja) | 多層回路及びパッケージ | |
JP2000357774A (ja) | 複数本導線線路、インダクタ素子及びモノリシックマイクロ波集積回路 | |
US20220337204A1 (en) | High frequency amplifier |