JP5507796B2

JP5507796B2 - 集積回路

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Publication number: JP5507796B2
Application number: JP2007042888A
Authority: JP
Inventors: 正治伊東; 建一丸橋; 修也岸本; 昌宏田能村; 康宏濱田; 直行折橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-02-22
Filing date: 2007-02-22
Publication date: 2014-05-28
Anticipated expiration: 2027-02-22
Also published as: JP2008205403A

Description

本発明は、高周波伝送用の電極を備えた集積回路に関する。

シリコンＣＭＯＳプロセスでは、多層配線工程中の化学機械研磨による平坦性の低下を防ぐため、各配線層面内でのメタルの割合を一定に保つ必要がある。
そのため、必要な配線に加えて、ダミーメタルと呼ばれる浮遊導体が付加することで配線層内のメタルの割合を一定割合を保つようにしている。

ＣＭＯＳプロセス（一例として、配線７層の場合）で製作されたＩＣの、従来の入出力用パッドを図４に示す。
図４（ａ）は、上面透視図であり、（ｂ）は（ａ）中の一点鎖線Ａ−Ａ’における断面図であり、（ｃ）はパッド部の等価回路である。
導電性のシリコン基板１による損失を低減するため、シリコン基板１上部には、導体層３により遮蔽用のグランド面が形成されている。なお、グランド面は、全面を導体層３とするだけでなく、格子状の配線により構成される場合もある。

グランド面の上部には、誘電体２が積層され、その内部には、導体層４ａ〜４ｅからなる多層配線が形成されている。また、誘電体層２の表面の導体層５には、パッド電極６を構成するパターンが形成されている。各導体層４ａ〜４ｅには、数μｍ角のダミーメタル７が配置されている。パッド電極６は図４（ｃ）のように、容量素子Ｃとして表される。

ここで、パッド電極６直下においては、ボンディング時の衝撃に耐える強度を確保するため、通常、パッド電極６領域外に比べてダミーメタル７の割合を大きくする必要がある。そのため、ダミーメタル７の影響によって、容量Ｃが増大し、ミリ波帯等の高周波では、パッド電極６の挿入損失（反射に起因）増大が問題となってきた。

特許文献１では、図５に示すように、容量Ｃと並列にボンディングワイヤによるインダクタＬを接続し、所望周波数にて共振させることにより、容量Ｃによる影響を除去している。
また、特許文献２には、図６に示す構成が示されている（ただし、特許文献２にはパッド電極ではなく受動素子の場合が記載）。図６（ａ）は、断面図であり、（ｂ）は、パッド部の等価回路である。この構成では、誘電体層２内部のパッド電極６の直下に導体層４が形成されている。導体層３、４は、ビアホール８及び導体層５に形成されたインダクタ素子９を介して接続されている。

このパッド電極構造の等価回路は、図６（ｂ）のように表される。ここで、Ｃ₁は導体層４と導体層５との容量である。また、Ｃ₂、Ｌは、それぞれ導体層３と導体層４との容量、ビアホール８とインダクタ素子９とからなるインダクタンスである。前述の特許文献１と同様に、Ｃ₂とＬとが並列共振することで、容量の影響が除去される。
特開平１１−２７４３６９号公報特開２００６−２０３０８２号公報

しかしながら、特許文献１に開示される構成では、インダクタＬは、パッド電極に接続したボンディングワイヤで形成されており、周波数が高い場合には、ボンディングワイヤの長さの精度によっては所望の効果が得られない場合があった。
また、特許文献２に開示される構成では、インダクタ素子９を形成するための領域が付加的に必要であるという問題があった。

本発明はかかる問題に鑑みてなされたものであり、信号入出力用電極を備え、電極の強度を高く保ったまま寄生容量の増大による伝送特性の悪化を低減した集積回路を提供することを目的とする。

上記目的を達成するため、本発明は、第１の態様として、第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、第１の誘電体層の内部には、第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を構成する第３の導体層が形成されており、第１のインダクタ素子の両端のそれぞれが、第１及び第２のビアホールによって電極パターンと第２の導体層とに接続されることによって、第１から第３の各導体層の間で形成される容量と、第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路を提供するものである。

また、上記目的を達成するため、本発明は、第２の態様として、第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、第１の誘電体層の内部には、第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を形成する第３の導体層と、第１の導体層と第３の導体層との間に複数の第１のビアホールによって電極パターンと接続された少なくとも１層の第４の導体層とが形成されており、第１のインダクタ素子の両端のそれぞれが、第２及び第３のビアホールによって第２の導体層と第４の導体層とに接続されることによって、第１から第４の各導体層の間で形成される容量と、第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路を提供するものである。

また、上記目的を達成するため、本発明は、第３の態様として、第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、第１の誘電体層の内部には、第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を形成する複数の第３の導体層が形成されており、第３の導体層の各層に形成された第１のインダクタ素子同士が、第１のビアホールで直列に接続されることによって第２のインダクタ素子を構成しており、第２のインダクタ素子の両端のそれぞれが、第２及び第３のビアホールによって電極パターンと第２の導体層とに接続されることによって、第１から第３の各導体層の間で形成される容量と、第２のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路を提供するものである。

また、上記目的を達成するため、本発明は、第４の態様として、第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、第１の誘電体層の内部には、第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を形成する複数の第３の導体層が形成されており、第３の導体層の各層に形成された第１のインダクタンス素子同士が、第１のビアホールで直列に接続されることによって、第２のインダクタ素子を構成しており、第１の導体層と第３の導体層との間に、複数の第２のビアホールによって電極パターンと接続された第４の導体層が少なくとも１層形成されており、第２のインダクタ素子の両端のそれぞれが、第３及び第４のビアホールによって第２の導体層と第４の導体層とに接続されることによって、第１から第４の各導体層の間に形成される容量と、第２のインダクタ素子とが並列共振回路を構成していることを特徴とする集積回路を提供するものである。

本発明の第１から第４の態様のいずれの構成においても、第１のインダクタ素子は、スパイラルインダクタであることが好ましい。

また、上記目的を達成するため、本発明は、第５の態様として、第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、第１の誘電体層の内部には、第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を構成する複数の第３の導体層が形成されており、第１のインダクタ素子は、第３の導体層の導体を第３のビアホールで並列に接続することによって構成されており、第１のインダクタ素子の両端のそれぞれが、第１及び第２のビアホールによって電極パターンと第２の導体層とに接続されることによって、第１から第３の各導体層の間で形成される容量と、第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路を提供するものである。

また、上記目的を達成するため、本発明は、第６の態様として、第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、第１の誘電体層の内部には、第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を構成する複数の第３の導体層が形成されており、第１のインダクタ素子は、第３の導体層の導体を第３のビアホールで２層以上並列に接続することによって複数構成された２以上の第２のインダクタンス素子を、第４のビアホールで直列に接続することによって構成されており、第１のインダクタ素子の両端のそれぞれが、第１及び第２のビアホールによって電極パターンと第２の導体層とに接続されることによって、第１から第３の各導体層の間で形成される容量と、第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路を提供するものである。

本発明の第５又は第６の態様においては、第３の導体層の導体は、スパイラルインダクタであることが好ましい。

本発明の第１から第６の態様のいずれの構成においても、第１の誘電体層の第２の導体層が形成された表面に、第２の導体層に接して第２の誘電体層が形成されることが好ましく、これに加えて、第２の誘電体層がシリコンで形成されることがより好ましい。

本発明によれば、信号入出力用電極を備え、電極の強度を高く保ったまま寄生容量の増大による伝送特性の悪化を低減した集積回路を提供できる。

〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。図１に、本実施形態にかかる集積回路の構成を示す。図１（ａ）は、パッド電極構造の上面透視図であり（ｂ）は、（ａ）中の一点鎖線Ｂ−Ｂ’における断面図である。
誘電体層２内のパッド電極６を構成する導体層５のパターン直下において、各導電体層４ａ〜４ｅには、スパイラルインダクタを構成する配線が形成されている。さらに、各配線が、配線に沿って形成されたビアホール１０ｂ〜１０ｅで互いに接続されることにより、一つのインダクタ素子９が構成されている。インダクタ素子９の両端は、それぞれ、ビアホール１０ａ、１０ｆによって、導体層３と導体層５とに接続されている。導体層３と導体層５との間の容量と、インダクタ素子９とが図５に示した公知構造と同様に並列共振することによって、容量の影響が除去される。

インダクタ素子９はパッド電極６の直下に内蔵されるため、付加的な領域は必要としない。また、配線はリソグラフィによって形成されるため、所望のインダクタンスＬを精度良く得ることができる。

また、インダクタ素子９を構成する配線は、メタルの割合を一定に保つダミーメタル７の役割をも果たす。ここで、所望のメタルの割合は、スパイラルインダクタ素子９の配線幅Ｗと間隙Ｓとの比で容易に得られる。また、並列共振に必要なインダクタンスＬは、ＷとＳとの比を一定に保ったままＷ（又はＳ）を増減させることで容易に得られる。

このように、本実施形態に係る集積回路は、電極の強度を高く保ったまま寄生容量の増大による伝送特性の悪化を低減できる。

〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。
図２に本実施形態に係る集積回路の構成を示す。図２（ａ）は、パッド電極構造の上面透視図であり、（ｂ）は（ａ）中一点鎖線Ｃ−Ｃ’における断面図であり（ｃ）はパッド部の等価回路である。

本実施形態では、インダクタ素子はビアホール１０ｄにより直列に接続された二つのインダクタ素子９ａ、９ｂから構成される。インダクタ素子９ａは、導体層４ａ〜４ｃとビアホール１０ｂ、１０ｃとから構成される。また、インダクタ素子９ｂは、導体層４ｄ、４ｅとビアホール１０ｅとから構成される。

図７には、インダクタ素子９が１個（第１の実施形態）のスパイラルインダクタ（Ｗ＝Ｓ＝３μｍで５巻）で構成された場合と、２個（本実施形態）のスパイラルインダクタ（それぞれ、Ｗ＝Ｓ＝５μｍで２．５巻）で構成された場合とのパッド部（６０μｍ角）の反射特性の計算結果を示す。また、インダクタ素子９が無い従来のパッド構造（メタル割合５０％）の反射特性の計算結果を示す。なお、図７はパッド電極６に特性インピーダンス５０Ωのマイクロストリップ線路を二つ接続した場合の計算結果である。
計算は、誘電体層２の比誘電率を４．４、層厚を４．５μｍ、パッド電極層を２μｍ、各内層導体層厚を０．３μｍ、各導体層間を０．５μｍとして行った。
本実施形態に係る集積回路では、６０ＧＨｚ帯の反射特性が大きく改善されていることが確認できる。

また、インダクタが２個で構成された方（本実施形態）が、広帯域に亘って反射特性が向上している。これは、インダクタ素子をインダクタ素子９ａ、９ｂの２個に分けたことによって、図２（ｃ）に示すように、多段の並列共振回路となったためである。
インダクタ素子をさらに分割（３個、４個、又はそれ以上に）することでより広帯域に亘って反射特性を向上させることが可能である。

このように、本実施形態にかかる集積回路は、電極の強度を高く保ったまま寄生容量の増大による伝送特性の悪化を低減である。

〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。
図３に、本実施形態に係る集積回路の構成を示す。図３（ａ）は、パッド電極構造の上面透視図であり、（ｂ）は（ａ）中の一点鎖線Ｄ−Ｄ’における断面図である。
パッド電極６部において、導体層４ｄ、４ｅに形成されたダミーメタル７とビアホール１０ｅとから構成された複数の柱状導体１１が、ビアホール１０ｆによって導体層５と接続されている。また、導体層４ａ〜４ｃには、スパイラルインダクタを構成する配線が形成される。さらに、各配線が、配線に沿って形成されたビアホール１０ｂ、１０ｃで互いに接続されることにより、一つのインダクタ素子９が構成されている。インダクタ素子９の両端は、それぞれ、ビアホール１０ａと１０ｄとによって、導体層３と柱状導体１１とに接続されている。

本実施形態の構造でも、第１の実施形態と同様の効果が得られるが、加えて、柱状導体１１がくさびとして機能するため、ボンディング時の引きはがし方向の衝撃に強い構造となる。

ここで、柱状導体１１について、隣接する柱状導体１１間が導体層４ｄ、４ｅによって適宜接続されていても良い。この場合には、柱状導体１１と誘電体層２との接続が強固となり、引きはがし強度がより高くなる。

なお、従来構造でくさびを設けた場合には、くさびを設けない場合と比べて寄生容量が大きくなってしまう。このため、本実施形態においては、インダクタ素子による反射特性の改善がより顕著になされていることとなる。

なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることはない。
例えば、上記各実施形態においては、スパイラルインダクタの例を示したが、インダクタ素子として、所望のインダクタンスが得られるような長さを持つ配線やメアンダラインを使用しても構わない。
また、本発明は配線７層のＣＭＯＳプロセスで作製したＩＣのみならず、すくなくとも３層の多層配線を使用した他のＩＣやセラミック基板などにおいても、パッド容量の影響を除去するために適用可能である。
このように、本発明は様々な変形が可能である。

本発明を好適に実施した第１の実施形態に係る集積回路の構成図であり、（ａ）は信号入出力用電極部の上面透視図、（ｂ）は一点鎖線Ｂ−Ｂ’における断面図である。本発明を好適に実施した第２の実施形態に係る集積回路の構成図であり、（ａ）は信号入出力用電極部の上面透視図、（ｂ）は一点鎖線Ｃ−Ｃ’における断面図であり、（ｃ）は等価回路の構成を示す図である。本発明を好適に実施した第３の実施形態に係る集積回路の構成図であり、（ａ）は信号入出力用電極部の上面透視図、（ｂ）は一点鎖線Ｄ−Ｄ’における断面図である。従来の集積回路の構成図であり、（ａ）は信号入出力用電極部の上面透視図、（ｂ）は一点鎖線Ａ−Ａ’における断面図であり、（ｃ）は等価回路の構成を示す図である。寄生容量の影響を低減する信号入出力用電極部の等価回路の構成を示す図である。従来構成による寄生容量の影響を除去する信号入出力用電極部の構成を示す図であり、（ａ）は断面図、（ｂ）は等価回路の構成を示す図である。信号入出力用電極部の反射特性の計算結果を示す図である。

符号の説明

１シリコン基板
２誘電体層
３、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、５導体層
６パッド電極
７ダミーメタル
８、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆビアホール
９、９ａ、９ｂインダクタ
１１柱状導体

Claims

第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、
前記第１の誘電体層の内部には、前記第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を構成する第３の導体層が形成されており、
前記第３の導体層は、前記集積回路の配線層を構成する配線に加えて付加された、各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり、
前記第１のインダクタ素子の両端のそれぞれが、第１及び第２のビアホールによって前記電極パターンと前記第２の導体層とに接続されることによって、前記第１から第３の各導体層の間で形成される容量と、前記第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、
前記第１の誘電体層の内部には、前記第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を形成する第３の導体層と、前記第１の導体層と前記第３の導体層との間に複数の第１のビアホールによって前記電極パターンと接続された少なくとも１層の第４の導体層とが形成されており、
前記第３の導体層は、前記集積回路の配線層を構成する配線に加えて付加された、各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり、
前記第１のインダクタ素子の両端のそれぞれが、第２及び第３のビアホールによって前記第２の導体層と前記第４の導体層とに接続されることによって、前記第１から第４の各導体層の間で形成される容量と、前記第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、
前記第１の誘電体層の内部には、前記第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を形成する複数の第３の導体層が形成されており、
前記第３の導体層は、前記集積回路の配線層を構成する配線に加えて付加された、各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり、
前記第３の導体層の各層に形成された前記第１のインダクタ素子同士が、第１のビアホールで直列に接続されることによって第２のインダクタ素子を構成しており、
前記第２のインダクタ素子の両端のそれぞれが、第２及び第３のビアホールによって前記電極パターンと前記第２の導体層とに接続されることによって、前記第１から第３の各導体層の間で形成される容量と、前記第２のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、
前記第１の誘電体層の内部には、前記第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を形成する複数の第３の導体層が形成されており、
前記第３の導体層は、前記集積回路の配線層を構成する配線に加えて付加された、各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり、
前記第３の導体層の各層に形成された前記第１のインダクタンス素子同士が、第１のビアホールで直列に接続されることによって、第２のインダクタ素子を構成しており、
前記第１の導体層と前記第３の導体層との間に、複数の第２のビアホールによって前記電極パターンと接続された第４の導体層が少なくとも１層形成されており、
前記第２のインダクタ素子の両端のそれぞれが、第３及び第４のビアホールによって前記第２の導体層と前記第４の導体層とに接続されることによって、前記第１から第４の各導体層の間に形成される容量と、前記第２のインダクタ素子とが並列共振回路を構成していることを特徴とする集積回路。
前記第１のインダクタ素子は、スパイラルインダクタであることを特徴とする請求項１から４のいずれか１項記載の集積回路。
第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、
前記第１の誘電体層の内部には、前記第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を構成する複数の第３の導体層が形成されており、
前記第３の導体層は、前記集積回路の配線層を構成する配線に加えて付加された、各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり、
前記第１のインダクタ素子は、前記第３の導体層の導体を第３のビアホールで並列に接続することによって構成されており、
前記第１のインダクタ素子の両端のそれぞれが、第１及び第２のビアホールによって前記電極パターンと前記第２の導体層とに接続されることによって、前記第１から第３の各導体層の間で形成される容量と、前記第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
第１の誘電体層の一方の面に形成された第１の導体層と、他方の面に形成された第２の導体層とを有する集積回路であって、
前記第１の誘電体層の内部には、前記第１の導体層に形成された信号入出力用電極パターンの直下に第１のインダクタ素子を構成する複数の第３の導体層が形成されており、
前記第３の導体層は、前記集積回路の配線層を構成する配線に加えて付加された、各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり、
前記第１のインダクタ素子は、前記第３の導体層の導体を第３のビアホールで２層以上並列に接続することによって複数構成された２以上の第２のインダクタンス素子を、第４のビアホールで直列に接続することによって構成されており、
前記第１のインダクタ素子の両端のそれぞれが、第１及び第２のビアホールによって前記電極パターンと前記第２の導体層とに接続されることによって、前記第１から第３の各導体層の間で形成される容量と、前記第１のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
前記第３の導体層の導体は、スパイラルインダクタであることを特徴とする請求項６又は７記載の集積回路。
前記第１の誘電体層の前記第２の導体層が形成された表面に、前記第２の導体層に接して第２の誘電体層が形成されていることを特徴とする請求項１から８のいずれか１項記載の集積回路。
前記インダクタ素子は配線からなり、
前記配線は、前記配線がダミーメタルとして機能し、前記信号入出力用電極パターンの補強となる幅と間隔を備えた構成である
請求項１から９のいずれか一項に記載の集積回路。