JP4840725B2 - 積層型バラン - Google Patents

Description

本発明は、積層型バランに関するものであり、更に詳しくは、バランに接続される回路または部品との間の整合をとるための整合回路を含む積層型バランに関するものである。

数百ＭＨｚ〜数ＧＨｚのマイクロ波帯で用いられるフィルタなどの受動部品は、通常、不平衡方式で信号を取り扱うように構成されている。一方、アンプなどの能動部品は、平衡入出力方式のものが多い。このため、上記受動部品と能動部品とを接続するには、平衡不平衡変換器（バラン）を用いて不平衡信号を平衡信号に変換し又は平衡信号を不平衡信号に変換することが必要である。このように通信機器に必要不可欠なバランは、近年、機器小型化の要請に応じて、小型で損失の少ない積層構造のものが用いられている。一方、通信機器において必要不可欠なフィルタも又、小型で損失の少ない積層構造のものが用いられている。

ところで、フィルタなどの不平衡方式の受動部品をバランを介してアンプなどの外部回路に接続する場合、損失低減の観点から整合回路を介在させるのが一般的である。従来、積層型バランを使用する際には、バランとは別の部品としてインダクタ及び／またはキャパシタなどからなるチップ状の整合回路部品を用意し、これらをアンプなどの外部回路部品（具体的にはＩＣなど）とともに実装基板に実装していた。しかし、このような手法では、実装面積が増加し、通信機器の小型化が困難であり、部品点数も増加して、コスト高となるという問題があった。

そこで、例えば、特開２００４−３２０５６１号公報（特許文献１）に開示されているように、積層型バランにインピーダンス整合回路部を内蔵させることが提案されている。また、特開２００４−３０４６１５号公報（特許文献２）にも、整合回路を積層型バランに内蔵させることが提案されている。
特開２００４−３２０５６１号公報 特開２００４−３０４６１５号公報

しかし、特許文献１に開示された手法では、整合回路を構成する導電膜を形成するために特に形成した誘電体層を用いているので、使用する誘電体層の数が増加して、バランの厚さが増加し、小型化の観点からは、好ましくはない。また、特許文献２に開示された手法では、２つの整合回路を同一層に形成して特性を同一にするため回路構成が大きくなり、そのための導電膜を形成する専用の誘電体層を設けており、これまた、バランの厚さが増加し、小型化の観点からは、好ましくはない。

そこで、本発明の目的は、以上の如き従来の技術の問題点に鑑みて、使用する誘電体層を増加させることなく、すなわち、厚さを増加させることなく、整合回路を一体化した積層型バランを提供することにある。

本発明によれば、以上の如き目的を達成するものとして、
複数の誘電体基板を積層してなる誘電体部材にバラン部と整合回路部とを形成してなる積層型バランであって、
前記複数の誘電体基板は、順に配列された第１の誘電体基板、第２の誘電体基板、第３の誘電体基板及び第４の誘電体基板を含んでおり、
前記バラン部は、前記第１の誘電体基板の主面に第１のアース電極を形成し、前記第４の誘電体基板の主面に第２のアース電極を形成し、前記第２の誘電体基板の主面に、一端が不平衡入出力端子と電気的に接続され且つ第１の部分と第２の部分とを有する第１の伝送線路を形成し、前記第３の誘電体基板の主面に、前記第１の伝送線路の第１の部分に対応して配置され且つ一端が第１の平衡入出力端子と電気的に接続された第２の伝送線路、及び前記第１の伝送線路の第２の部分に対応して配置され且つ一端が第２の平衡入出力端子と電気的に接続された第３の伝送線路を形成してなるものであり、
前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜により構成されているか、または、前記第３の誘電体基板の主面に形成されたパターン状導電膜と前記第２のアース電極とにより構成されていることを特徴とする積層型バラン、
が提供される。

本発明の一態様においては、前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを接続するように延び且つインダクタンス成分を持つ導電ラインにより構成されている。

本発明の一態様においては、前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを電気的に接続するように延び且つインダクタンス成分を持つ導電ライン、並びに、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第２の伝送線路の一端に電気的に接続された第１の整合回路部用接地容量電極、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第３の伝送線路の一端に電気的に接続された第２の整合回路部用接地容量電極、及び前記第２のアース電極、により構成されている。

本発明の一態様においては、前記複数の誘電体基板は、順に配列された前記第１の誘電体基板、前記第２の誘電体基板、前記第３の誘電体基板、前記第４の誘電体基板及び第５の誘電体基板を含んでおり、前記積層型バランは前記誘電体部材に更にＤＣ電源接続部を形成してなり、該ＤＣ電源接続部は、前記第５の誘電体基板の主面にパターン状導電膜からなる電源接続部用接地容量電極を形成し、該電源接続部用接地容量電極をＤＣ入力端子に電気的に接続し、前記第２の伝送線路の他端及び前記第３の伝送線路の他端を前記電源接続部用接地容量電極に電気的に接続してなるものである。本発明の一態様においては、前記複数の誘電体基板は、順に配列された前記第１の誘電体基板、前記第２の誘電体基板、前記第３の誘電体基板、前記第４の誘電体基板、前記第５の誘電体基板及び第６の誘電体基板を含んでおり、前記ＤＣ電源接続部は、更に、前記第６の誘電体基板の主面に第３のアース電極を形成してなるものである。

更に、本発明によれば、以上の如き目的を達成するものとして、
誘電体部材内にパターン状導電膜からなる導電膜層を複数形成し、前記パターン状導電膜を用いてバラン部と整合回路部とを形成してなる積層型バランであって、
前記複数の導電膜層は、順に配列された第１の導電膜層、第２の導電膜層、第３の導電膜層及び第４の導電膜層を含んでおり、
前記バラン部は、前記第１の導電膜層を構成するパターン状導電膜として第１のアース電極を形成し、前記第４の導電膜層を構成するパターン状導電膜として第２のアース電極を形成し、前記第２の導電膜層を構成するパターン状導電膜として、一端が不平衡入出力端子と電気的に接続され且つ第１の部分と第２の部分とを有する第１の伝送線路を形成し、前記第３の導電膜層を構成するパターン状導電膜として、前記第１の伝送線路の第１の部分に対応して配置され且つ一端が第１の平衡入出力端子と電気的に接続された第２の伝送線路、及び前記第１の伝送線路の第２の部分に対応して配置され且つ一端が第２の平衡入出力端子と電気的に接続された第３の伝送線路を形成してなるものであり、
前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜により構成されているか、または、前記第３の導電膜層を構成するパターン状導電膜と前記第２のアース電極とにより構成されていることを特徴とする積層型バラン、
が提供される。

本発明の一態様においては、前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを接続するように延びているインダクタにより構成されている。

本発明の一態様においては、前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを接続するように延びるインダクタ、前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第２の伝送線路の一端に電気的に接続された第１の整合回路部用接地容量電極と前記第２のアース電極とにより形成される第１のキャパシタ、及び前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第３の伝送線路の一端に電気的に接続された第２の整合回路部用接地容量電極と前記第２のアース電極とにより形成される第２のキャパシタ、により構成されている。

本発明の一態様においては、前記複数の導電膜層は、順に配列された前記第１の導電膜層、前記第２の導電膜層、前記第３の導電膜層、前記第４の導電膜層及び第５の導電膜層を含んでおり、前記積層型バランは前記誘電体部材に更にＤＣ電源接続部を形成してなり、該ＤＣ電源接続部は、前記第５の導電膜層を構成するパターン状導電膜として電源接続部用接地容量電極を形成し、該電源接続部用接地容量電極をＤＣ入力端子に電気的に接続し、前記第２の伝送線路の他端及び前記第３の伝送線路の他端を前記電源接続部用接地容量電極に接続してなるものである。本発明の一態様においては、前記複数の導電膜層は、順に配列された前記第１の導電膜層、前記第２の導電膜層、前記第３の導電膜層、前記第４の導電膜層、第５の導電膜層及び第６の導電膜層を含んでおり、前記ＤＣ電源接続部は、更に、前記第６の導電膜層を構成するパターン状導電膜として第３のアース電極を形成してなるものである。

本発明の一態様においては、前記誘電体部材の外面に前記ＤＣ入力端子が付されている。本発明の一態様においては、前記誘電体部材の外面に、前記不平衡入出力端子、前記第１の平衡入出力端子、前記第２の平衡入出力端子、並びに前記第１のアース電極及び前記第２のアース電極に接続されたアース端子が付されている。

本発明によれば、第３の誘電体基板の主面に形成された第３の導電膜層を構成するパターン状導電膜、或いは第３の誘電体基板の主面に形成された第３の導電膜層を構成するパターン状導電膜と第２のアース電極とにより、整合回路部を構成するので、使用する誘電体基板の数を増加させることなく、すなわち厚さを増加させることなく、整合回路を一体化した積層型バランを提供することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。尚、以下に説明する図面においては同等の機能を有する部材又は部分には同一または対応する符号が付されている。

図１は本発明による積層型バランの一実施形態を示す模式的斜視図であり、図２はその模式的分解斜視図であり、図３は本実施形態の等価回路図である。

本実施形態の積層型バランは、複数の誘電体基板（即ち誘電体層）ａ〜ｇをこの順に積層してなる誘電体部材Ｘにバラン部と整合回路部とを形成してなるものである。

誘電体部材Ｘの外面には、不平衡入出力端子１５、第１の平衡入出力端子１１、第２の平衡入出力端子１３、及びアース端子１２，１４，１６，１７，１８が付されている。これらの端子は、たとえばＡｇその他の金属からなる。誘電体基板ａ〜ｇは、たとえばＢａＯ−ＴｉＯ_２系その他の誘電体セラミックスからなる。誘電体基板ｂ〜ｇのそれぞれの上主面には、パターン状導電膜からなる導電膜層が形成されている。すなわち、導電膜層は、互いに隣接する誘電体基板の互いに対向する下主面と上主面との間に位置している。

誘電体基板ｂの上主面には、パターン状導電膜としての結合用電極８が形成されている。

誘電体基板ｃの上主面には、パターン状導電膜としての共振電極７−１，７−２が形成されている。共振電極７−１，７−２は、互いに平行に配列されている。共振電極７−１，７−２のそれぞれは、一方端がアース端子１７に接続され且つ他方端が誘電体部材Ｘ内に位置しており、一方端短絡且つ他方端開放の１／４波長型マイクロストリップライン共振器を形成している。これらの共振器は結合用電極８等により結合されてバンドパスフィルタを構成している。誘電体基板ｃの上主面には、更に、パターン状導電膜としての不平衡入出力用引き出し電極９が形成されている。該不平衡入出力用引き出し電極９は、一端が共振電極７−１の開放端近くの部分に接続されており、他端が不平衡入出力端子１５に接続されている。

誘電体基板ｄ（第１の誘電体基板）の上主面には、パターン状導電膜としての第１のアース電極５が形成されている。該第１のアース電極５はアース端子１２，１４，１６，１７，１８に接続されている。

誘電体基板ｅ（第２の誘電体基板）の上主面には、パターン状導電膜としての第１の伝送線路１が形成されている。該第１の伝送線路１は、中心周波数の波長のほぼ１／２の長さを有しており、その延在方向に関して同等の長さの第１の部分１−１及び第２の部分１−２からなる。第１の伝送線路１の一端は誘電体基板ｃ，ｄにそれぞれ形成されたビアホールｃｖ，ｄｖを介して共振電極７−２の開放端近くの部分に接続されている。誘電体基板ｄに形成されたアース電極５には、ビアホールｄｖの形成位置において該ビアホールとの絶縁のための開口パターンが形成されている。

誘電体基板ｆ（第３の誘電体基板）の上主面には、パターン状導電膜としての第２の伝送線路２及び第３の伝送線路３が形成されている。第２の伝送線路２は第１の伝送線路の第１の部分１−１と電磁界結合可能なように該第１の部分１−１に対応するパターンに形成されており、第３の伝送線路３は第１の伝送線路の第２の部分１−２と電磁界結合可能なように該第２の部分１−２に対応するパターンに形成されている。第２及び第３の伝送線路２，３は、中心周波数の波長のほぼ１／４の長さを有する。第２の伝送線路２の一端部１０−１は第１の平衡入出力端子１１に接続されている。第３の伝送線路３の一端部１０−２は第２の平衡入出力端子１３に接続されている。

更に、誘電体基板ｆの上主面には、第２の伝送線路２の一端部１０−１と第３の伝送線路の一端部１０−２とを接続するように第２及び第３の伝送線路２，３のパターンの外側にて延びたパターンを持つ導電ライン４が形成されている。該導電ライン４は、インダクタンス成分Ｌを持つインダクタとして機能する。

誘電体基板ｇ（第４の誘電体基板）の上主面には、パターン状導電膜としての第２のアース電極６が形成されている。該第２のアース電極６はアース端子１２，１４，１６，１７，１８に接続されている。上記第２の伝送線路２の他端は、誘電体基板ｆに形成されたビアホールｆｖ１を介してアース電極６に接続されている。上記第３の伝送線路３の他端は、誘電体基板ｆに形成されたビアホールｆｖ２を介してアース電極６に接続されている。

図３において、Ａはバンドパスフィルタを示し、Ｂはバランを示す。アース電極５が存在することで、バンドパスフィルタＡとバランＢとの干渉が阻止される。尚、バランＢにおいて、導電ライン４の部分が整合回路部を構成する。本実施形態では、バランＢの不平衡入出力端子１５は、バンドパスフィルタＡを介して、第１の伝送線路１の一端に電気的に接続されている。但し、バンドパスフィルタＡとバランＢとの接続点をバランＢの不平衡入出力端子とみなしてもよい。

ところで、本実施形態は、誘電体部材Ｘ内にパターン状導電膜からなる導電膜層を複数形成し、パターン状導電膜を用いてバラン部と整合回路部とを形成してなる積層型バランであるということもできる。ここで、複数の導電膜層のうち、誘電体基板ｃの下主面と誘電体基板ｄの上主面との間の導電膜層を第１の導電膜層とし、誘電体基板ｄの下主面と誘電体基板ｅの上主面との間の導電膜層を第２の導電膜層とし、誘電体基板ｅの下主面と誘電体基板ｆの上主面との間の導電膜層を第３の導電膜層とし、誘電体基板ｆの下主面と誘電体基板ｇの上主面との間の導電膜層を第４の導電膜層とすれば、本実施形態については、以下のように記述することができる。

すなわち、バラン部では、第１の導電膜層を構成するパターン状導電膜として、第１のアース電極５が形成されている。また、第４の導電膜層を構成するパターン状導電膜として、第２のアース電極６が形成されている。また、第２の導電膜層を構成するパターン状導電膜として、一端が不平衡入出力端子１５と電気的に接続され且つ第１の部分１−１と第２の部分１−２とを有する第１の伝送線路１が形成されている。また、第３の導電膜層を構成するパターン状導電膜として、第１の伝送線路１の第１の部分１−１に対応して配置され且つ一端が第１の平衡入出力端子１１と電気的に接続された第２の伝送線路２、及び第１の伝送線路１の第２の部分１−２に対応して配置され且つ一端が第２の平衡入出力端子１３と電気的に接続された第３の伝送線路３が形成されている。また、整合回路部は、第３の導電膜層を構成するパターン状導電膜からなる導電ライン（インダクタ）４により形成されている。

このような記述をも採用した理由は、次の通りである。即ち、以上のような積層型バランの製造に際しては、各誘電体基板のための誘電体セラミック材料（誘電体磁器組成物）を適当なサイズに成形し、必要に応じて所要位置にビアホールを開け、主面に必要に応じてパターン状導電膜のための金属含有ペーストを所要パターンに印刷し、これらを積層した後に、焼成する。従って、互いに隣接する誘電体基板の誘電体セラミック材料が同等である場合などにおいては、焼成後において各誘電体基板の境界が不明瞭になり或いは消失してしまうこともあり得る。その場合においても、パターン状導電膜により構成される導電膜層は、その形態を維持するので、これによる記述の方が適切であることもあるからである。

以上の実施形態において、適宜のインダクタンス成分Ｌを設定するように、導電ライン４のパターンの形状、寸法及び配置を設定することにより、バランと該バランに対して第１及び第２の平衡入出力端子１１，１３を介して接続される平衡入出力方式の外部回路部品との電気的整合を、容易にとることができる。

本実施形態では、第２の伝送線路２及び第３の伝送線路３と整合回路とを同一の誘電体基板ｆの主面上に即ち同一の導電膜層に形成している。このため、整合回路専用の誘電体基板や整合回路専用の導電膜層を設ける必要がなく、積層型バランの厚さ低減及び小型化が実現される。更に、整合回路と第２及び第３の伝送線路２，３との間の電気的干渉を最小限に抑えることができる。

本実施形態では、誘電体部材Ｘ内において、バランの不平衡入出力部に介在するバンドパスフィルタを設けている。換言すれば、バランの不平衡入出力端子に接続されたバンドパスフィルタを積層一体化している。但し、本発明においては、バンドパスフィルタの代わりにローパスフィルタまたはハイパスフィルタ等の他の不平衡方式の部品を不平衡入出力端子に接続してもよい。また、本発明は、これらの不平衡方式の部品を積層一体化しないものであってもよい。以下の実施形態についても同様である。

図４は本発明による積層型バランの他の実施形態を示す模式的斜視図であり、図５はその等価回路図である。

本実施形態は、整合回路が、上記導電ライン４によるインダクタに加えて、キャパシタを含むものであることが、上記図１〜３に関し説明した実施形態と異なる。すなわち、本実施形態は、誘電体基板ｆに、更に、第２の伝送線路２の一端に接続された第１の整合回路部用接地容量電極１９、及び第３の伝送線路の一端に接続された第２の整合回路部用接地容量電極２０を備えている。これにより、接地容量電極１９，２０と第２のアース電極６との間にそれぞれキャパシタンス成分Ｃ１，Ｃ２を持つ第１及び第２のキャパシタが構成される。接地容量電極１９，２０の形状及び寸法は同一である必要はない。すなわち、Ｃ１，Ｃ２は同一である必要はない。第２の伝送線路２と第３の伝送線路３とに特性上の差がある場合には、その差に応じて、外部回路との整合がより最適なものに近づくように、接地容量電極１９，２０の形状及び寸法ひいてはＣ１，Ｃ２を互いに異なるものとすることができる。

本実施形態によれば、インダクタに加えてキャパシタをも含む整合回路が構成されているので、上記図１〜３に関し説明した実施形態の作用効果に加えて、Ｌ及びＣ１，Ｃ２を適宜設定することで、外部回路との整合を更に最適なものに近付けることができる。

図６は本発明による積層型バランの他の実施形態を示す模式的斜視図であり、図７はその等価回路図である。

本実施形態は、誘電体部材Ｘに更にＤＣ電源接続部及びＤＣ入力端子を形成してなることが、上記図１〜３に関し説明した実施形態と異なる。これに伴い、本実施形態では、上記図１〜３に関し説明した実施形態におけるアース端子１６に代えてＤＣ入力端子１６’を使用する。即ち、誘電体部材Ｘの側面に形成されたＤＣ入力端子１６’には外部ＤＣ電源が接続され、第１及び第２のアース電極５，６はアース端子１２，１４，１７，１８に接続される。

本実施形態では、誘電体部材Ｘは、誘電体基板ａ〜ｇに加えて、誘電体基板ｈ（第５の誘電体基板）及び誘電体基板ｉを含んでいる。即ち、誘電体基板ｇの下には誘電体基板ｈが配置され、該誘電体基板ｈの下には誘電体基板ｉが配置されている。

誘電体基板ｈの上主面には、パターン状導電膜としての電源接続部用接地容量電極２１が形成されている。該電源接続部用接地容量電極２１は電源接続用引き出し電極２３を介してＤＣ入力端子１６’に接続されている。第２の伝送線路２の他端は、アース電極６には接続されておらず、誘電体基板ｆに形成されたビアホールｆｖ１及び誘電体基板ｇに形成されたビアホールｇｖ１を介して接地容量電極２１に接続されている。第３の伝送線路３の他端は、アース電極６には接続されておらず、誘電体基板ｆに形成されたビアホールｆｖ２及び誘電体基板ｇに形成されたビアホールｇｖ２を介して接地容量電極２１に接続されている。誘電体基板ｇに形成されたアース電極６には、ビアホールｇｖ１，ｇｖ２の形成位置においてそれぞれ該ビアホールとの絶縁のための開口パターンが形成されている。

誘電体基板ｉの上主面には、パターン状導電膜としての第３のアース電極２２が形成されている。該第３のアース電極２２はアース端子１２，１４，１７，１８に接続されている。

容量電極２１とアース電極６，２２とでキャパシタンス成分Ｃｐを持つキャパシタが形成される。

本実施形態については、複数の導電膜層のうち、誘電体基板ｇの下主面と誘電体基板ｈの上主面との間の導電膜層を第５の導電膜層とすれば、更に、以下のように記述することができる。

即ち、ＤＣ電源接続部においては、第５の導電膜層を構成するパターン状導電膜として電源接続部用接地容量電極２１を形成し、該電源接続部用接地容量電極２１をＤＣ入力端子１６’に電気的に接続している。

本実施形態によれば、ＤＣ電源接続部を積層一体化しているので、上記図１〜３に関し説明した実施形態の作用効果に加えて、次のような作用効果が達成される。即ち、第１及び第２の平衡入出力端子１１，１３を介して平衡入出力方式の外部回路部品たとえばアンプなどの能動部品がバランに接続されるときに、該外部回路部品に対する電源供給を、ＤＣ入力端子１６’から第２及び第３の伝送線路２，３及び平衡入出力端子１１，１３を介して、実行することができる。容量電極２１とアース電極６，２２とで形成される比較的大きなキャパシタンスＣｐが存在することで、電力供給時のノイズ低減が良好になる。これにより、ＤＣ電源回路部品を別途実装する必要がなくなり、更に、キャパシタンスＣｐを持つ電源接続部用接地キャパシタを積層型バランに内蔵させたことで、電源供給時のノイズ低減のためのデカップリングコンデンサを別途実装する必要がなくなり、この点からも、部品点数の低減及び実装面積の低減を実現できる。

図８は本発明による積層型バランの他の実施形態を示す模式的斜視図である。

本実施形態は、整合回路を構成する導電ラインのパターンが、上記図１〜３に関し説明した実施形態のものと異なる。すなわち、本実施形態では、誘電体基板ｆの上主面に第２の伝送線路２の一端部１０−１と第３の伝送線路の一端部１０−２とを接続するように延びて形成された導電ライン４’は、第２及び第３の伝送線路２，３のパターンの間にて延びたパターンを持つ。該導電ライン４’は、インダクタンス成分Ｌを持つインダクタとして機能する。第１の伝送線路の第１の部分１−１は第２の伝送線路２と電磁界結合可能なように該第２の伝送線路２に対応するパターンに形成されており、第１の伝送線路の第２の部分１−２は第３の伝送線路３と電磁界結合可能なように該第３の伝送線路３に対応するパターンに形成されている。

本実施形態によれば、上記図１〜３に関し説明した実施形態に比べて、第２の伝送線路２と第３の伝送線路３とを互いに遠くに配置することができる。第２の伝送線路２と第３の伝送線路３とは相互に結合しないようにするのが好ましく、従って、本実施形態によれば、上記図１〜３に関し説明した実施形態の作用効果に加えて、より好ましい特性を容易に得ることができる。

尚、本実施形態の変形例として、整合回路を、上記導電ライン４’によるインダクタに加えて上記図４及び５に関し説明した実施形態と同様なキャパシタをも含むものから構成したものが、挙げられる。

以上の実施形態においては、第１の線路１の他端は開放端とされているが、上記特許文献１に記載されているようにして、容量を介して接地するようにしてもよい。これにより、第１の線路１の長さをより短くすることができ、積層型バランの一層の小型化が可能となる。

本発明による積層型バランの一実施形態を示す模式的斜視図である。 図１の積層型バランの模式的分解斜視図である。 図１の積層型バランの等価回路図である。 本発明による積層型バランの一実施形態を示す模式的分解斜視図である。 図４の積層型バランの等価回路図である。 本発明による積層型バランの一実施形態を示す模式的分解斜視図である。 図６の積層型バランの等価回路図である。 本発明による積層型バランの一実施形態を示す模式的分解斜視図である。

符号の説明

ａ〜ｉ 誘電体基板
ｃｖ，ｄｖ，ｆｖ１，ｆｖ２，ｇｖ１，ｇｖ２ ビアホール
Ｘ 誘電体部材
１ 第１の伝送線路
１−１ 第１の部分
１−２ 第２の部分
２ 第２の伝送線路
３ 第３の伝送線路
４，４’ 導電ライン（インダクタ）
５，６ アース電極
７−１，７−２ 共振電極
８ 結合用電極
９ 不平衡入出力用引き出し電極
１０−１ 第２の伝送線路の一端部
１０−２ 第３の伝送線路の一端部
１１ 第１の平衡入出力端子
１２，１４，１６，１７，１８ アース端子
１３ 第２の平衡入出力端子
１５ 不平衡入出力端子
１６’ ＤＣ入力端子
２１ 電源接続部用接地容量電極
２２ アース電極
２３ 電源接続用引き出し電極

Claims (10)

1. 複数の誘電体基板を積層してなる誘電体部材にバラン部と整合回路部とを形成してなる積層型バランであって、
   前記複数の誘電体基板は、順に配列された第１の誘電体基板、第２の誘電体基板、第３の誘電体基板及び第４の誘電体基板を含んでおり、
   前記バラン部は、前記第１の誘電体基板の主面に第１のアース電極を形成し、前記第４の誘電体基板の主面に第２のアース電極を形成し、前記第２の誘電体基板の主面に、一端が不平衡入出力端子と電気的に接続され且つ第１の部分と第２の部分とを有する第１の伝送線路を形成し、前記第３の誘電体基板の主面に、前記第１の伝送線路の第１の部分に対応して配置され且つ一端が第１の平衡入出力端子と電気的に接続された第２の伝送線路、及び前記第１の伝送線路の第２の部分に対応して配置され且つ一端が第２の平衡入出力端子と電気的に接続された第３の伝送線路を形成してなるものであり、
   前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜により構成されているか、または、前記第３の誘電体基板の主面に形成されたパターン状導電膜と前記第２のアース電極とにより構成されており、
   前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを接続するように延び且つインダクタンス成分を持つ導電ラインにより構成されていることを特徴とする積層型バラン。
2. 複数の誘電体基板を積層してなる誘電体部材にバラン部と整合回路部とを形成してなる積層型バランであって、
   前記複数の誘電体基板は、順に配列された第１の誘電体基板、第２の誘電体基板、第３の誘電体基板及び第４の誘電体基板を含んでおり、
   前記バラン部は、前記第１の誘電体基板の主面に第１のアース電極を形成し、前記第４の誘電体基板の主面に第２のアース電極を形成し、前記第２の誘電体基板の主面に、一端が不平衡入出力端子と電気的に接続され且つ第１の部分と第２の部分とを有する第１の伝送線路を形成し、前記第３の誘電体基板の主面に、前記第１の伝送線路の第１の部分に対応して配置され且つ一端が第１の平衡入出力端子と電気的に接続された第２の伝送線路、及び前記第１の伝送線路の第２の部分に対応して配置され且つ一端が第２の平衡入出力端子と電気的に接続された第３の伝送線路を形成してなるものであり、
   前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜により構成されているか、または、前記第３の誘電体基板の主面に形成されたパターン状導電膜と前記第２のアース電極とにより構成されており、
   前記整合回路部は、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを電気的に接続するように延び且つインダクタンス成分を持つ導電ライン、並びに、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第２の伝送線路の一端に電気的に接続された第１の整合回路部用接地容量電極、前記第３の誘電体基板の主面に形成されたパターン状導電膜からなり且つ前記第３の伝送線路の一端に電気的に接続された第２の整合回路部用接地容量電極、及び前記第２のアース電極、により構成されていることを特徴とする積層型バラン。
3. 前記複数の誘電体基板は、順に配列された前記第１の誘電体基板、前記第２の誘電体基板、前記第３の誘電体基板、前記第４の誘電体基板及び第５の誘電体基板を含んでおり、
   前記積層型バランは前記誘電体部材に更にＤＣ電源接続部を形成してなり、
   該ＤＣ電源接続部は、前記第５の誘電体基板の主面にパターン状導電膜からなる電源接続部用接地容量電極を形成し、該電源接続部用接地容量電極をＤＣ入力端子に電気的に接続し、前記第２の伝送線路の他端及び前記第３の伝送線路の他端を前記電源接続部用接地容量電極に電気的に接続してなるものであることを特徴とする、請求項１又は２に記載の積層型バラン。
4. 前記複数の誘電体基板は、順に配列された前記第１の誘電体基板、前記第２の誘電体基板、前記第３の誘電体基板、前記第４の誘電体基板、前記第５の誘電体基板及び第６の誘電体基板を含んでおり、
   前記ＤＣ電源接続部は、更に、前記第６の誘電体基板の主面に第３のアース電極を形成してなるものであることを特徴とする、請求項３に記載の積層型バラン。
5. 誘電体部材内にパターン状導電膜からなる導電膜層を複数形成し、前記パターン状導電膜を用いてバラン部と整合回路部とを形成してなる積層型バランであって、
   前記複数の導電膜層は、順に配列された第１の導電膜層、第２の導電膜層、第３の導電膜層及び第４の導電膜層を含んでおり、
   前記バラン部は、前記第１の導電膜層を構成するパターン状導電膜として第１のアース電極を形成し、前記第４の導電膜層を構成するパターン状導電膜として第２のアース電極を形成し、前記第２の導電膜層を構成するパターン状導電膜として、一端が不平衡入出力端子と電気的に接続され且つ第１の部分と第２の部分とを有する第１の伝送線路を形成し、前記第３の導電膜層を構成するパターン状導電膜として、前記第１の伝送線路の第１の部分に対応して配置され且つ一端が第１の平衡入出力端子と電気的に接続された第２の伝送線路、及び前記第１の伝送線路の第２の部分に対応して配置され且つ一端が第２の平衡入出力端子と電気的に接続された第３の伝送線路を形成してなるものであり、
   前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜により構成されているか、または、前記第３の導電膜層を構成するパターン状導電膜と前記第２のアース電極とにより構成されており、
   前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを接続するように延びているインダクタにより構成されていることを特徴とする積層型バラン。
6. 誘電体部材内にパターン状導電膜からなる導電膜層を複数形成し、前記パターン状導電膜を用いてバラン部と整合回路部とを形成してなる積層型バランであって、
   前記複数の導電膜層は、順に配列された第１の導電膜層、第２の導電膜層、第３の導電膜層及び第４の導電膜層を含んでおり、
   前記バラン部は、前記第１の導電膜層を構成するパターン状導電膜として第１のアース電極を形成し、前記第４の導電膜層を構成するパターン状導電膜として第２のアース電極を形成し、前記第２の導電膜層を構成するパターン状導電膜として、一端が不平衡入出力端子と電気的に接続され且つ第１の部分と第２の部分とを有する第１の伝送線路を形成し、前記第３の導電膜層を構成するパターン状導電膜として、前記第１の伝送線路の第１の部分に対応して配置され且つ一端が第１の平衡入出力端子と電気的に接続された第２の伝送線路、及び前記第１の伝送線路の第２の部分に対応して配置され且つ一端が第２の平衡入出力端子と電気的に接続された第３の伝送線路を形成してなるものであり、
   前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜により構成されているか、または、前記第３の導電膜層を構成するパターン状導電膜と前記第２のアース電極とにより構成されており、
   前記整合回路部は、前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第２の伝送線路の一端と前記第３の伝送線路の一端とを接続するように延びるインダクタ、前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第２の伝送線路の一端に電気的に接続された第１の整合回路部用接地容量電極と前記第２のアース電極とにより形成される第１のキャパシタ、及び前記第３の導電膜層を構成するパターン状導電膜からなり且つ前記第３の伝送線路の一端に電気的に接続された第２の整合回路部用接地容量電極と前記第２のアース電極とにより形成される第２のキャパシタ、により構成されていることを特徴とする積層型バラン。
7. 前記複数の導電膜層は、順に配列された前記第１の導電膜層、前記第２の導電膜層、前記第３の導電膜層、前記第４の導電膜層及び第５の導電膜層を含んでおり、
   前記積層型バランは前記誘電体部材に更にＤＣ電源接続部を形成してなり、
   該ＤＣ電源接続部は、前記第５の導電膜層を構成するパターン状導電膜として電源接続部用接地容量電極を形成し、該電源接続部用接地容量電極をＤＣ入力端子に電気的に接続し、前記第２の伝送線路の他端及び前記第３の伝送線路の他端を前記電源接続部用接地容量電極に接続してなるものであることを特徴とする、請求項５又は６に記載の積層型バラン。
8. 前記複数の導電膜層は、順に配列された前記第１の導電膜層、前記第２の導電膜層、前記第３の導電膜層、前記第４の導電膜層、前記第５の導電膜層及び第６の導電膜層を含んでおり、
   前記ＤＣ電源接続部は、更に、前記第６の導電膜層を構成するパターン状導電膜として第３のアース電極を形成してなるものであることを特徴とする、請求項７に記載の積層型バラン。
9. 前記誘電体部材の外面に前記ＤＣ入力端子が付されていることを特徴とする、請求項３、４、７及び８のいずれかに記載の積層型バラン。
10. 前記誘電体部材の外面に、前記不平衡入出力端子、前記第１の平衡入出力端子、前記第２の平衡入出力端子、並びに前記第１のアース電極及び前記第２のアース電極に接続されたアース端子が付されていることを特徴とする、請求項１〜９のいずれかに記載の積層型バラン。

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