JP2011049235A - 半導体装置 - Google Patents
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Abstract
【解決手段】信号パッド(101)と、電源線(103)と、接地線(104)と、一端が信号パッド(101)と接続されたインダクタ(111)と、インダクタ(111)の他端と電源線(103)または接地線(104)との間に設けられた終端抵抗(112)と、インダクタ(111)の中間の第1位置(Aa)に接続された第1ESD保護素子(ESD_G)と、インダクタ(111)の中間の第1位置(Aa)とは異なる第2位置(Ab)に接続された第2ESD保護素子(ESD_V)とを備える。
【選択図】図3
Description
はじめに、本発明の第1の実施形態による半導体装置の説明を行う。図3は、本実施形態におけるT−coilとESD保護素子とを備えたインターフェース回路の回路図である。
次に、本発明の第2の実施形態による半導体装置の説明を行う。本実施形態の半導体装置は、第1の実施形態で説明を行った半導体装置を複数配置する場合において、隣接する半導体装置とGND配線104へ接続する配線121、及びVDD配線103へ接続する配線122を共用することで、図3におけるr2、r3の配線幅を拡幅して、電流密度の許容値を大きくとることができる点に特徴がある。
2 信号線
3 電源線
4 接地線
5 引出し配線
10 T−coil部
11 インダクタ部
12 終端抵抗
20 ESD保護素子部
21 配線
22 配線
30 電源間ESDクランプ回路
100 放電経路
101 信号入力パッド
102 信号線
103 電源線
104 接地線
110 T−coil部
111 インダクタ部
112 終端抵抗
120 ESD保護素子部
121 配線
122 配線
130 電源間ESDクランプ回路
151 引出し配線
152 引出し配線
Claims (8)
- 信号パッドと、
電源線と、
接地線と、
一端が前記信号パッドと接続されたインダクタと、
前記インダクタの他端と前記電源線または前記接地線との間に設けられた終端抵抗と、
前記インダクタの中間の第1位置に接続された第1ESD保護素子と、
前記インダクタの中間の前記第1位置とは異なる第2位置に接続された第2ESD保護素子と
を備える半導体装置。 - 請求項1に記載の半導体装置であって、
前記インダクタは、
前記信号パッドと前記第1位置との間に形成される第1インダクタと、
前記終端抵抗と前記第2位置との間に形成される第2インダクタと
を備える半導体装置。 - 請求項1または請求項2に記載の半導体装置であって、
前記第1位置と前記第2位置との少なくとも一方に内部回路が電気的に接続される
半導体装置。 - 請求項1から請求項3までのいずれかに記載の半導体装置であって、
前記第1ESD保護素子は、前記接地線と前記第1位置との間に接続される
半導体装置。 - 請求項1から請求項4までのいずれかに記載の半導体装置であって、
前記第2ESD保護素子は、前記電源線と前記第2位置との間に接続される
半導体装置。 - 請求項2から請求項5までのいずれかに記載の半導体装置であって、
前記インダクタは、複数の層により構成され、
前記第1インダクタは、前記層を構成する配線である第1配線層により形成され、
前記第2インダクタは、前記層を構成する配線である第2配線層により形成され、
前記第1配線層は、前記第2配線層より厚い
半導体装置。 - 請求項1から請求項6までのいずれかに記載の半導体装置であって
前記第1ESD保護素子と前記第2ESD保護素子とは基板に形成され、
前記第1ESD保護素子か前記第2ESD保護素子の少なくとも一部が、前記インダクタの形成される範囲と重なり、
前記第1位置と前記第1ESD保護素子は、第1ビアで接続され、
前記第2位置と前記第2ESD保護素子とは、第2ビアで接続される
半導体装置。 - 請求項1から請求項7までのいずれかに記載の半導体装置であって、
前記基板には、前記半導体装置が複数形成され、
前記複数の半導体装置の各々は、隣接する前記半導体装置と、前記第1ESD保護素子同士、あるいは前記第2ESD保護素子同士が、それぞれ隣り合うように形成され、
隣り合う前記第1ESD保護素子は、接続された前記接地線を共有し、
隣り合う前記第2ESD保護素子は、接続された前記電源線を共有する
半導体装置。
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