CN105789177A - 半导体装置 - Google Patents
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Abstract
本发明公开一种半导体装置，其包括第一绝缘层及第二绝缘层，依序设置于基底上，其中基底具有中心区域。第一绕线部及第二绕线部设置于第二绝缘层内并围绕中心区域，且分别包括由内向外排列的第一导线层、第二导线层及第三导线层，且第一导线层、第二导线层及第三导线层分别具有第一端及第二端，其中第一导线层的第一端互相耦接。耦接部设置于第一绕线部该第二绕线部之间的第一绝缘层及第二绝缘层内，且耦接部包括第一对连接层，交错连接第一导线层及第二导线层的第二端。第二对连接层，交错连接第二导线层及第三导线层的第一端。其中第一导线层与相邻的第二导线层之间具有多个相同或不同的间距，且其中至少一间距大于第二导线层与相邻的第三导线层之间的间距。
Description
本申请是申请号为201310357443.1、申请日为2013年8月16日、发明名称为“半导体装置”的发明专利的分案申请。
技术领域
本发明涉及一种半导体装置，特别是涉及一种具有电感元件的半导体装置。
背景技术
许多数字/模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了被动元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体制作工艺技术而形成芯片内建部件，例如芯片内建电感元件(on-chipinductor)。
芯片内建电感元件形成于基底上，此芯片内建电感元件包括一金属层及一内连线结构。金属层基于一中心区域由外向内围绕，并嵌入基底上方的上层绝缘层中；且在最靠近中心区域时，再由内向外围饶，嵌入基底上方的上层绝缘层中。内连线结构包括嵌入上层绝缘层中的上层连接层以及嵌入下层绝缘层中的第一导电插塞与下层连接层。金属层通过第一导电插塞及上下层连接层而形成一电流路径，以与芯片外部或内部电路电连接。金属层的两端位于最外圈，且分别连接至一延伸部，两延伸部互相平行且可连接各种电路元件。再者，上述的芯片内建电感元件还可包括一分支结构，此分支结构通过嵌入下层绝缘层中的一第二导电插塞与金属层的最内圈连接。特别是，若以芯片内建电感元件的上视图来看，分支结构的延伸方向会垂直于金属层两端的两延伸部的延伸方向。
上述的芯片内建电感元件的两延伸部及分支结构所构成的等效电路为T型线圈(T-coil)，其提供的电路参数包括第一电感值、第二电感值及耦合系数。第一电感值及第二电感值的大小与导线长度(例如，金属层中最外圈的其中一端至最内圈连接分支结构的位置之间的导线长度具有一电感值，而另一端至分支结构的位置之间的导线长度具有另一电感值)成正比，且第一电感值及第二电感值也影响耦合系数的大小。通常可以通过改变金属层中最内圈连接分支结构的位置来调整第一电感值、第二电感值及耦合系数。
然而，由于金属层最内圈中连接分支结构的位置受限于金属层最内圈的侧边宽度，因此现有的芯片内建电感元件的结构难以满足各种电路设计的需求。再者，当分支结构的位置改变时，将同时改变第一电感值、第二电感值及耦合系数的大小，使得芯片内建电感元件的电路参数的调整较为困难。
因此，有必要寻求一种新颖的具有电感元件的半导体装置，其能够解决或改善上述的问题。
发明内容
为解决上述问题，本发明提供一种半导体装置，包括一第一绝缘层及一第二绝缘层，依序设置于一基底上，其中基底具有一中心区域。一第一绕线部及一第二绕线部设置于第二绝缘层内并围绕中心区域，且分别包括由内向外排列的一第一导线层、一第二导线层及一第三导线层，且第一导线层、第二导线层及第三导线层分别具有一第一端及一第二端，其中第一导线层的第一端互相耦接。一耦接部设置于第一绕线部该第二绕线部之间的第一绝缘层及第二绝缘层内，且耦接部包括一第一对连接层，交错连接第一导线层及第二导线层的第二端。一第二对连接层，交错连接第二导线层及第三导线层的第一端。其中第一导线层与相邻的第二导线层之间具有多个相同或不同的间距，且其中至少一间距大于第二导线层与相邻的第三导线层之间的间距。
附图说明
图1A是绘示出本发明一实施例的两匝电感元件的平面示意图；
图1B是绘示出沿着图1A中的剖线1B-1B’的剖面示意图；
图1C是绘示出沿着图1A中的剖线1C-1C’的剖面示意图；
图2是绘示出本发明一实施例的三匝电感元件的平面示意图；
图3是绘示出本发明一实施例的四匝电感元件的平面示意图；
图4A是绘示出本发明另一实施例的三匝电感元件的平面示意图；
图4B是绘示出沿着图4A中的剖线4B-4B’的剖面示意图；
图5是绘示出本发明另一实施例的四匝电感元件的平面示意图；
图6是绘示出本发明又另一实施例的三匝电感元件的平面示意图；
图7是绘示出本发明又另一实施例的四匝电感元件的平面示意图。
符号说明
10虚线
100基底
200第一绝缘层
201第三绝缘层
202内连线结构
203导电层
204、515、525、715、815导电插塞
210、710、810第一导线层
211、221、331、341、351、431、441、451、711、721、731、741、811、821、831、841第一端
212、222、332、342、352、432、442、452、712、722、732、742、812、822、832、842第二端
220、720、820第二导线层
250第二绝缘层
300、700第一绕线部
330、430、730、830第三导线层
340、440、740、840第四导线层
350、450第五导线层
360、460第六导线层
400、800第二绕线部
510、910第一对连接层
520、920第二对连接层
530、930第三对连接层
540第四对连接层
511、521、531、541、911、921、931上跨接层
512、522、532、542、912、922、932下跨接层
610第一延伸部
620第二延伸部
630第三延伸部
635静电防护元件
A中心区域
D1、D2间距
R1、R2、R3调整范围
具体实施方式
以下说明本发明实施例的制作与使用。然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例的附图及说明内容中使用相同的标号来表示相同或相似的部件。
以下配合图1A至图1C说明本发明一实施例的具有两匝电感元件的半导体装置，其中图1A是绘示出两匝电感元件的平面示意图，图1B是绘示出两匝电感元件沿着图1A中的剖线1B-1B’的剖面示意图，且图1C是绘示出两匝电感元件沿着图1A中的剖线1C-1C’的剖面示意图。
具有两匝电感元件的半导体装置包括一基底100，基底100具有一中心区域A(如图1A所示)，一第一绝缘层200及一第二绝缘层250依序设置于基底100上。基底100包括一硅基底或其他现有的半导体基底。基底100中可包含各种不同的元件，例如，晶体管、电阻及其他习用的半导体元件。再者，基底100也可包含其他导电层(例如，铜、铝或其合金)以及其他绝缘层(例如，氧化硅层、氮化硅层或低介电材料层)。此处为了简化附图，仅绘示出一平整基底。再者，第一绝缘层200及第二绝缘层250可为单层介电材料层(例如，氧化硅层、氮化硅层或低介电材料层)或是多层介电结构。
一第一导线层210及一第二导线层220设置于第一绝缘层200内并围绕中心区域A，且分别位于虚线10的两侧。在一实施例中，第一导线层210及第二导线层220是基于虚线10对称配置。第一导线层210具有一第一端211及一第二端212，第二导线层220具有一第一端221及一第二端222，其中第一导线层210的第二端212及第二导线层220的第二端222通过设置于第三绝缘层201的导电层203互相耦接。第一导线层210及第二导线层220可构成大体为圆形、矩形、六边形、八边形或多边形的外型。此处为了简化附图，是以矩形作为范例说明。再者，第一导线层210及第二导线层220的材质可包括铜、铝或其合金。在本实施例中，第一导线层210及第二导线层220具有相同的线宽。
一第一绕线部300及一第二绕线部400设置于第二绝缘层250内并围绕中心区域A，且分别位于虚线10的两侧。在本实施例中，第一绕线部300包括由内向外排列的一第三导线层330及一第四导线层340，第二绕线部400包括由内向外排列的一第三导线层430及一第四导线层440。第三导线层330具有一第一端331及一第二端332，第三导线层430具有一第一端431及一第二端432。在一实施例中，靠近中心区域A的第三导线层330及第三导线层430是基于虚线10对称配置。第四导线层340具有一第一端341及一第二端342，第四导线层440具有一第一端441及一第二端442。第三导线层330及430或第四导线层340及440可分别构成大体为圆形、矩形、六边形、八边形或多边形的外型。此处为了简化附图，是以矩形作为范例说明。再者，第三导线层330及430以及第四导线层340及440的材质可相同于第一导线层210及第二导线层220的材质。在本实施例中，第三导线层330及430以及第四导线层340及440可具有相同的线宽，且该线宽相同于第一导线层210及第二导线层220的线宽。
一耦接部设置于第一绕线部300及第二绕线部400之间的第一绝缘层200及第二绝缘层250内，此耦接部包括一第一对连接层510及一第二对连接层520。第一对连接层510包括设置于第二绝缘层250内的一上跨接层(cross-connect)511及设置于第一绝缘层200内的一下跨接层512。第二对连接层520包括设置于第二绝缘层250内的一上跨接521层及设置于第一绝缘层200内的一下跨接层522。
第一对连接层510的上跨接层511将第二绕线部400的第三导线层430的第一端431连接至第一导线层210的第一端211，其中上跨接层511连接第一端211的一侧设置有至少一导电插塞515(绘示于图1C)，以电连接设置于第一绝缘层200内的第一导线层210。值得注意的是，在本实施例的附图中，仅绘示一导电插塞515，但非用以限定本发明。在大多数的实施例中，上跨接层511连接第一端211的一侧设置有多个导电插塞515。再者，第一对连接层510的下跨接层512将第一绕线部300的第三导线层330的第一端331连接至第二导线层220的第一端221，其中下跨接层512连接第一端331的一侧设置有至少一导电插塞(未绘示)，以电连接设置于第二绝缘层250内的第三导线层330。因此，第一对连接层510将第一绕线部300及第二绕线部400的第三导线层330及430的第一端331及431交错连接于第一导线层210的第一端211及第二导线层220的第一端221。
第二对连接层520的上跨接521层将第一绕线部300的第三导线层330的第二端332连接至第二绕线部400的第四导线层440的第二端442。第二对连接层520的下跨接层522将第二绕线部400的第三导线层430的第二端432连接至第一绕线部300的第四导线层340的第二端342，其中下跨接层522的两端分别设置有至少一导电插塞(例如，图1B所绘示的导电插塞525)，以分别电连接设置于第二绝缘层250内的第二绕线部400的第三导线层430及第一绕线部300的第四导线层340。因此，第二对连接层520交错连接第三导线层330及430的第二端332及432与第四导线层340及440的第二端342及442。值得注意的是，在本实施例的附图中，仅绘示一导电插塞525，但非用以限定本发明。在大多数的实施例中，下跨接层522连接第二端342的一侧设置有多个导电插塞525。
具有电感元件的半导体装置还包括一第一延伸部610及一第二延伸部620，设置于第二绝缘层250内。在一实施例中，第一延伸部610及第二延伸部620对应连接至第一绕线部300及第二绕线部400的第四导线层340及440的第一端341及441并彼此平行。在其他实施例中，第一延伸部610及第二延伸部620彼此为不平行。第四导线层340及440的第一端341及441可设置于虚线10的同一侧，也可对称设置于虚线10的两侧，因此第一延伸部610及第二延伸部620可调整的位置为第四导线层340及440的侧边宽度。
再者，具有电感元件的半导体装置还包括一第三延伸部630，设置于第一绝缘层200内，且连接至第二导线层220。在本实施例中，第三延伸部630类似于如先前技术所提的分支结构。在一实施例中，由上视图来看，第一延伸部610的延伸方向垂直于第三延伸部630的延伸方向，第二延伸部620的延伸方向垂直于第三延伸部630的延伸方向。在其他实施例中，若第一延伸部610及第二延伸部620彼此未平行，则第三延伸部630的延伸方向是与第一延伸部610的延伸方向、第二延伸部620的延伸方向的二者之一垂直。当然，在又一实施例中，第三延伸部630的延伸方向不与第一延伸部610的延伸方向、第二延伸部620的延伸方向垂直。在其他实施例中，设置于第一绝缘层200内的第三延伸部630可连接至第一导线层210。在一实施例中，第三延伸部630可连接至一静电放电防护装置635。在本实施例中，静电放电防护装置635是配置在靠近第一延伸部610及第二延伸部620的一侧，但非用以限定本发明。在其他实施例中，静电放电防护装置635可配置在远离第一延伸部610及第二延伸部620的一侧。使用者可依布线需求，调整静电放电防护装置635的位置。另外，在本实施例中，第三延伸部630的位置靠近第二对连接层520，但非用以限定本发明。在其他实施例中，可依不同的需求，将第三延伸部630配置于调整范围R1中。
在一实施例中，第一导线层210及第二导线层220可与第三导线层330及430至少部分重叠，且沿着第三导线层330及430或是第四导线层340及440延伸，使得第一导线层210及第二导线层220的第二端212及222互相耦接，并与第三导线层330及430或是第四导线层340及440至少部分重叠。在一实施例中，第一导线层210及第二导线层220沿着第三导线层330及430延伸，且与第三导线层330及430重叠。在另一实施例中，第一导线层210及第二导线层220沿着第四导线层340及440延伸，且与第四导线层340及440重叠，如图1A～图1C所示，其中以第一导线层210及第二导线层220沿着第四导线层340及440延伸，增加耦合系数的效果较佳。第一导线层210及第二导线层220的第二端212及222可通过设置于第三绝缘层201的导电层203及导电层两侧的至少一对导电插塞204而互相耦接，如图1B所示。
在制作工艺设计上，由于第一导线层210及第二导线层220(下层导电层)的厚度通常小于第三导线层330及430以及第四导线层340及440(上层导电层)的厚度，而造成导体损失的增加，因此本实施例的具有电感元件的半导体装置还包括一多层内连线结构202，其包括介电层及位于介电层内的导电层，如图1B及图1C所示。多层内连线结构202位于第一绝缘层200与基底100之间，且与第一导线层210及第二导线层220重叠，并通过至少两个导电插塞(未绘示)连接至第一导线层210及第二导线层220，以维持电感元件的品质。
在现有的芯片内建电感元件中，绕线部通常设置于同一层位并围绕中心区域。再者，通常通过改变绕线部的最内圈导线层与分支结构的连接位置来调整第一电感值、第二电感值及耦合系数。然而，由于分支结构的位置受限于位于最内圈导线层的侧边宽度(例如，矩形导线层中的一侧边宽度)，因此现有的芯片内建电感元件的结构难以满足各种电路设计的需求。
相比较于现有的芯片内建电感元件，本发明实施例的第一导线层210及第二导线层220是设置于第一绝缘层200内，且沿着设置于第二绝缘层250内的第三导线层330及430或是第四导线层340及440延伸，并与第三导线层330及430或是第四导线层340及440至少部分重叠，因此通过重叠可增加耦合系数。再者，由于第一导线层210及第二导线层220与第四导线层340及440重叠的导线长度大于第一导线层210及第二导线层220与第三导线层330及430重叠的导线长度，因此可得到的电感值及耦合系数较大。如此一来，可依照所需的电路设计，选择将第一导线层210及第二导线层220与第三导线层330及430或第四导线层340及440重叠。再者，相较于现有的芯片内建电感元件，会将各导电层由外向内依序排列围绕，并配合多对连接层以构成一电流路径，本发明将原本应该需配置于内部的第一导线层210及第二导线层改成向外配置(即相对于中心区域A，配置于第三导线层330及430外侧，而非第三导线层330及430内侧)，因此解决了原本分支结构的位置受限于位于最内圈导线层的侧边宽度的问题。换言之，由于第一导线层210及第二导线层220与第三导线层330及430或第四导线层340及440部分或完全重叠，因此增加了第三延伸部630的位置的调整范围R1。亦即，可增加第一电感值、第二电感值及耦合系数的调整范围，进而改善芯片内建电感元件的电路设计的弹性，以得到所需的电路特性。除此之外，通过本发明的电感元件设计，当此电感元件连接其他电路后，可增加其他电路的使用频宽。
以下配合图2说明本发明另一实施例的具有三匝电感元件的半导体装置，其中相同于图1A中的部件是使用相同的标号并省略其说明。在图2中，第一绕线部300及第二绕线部400分别进一步包括第五导线层350及450，其位于第四导线层340及440的外侧，且具有第一端351及451及第二端352及452。同样地，第五导线层350及450可具有相同的线宽，且该线宽相同于第一导线层210及第二导线层220的线宽，且第五导线层350及450的材质及外型可相同于第一导线层210及第二导线层220。
再者，在本实施例中，耦接部进一步包括一第三对连接层530，其包括设置于第二绝缘层250内的一上跨接层531及设置于第一绝缘层200内的一下跨接层532。第三对连接层530的上跨接层531将第一绕线部300的第四导线层340的第一端341连接至第二绕线部400的第五导线层450的第一端451，第三对连接层530的下跨接层532将第二绕线部400的第四导线层440的第一端441连接至第一绕线部300的第五导线层350的第一端351，其中下跨接层532的两端分别设置有至少一导电插塞(未绘示)，以分别电连接设置于第二绝缘层250内的第四导线层440及第五导线层350。因此，第三对连接层530交错连接第四导线层340及440的第一端341及441与第五导线层350及450的第一端351及451。
在本实施例中，第一导线层210及第二导线层220可与第三导线层330及430至少部分重叠，且沿着第三导线层330及430、第四导线层340及440或是第五导线层350及450延伸，使得第一导线层210及第二导线层220的第二端212及222互相耦接，并与第三导线层330及430、第四导线层340及440或是第五导线层350及450至少部分重叠。在上述多个实施例中，以第一导线层210及第二导线层220沿着第五导线层350及450延伸，增加耦合系数的效果较佳。
在本实施例中，第一延伸部610及第二延伸部620设置于如图1B或如图1C所示的第二绝缘层250内。在一实施例中，第一延伸部610及第二延伸部620对应连接至第五导线层350及450的第二端352及452并彼此平行。在其他实施例中，第一延伸部610及第二延伸部620彼此为不平行。在一实施例中，由上视图来看，第一延伸部610及第二延伸部620的延伸方向垂直于第三延伸部630的延伸方向。在其他实施例中，若第一延伸部610及第二延伸部620彼此未平行，则第三延伸部630的延伸方向是与第一延伸部610的延伸方向、第二延伸部620的延伸方向的二者之一垂直。当然，在又一实施例中，第三延伸部630的延伸方向不与第一延伸部610的延伸方向、第二延伸部620的延伸方向垂直。在本实施例中，第三延伸部630的位置靠近第一延伸部610及第二延伸部620，但非用以限定本发明。在其他实施例中，可依不同的需求，将第三延伸部630配置于调整范围R2中。再者，其他奇数匝的对称电感元件具有类似于图2中电感元件的结构。
在现有的芯片内建电感元件中，由于分支结构的位置受限于位于最内圈导线层的侧边宽度(例如，矩形导线层中的一侧边宽度)，因此现有的芯片内建电感元件的结构难以满足各种电路设计的需求。
相比较于现有的芯片内建电感元件，本发明实施例的第一导线层210及第二导线层220是设置于第一绝缘层200内，且沿着设置于第二绝缘层250内的第三导线层330及430、第四导线层340及440或是第五导线层350及450延伸，并与第三导线层330及430、第四导线层340及440或是第五导线层350及450至少部分重叠，因此通过重叠可增加耦合系数。再者，由于重叠的导线长度愈长，所得到的电感值及耦合系数愈大，因此可依照所需的电路设计，选择将第一导线层210及第二导线层220与第三导线层330及430、第四导线层340及440及第五导线层350及450的其中一者重叠。再者，本发明将原本应配置于第三导线层330及430内侧的第一导线层210及第二导线层220，改成配置于第三导线层330及430外侧。由于第一导线层210及第二导线层220与第三导线层330及430、第四导线层340及440或第五导线层350及450部分或完全重叠，因此增加了第三延伸部630的位置的调整范围R2。亦即，可增加第一电感值、第二电感值及耦合系数的调整范围，进而改善芯片内建电感元件的电路设计的弹性，以得到所需的电路特性。
以下配合图3说明本发明另一实施例的具有四匝电感元件的半导体装置，其中相同于图1A中的部件是使用相同的标号并省略其说明。在图3中，第一绕线部300及第二绕线部400分别进一步包括第六导线层360及460，其位于第五导线层350及450的外侧，且具有第一端361及461及第二端362及462。同样地，第六导线层360及460可具有相同的线宽，且该线宽相同于第一导线层210及第二导线层220的线宽，且第六导线层360及460的材质及外型可相同于第一导线层210及第二导线层220。
再者，在本实施例中，耦接部进一步包括一第四对连接层540，其包括设置于第二绝缘层250内的一上跨接层541及设置于第一绝缘层200内的一下跨接层542。第四对连接层540的上跨接层541将第一绕线部300的第五导线层350的第二端352连接至第二绕线部400的第六导线层460的第二端462，第四对连接层540的下跨接层542将第二绕线部400的第五导线层450的第二端452连接至第一绕线部300的第六导线层360的第二端362，其中下跨接层542的两端分别设置有至少一导电插塞(未绘示)，以分别电连接设置于第二绝缘层250内的第五导线层450及第六导线层360。因此，第四对连接层540交错连接第五导线层350及450的第二端352及452与第六导线层360及460的第二端362及462。
在本实施例中，第一导线层210及第二导线层220可与第三导线层330及430至少部分重叠，且沿着第三导线层330及430、第四导线层340及440、第五导线层350及450或是第六导线层360及460延伸，使得第一导线层210及第二导线层220的第二端212及222互相耦接，并与第三导线层330及430、第四导线层340及440、第五导线层350及450或是第六导线层360及460至少部分重叠。在上述多个实施例中，以第一导线层210及第二导线层220沿着第六导线层360及460，增加耦合系数的效果较佳。
在本实施例中，第一延伸部610及第二延伸部620设置于如图1B或如图1C所示的第二绝缘层250内。在一实施例中，第一延伸部610及第二延伸部620对应连接至第六导线层360及460的第一端361及461并彼此平行。在其他实施例中，第一延伸部610及第二延伸部620彼此为不平行。在一实施例中，由上视图来看，第一延伸部610及第二延伸部620的延伸方向垂直于第三延伸部630的延伸方向。在其他实施例中，若第一延伸部610及第二延伸部620彼此未平行，则第三延伸部630的延伸方向是与第一延伸部610的延伸方向、第二延伸部620的延伸方向的二者之一垂直。当然，在又一实施例中，第三延伸部630的延伸方向不与第一延伸部610的延伸方向、第二延伸部620的延伸方向垂直。在本实施例中，第三延伸部630的位置靠近第四对连接层540，但非用以限定本发明。在其他实施例中，可依不同的需求，将第三延伸部630配置于调整范围R3中。再者，其他偶数匝的对称电感元件具有类似于图3中电感元件的结构。
在现有的芯片内建电感元件中，由于分支结构的位置受限于位于最内圈导线层的侧边宽度(例如，矩形导线层中的一侧边宽度)，因此现有的芯片内建电感元件的结构难以满足各种电路设计的需求。
相比较于现有的芯片内建电感元件，本发明实施例的第一导线层210及第二导线层220是设置于第一绝缘层200，且沿着设置于第二绝缘层250内的第三导线层330及430、第四导线层340及440、第五导线层350及450或是第六导线层360及460延伸，并与第三导线层330及430、第四导线层340及440、第五导线层350及450或是第六导线层360及460至少部分重叠，因此通过重叠可增加耦合系数。再者，由于重叠的导线长度愈长，所得到的电感值及耦合系数愈大，因此可依照所需的电路设计，选择将第一导线层210及第二导线层220与第三导线层330及430、第四导线层340及440、第五导线层350及450及第六导线层360及460的其中一者重叠。再者，本发明将原本应配置于第三导线层330及430内侧的第一导线层210及第二导线层220，改成配置于第三导线层330及430外侧。由于第一导线层210及第二导线层220与第三导线层330及430、第四导线层340及440、第五导线层350及450或第六导线层360及460部分或完全重叠，因此增加了第三延伸部630的位置的调整范围R3。亦即，可增加第一电感值、第二电感值及耦合系数的调整范围，进而改善芯片内建电感元件的电路设计的弹性，以得到所需的电路特性。
另外，所属技术领域中具有通常知识者可轻易了解到本发明上述实施例可运用于其他四匝以上的对称电感元件中，且具有相同的优点。
以下配合图4A、图4B及图6说明本发明另一实施例的具有三匝电感元件的半导体装置，其中图4A是绘示出三匝电感元件的平面示意图，图4B是绘示出三匝电感元件沿着图4A中的剖线4B-4B’的剖面示意图，且图6是绘示本发明又另一实施例的具有三匝电感元件的半导体装置的平面示意图。
具有三匝电感元件的半导体装置包括一基底100，基底100具有一中心区域A(如图4A所示)，一第一绝缘层200及一第二绝缘层250依序设置于基底100上，如图4B所示。基底100包括一硅基底或其他现有的半导体基底。基底100中可包含各种不同的元件，例如，晶体管、电阻及其他习用的半导体元件。再者，基底100也可包含其他导电层(例如，铜、铝或其合金)以及其他绝缘层(例如，氧化硅层、氮化硅层或低介电材料层)。此处为了简化附图，仅绘示出一平整基底。再者，第一绝缘层200及第二绝缘层250可为单层介电材料层(例如，氧化硅层、氮化硅层或低介电材料层)或是多层介电结构。
一第一绕线部700及一第二绕线部800设置于第二绝缘层250内并围绕中心区域A，且分别位于虚线10的两侧。第一绕线部700包括由内向外排列的一第一导线层710、一第二导线层720以及一第三导线层730，第二绕线部800包括由内向外排列的一第一导线层810、一第二导线层820以及一第三导线层830。在本实施例中，第一导线层710与810基于虚线10对称配置。在本实施例中，第二导线层720与820基于虚线10对称配置。第一导线层710具有一第一端711以及一第二端712，第一导线层810具有一第一端811以及一第二端812。第二导线层720具有一第一端721以及一第二端722，第二导线层820具有一第一端821以及一第二端822。第三导线层730具有一第一端731以及一第二端732，第三导线层830具有一第一端831以及一第二端832。在本实施例中，第一绕线部700的第一导线层710的第一端711与第二绕线部800的第一导线层810的第一端811互相耦接。
第一绕线部700及第二绕线部800的第一导线层710及810、第二导线层720及820或第三导线层730及830可分别构成大体为圆形、矩形、六边形、八边形或多边形的外型。此处为了简化附图，是以矩形作为范例说明。再者，第一导线层710及810、第二导线层720及820及第三导线层730及830可具有相同材质(例如，铜、铝或其合金)。在本实施例中，第一导线层710及810、第二导线层720及820及第三导线层730及830可具有相同的线宽。
一耦接部设置于第一绕线部700及第二绕线部800之间的第一绝缘层200及第二绝缘层250内，且包括一第一对连接层910及一第二对连接层920。第一对连接层910包括设置于第二绝缘层250内的一上跨接层911及设置于第一绝缘层200内的一下跨接层912，且第二对连接层920包括设置于第二绝缘层250内的一上跨接层921及设置于第一绝缘层200内的一下跨接层922。
第一对连接层910的上跨接层911将第一绕线部700的第二导线层720的第二端722连接至第二绕线部800的第一导线层810的第二端812。再者，第一对连接层910的下跨接层912将第二绕线部800的第二导线层820的第二端822连接至第一绕线部700的第一导线层710的第二端712，其中下跨接层912的两侧分别设置有至少一导电插塞(例如，图4B所绘示的导电插塞715)，以电连接设置于第二绝缘层250内的第一导线层710及第二导线层820。因此，第一对连接层交错连接第一导线层810及710的第二端712及812以及第二导线层720及820的第二端722及822。值得注意的是，在本实施例的附图中，仅绘示一导电插塞715，但非用以限定本发明。在大多数的实施例中，下跨接层912连接第二端712的一侧设置有多个导电插塞715。
第二对连接层920的上跨接层921将第一绕线部700的第三导线层730的第一端731连接至第二绕线部800的第二导线层820的第一端821。再者，第二对连接层920的下跨接层922将第二绕线部800的第三导线层830的第一端831连接至第一绕线部700的第二导线层720的第一端721，其中下跨接层922的两侧分别设置有至少一导电插塞(未绘示)，以电连接设置于第二绝缘层250内的第二导线层720及第三导线层830。因此，第二对连接层920交错连接第二导线层720及820的第一端721及821与第三导线层730及830的第一端731及831。
具有电感元件的半导体装置还包括一第一延伸部610及一第二延伸部620，设置于第二绝缘层250内。在一实施例中，第一延伸部610及第二延伸部620对应连接至第三导线层730及830的第二端732及832并彼此平行。在其他实施例中，第一延伸部610及第二延伸部620彼此为不平行。第三导线层730及830的第二端732及832可设置于虚线10的同一侧，也可对称设置于虚线10的两侧，因此第一延伸部610及第二延伸部620可调整的位置为第三导线层730及830的侧边宽度。
再者，具有电感元件的半导体装置还包括一第三延伸部630，其设置于第一绝缘层200内，且通过至少一导电插塞815(绘示于图4B)连接至第二绕线部800的第一导线层810。在本实施例中，第三延伸部630类似于如先前技术所提的分支结构。值得注意的是，在本实施例的附图中，仅绘示一导电插塞815，但非用以限定本发明。在大多数的实施例中，第三延伸部630连接第二绕线部800的第一导线层810的一侧设置有多个导电插塞815。另外，由上视图来看，第一延伸部610及第二延伸部620的延伸方向垂直于第三延伸部630的延伸方向。在其他实施例中，若第一延伸部610及第二延伸部620彼此未平行，则第三延伸部630的延伸方向是与第一延伸部610的延伸方向、第二延伸部620的延伸方向的二者之一垂直。当然，在又一实施例中，第三延伸部630的延伸方向不与第一延伸部610的延伸方向、第二延伸部620的延伸方向垂直。在其他实施例中，第三延伸部630可通过导电插塞连接至第一绕线部700的第一导线层710。在一实施例中，第三延伸部630可连接至一静电放电防护装置635。在本实施例中，静电放电防护装置635是配置在靠近第一延伸部610及第二延伸部620的一侧，但非用以限定本发明。在其他实施例中，静电放电防护装置635可配置在远离第一延伸部610及第二延伸部620的一侧。使用者可依布线需求，调整静电放电防护装置635的位置。另外，在本实施例中，第三延伸部630的位置靠近第一延伸部610及第二延伸部620，但非用以限定本发明。在其他实施例中，可依不同的需求，将第三延伸部630配置于最内圈导线层(例如，第一导线层710或第一导线层810)的侧边宽度的范围中。
在本实施例中，具有电感元件的半导体装置还包括一多层内连线结构202，其包括介电层及位于介电层内的导电层，如图4B所示。多层内连线结构202位于第一绝缘层200与基底100之间，且与第一导线层710及810重叠，并通过至少两个导电插塞(未绘示)连接至第一导线层710及810，以维持电感元件的品质。
在一实施例中，第一导线层710及810与相邻的第二导线层720及820之间具有多个不同的间距，且其中至少一间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2，如图4A所示。详言之，以图4A的第一绕线部700及第二绕线部800大体构成四边形而言，仅有一侧的间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2。在另一实施例中，第一导线层710及810与相邻的第二导线层720及820之间具有多个相同的间距D1，间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2，如图6所示。详言之，以图6的第一绕线部700及第二绕线部800大体构成四边形而言，四侧的间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2。
再者，其他奇数匝的对称电感元件具有类似于图4A、图4B及图6中电感元件的结构。
以下配合图5及图7说明本发明另一实施例的具有四匝电感元件的半导体装置，其中相同于图4A、图4B及图6中的部件是使用相同的标号并省略其说明。在图5中，第一绕线部700进一步包括第四导线层740，位于第三导线层730的外侧，且具有一第一端741及一第二端742。第二绕线部800进一步包括第四导线层840，位于第三导线层830的外侧，且具有一第一端841及一第二端842。同样地，第一绕线部700及第二绕线部800的第四导线层740及840可具有相同的线宽，且该线宽相同于第一导线层710及810、第二导线层720及820以及第三导线层730及830的线宽，且第四导线层740及840的材质及外型可相同于第一导线层710及810、第二导线层720及820以及第三导线层730及830。
再者，在本实施例中，耦接部进一步包括一第三对连接层930，其包括设置于第二绝缘层250内的一上跨接层931及设置于第一绝缘层200内的一下跨接层932。第三对连接层930的上跨接层931将第一绕线部700的第四导线层740的第二端742连接至第二绕线部800的第三导线层830的第二端832。再者，第三对连接层930的下跨接层932将第一绕线部700的第三导线层730的第二端732连接至第二绕线部800的第四导线层840的第二端842，其中下跨接层932的两侧分别设置有至少一导电插塞(未绘示)，以电连接设置于第二绝缘层250内的第三导线层730及第四导线层840。因此，第三对连接层930交错连接第三导线层730及830的第二端732及832与第四导线层740及840的第二端742及842。
在本实施例中，第一延伸部610及第二延伸部620设置于如图4B所示的第二绝缘层250内。在一实施例中，第一延伸部610及第二延伸部620对应连接至第四导线层740及840的第一端741及841并彼此平行。在其他实施例中，第一延伸部610及第二延伸部620彼此为不平行。在一实施例中，由上视图来看，第一延伸部610及第二延伸部620的延伸方向垂直于第三延伸部630的延伸方向。在其他实施例中，若第一延伸部610及第二延伸部620彼此未平行，则第三延伸部630的延伸方向是与第一延伸部610的延伸方向、第二延伸部620的延伸方向的二者之一垂直。当然，在又一实施例中，第三延伸部630的延伸方向不与第一延伸部610的延伸方向、第二延伸部620的延伸方向垂直。在其他实施例中，可依不同的需求，将第三延伸部630配置于最内圈导线层(例如，第一导线层710或第一导线层810)的侧边宽度的范围中。再者，其他偶数匝的对称电感元件具有类似于图5及图7中电感元件的结构。
相比较于现有的芯片内建电感元件，本发明实施例的第一导线层710及810与相邻的第二导线层720及820之间具有多个相同或不同的间距，其中至少一间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2。详言之，以图5的第一绕线部700及第二绕线部800大体构成四边形而言，仅有一侧的间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2。以图7的第一绕线部700及第二绕线部800大体构成四边形而言，有四侧的间距D1大于第二导线层720及820与相邻的第三导线层730及830之间的间距D2。因此，通过增大间距可降低耦合系数，且可通过调整第一导线层710及810与相邻的第二导线层720及820之间的间距，改变第一电感或第二电感的导线长度，进而能够单方面调整第一电感值或第二电感值，因此能够增加电路设计的弹性并同时降低调整电路参数的难度，以易于得到所需的电路特性。
另外，所属技术领域中具有通常知识者可轻易了解到本发明上述实施例可运用于其他四匝以上的对称电感元件中，且具有相同的优点。
虽然已结合以上较佳实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可更动与组合上述各种实施例。
Claims (7)
1.一种半导体装置，包括：
第一绝缘层及第二绝缘层，依序设置于一基底上，其中该基底具有一中心区域；
第一绕线部及第二绕线部，设置于该第二绝缘层内并围绕该中心区域，且分别包括由内向外排列的第一导线层、第二导线层及第三导线层，且多个第一导线层、多个第二导线层及多个第三导线层分别具有第一端及第二端，其中该多个第一导线层的多个第一端互相耦接；以及
耦接部，设置于该第一绕线部及该第二绕线部之间的该第一绝缘层及该第二绝缘层内，且该耦接部包括：
第一对连接层，交错连接该多个第一导线层及该多个第二导线层的多个第二端；以及
第二对连接层，交错连接该多个第二导线层及该多个第三导线层的多个第一端；
其中该第一导线层与相邻的该多个第二导线层之间具有多个相同或不同的间距，且其中至少一间距大于该多个第二导线层与相邻的该多个第三导线层之间的间距。
2.如权利要求1所述的半导体装置，还包括第三延伸部，设置于该第一绝缘层内，连接至该第一导线层或该第二导线层。
3.如权利要求2所述的半导体装置，其中该第三延伸部连接至一静电放电防护装置。
4.如权利要求2所述的半导体装置，还包括第一延伸部及第二延伸部，设置于该第二绝缘层内，对应连接至该多个第三导线层的多个第二端且彼此平行，其中该第一延伸部及该第二延伸部的延伸方向垂直于该第三延伸部的延伸方向。
5.如权利要求1所述的半导体装置，其中该第一绕线部及该第二绕线部分别还包括第四导线层，位于该第三导线层的外侧且分别具有第一端及第二端，且其中该耦接部还包括第三对连接层，交错连接该多个第三导线层及多个第四导线层的多个第二端。
6.如权利要求5所述的半导体装置，还包括第一延伸部、第二延伸部及第三延伸部，该第一延伸部及该第二延伸部设置于该第二绝缘层内，对应连接至该多个第四导线层的多个第一端且彼此平行，该第三延伸部设置于该第一绝缘层内，连接至该第一导线层或该第二导线层，其中该第一延伸部及该第二延伸部的延伸方向垂直于该第三延伸部的延伸方向。
7.如权利要求1所述的半导体装置，其中该第一对连接层及该第二对连接层包括分别设置于该第一绝缘层及该第二绝缘层内的两个跨接层。
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