JPH10173133A - 半導体装置 - Google Patents
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- JPH10173133A JPH10173133A JP33225996A JP33225996A JPH10173133A JP H10173133 A JPH10173133 A JP H10173133A JP 33225996 A JP33225996 A JP 33225996A JP 33225996 A JP33225996 A JP 33225996A JP H10173133 A JPH10173133 A JP H10173133A
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- inductance
- protection circuit
- semiconductor device
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Abstract
(57)【要約】
【課題】静電気による破壊を確実に防止しながら、信号
伝送速度の低下を来さない静電気保護回路を備えた半導
体装置を提供する。 【解決手段】入出力パッド１１と内部回路との間に静電
気エネルギーを吸収する保護回路１２が介在される。入
出力パッド１１と保護回路１２との間にインダクタンス
素子１３が直列に介在され、インダクタンス素子１３と
の間で相互誘導作用を生起して、該インダクタンス素子
１３に流れる静電気エネルギーを吸収するインダクタン
ス回路Ｌが備えられる。
伝送速度の低下を来さない静電気保護回路を備えた半導
体装置を提供する。 【解決手段】入出力パッド１１と内部回路との間に静電
気エネルギーを吸収する保護回路１２が介在される。入
出力パッド１１と保護回路１２との間にインダクタンス
素子１３が直列に介在され、インダクタンス素子１３と
の間で相互誘導作用を生起して、該インダクタンス素子
１３に流れる静電気エネルギーを吸収するインダクタン
ス回路Ｌが備えられる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の静
電気による内部回路の破壊を防止するための保護回路に
関するものである。
電気による内部回路の破壊を防止するための保護回路に
関するものである。
【０００２】近年の半導体装置は、動作速度の高速化及
び内部回路を構成する素子の微細化がますます進んでい
る。このような半導体装置では、入出力端子に印加され
る静電気から内部回路を保護するために、入出力端子と
内部回路との間に保護回路が備えられている。このよう
な保護回路は、静電気エネルギーを吸収することにより
内部回路を保護するように動作するが、動作速度が高速
化された半導体装置では、保護回路の動作による入出力
信号の遅延を防止しながら、静電気による内部回路及び
保護回路の破壊を未然に防止する必要がある。
び内部回路を構成する素子の微細化がますます進んでい
る。このような半導体装置では、入出力端子に印加され
る静電気から内部回路を保護するために、入出力端子と
内部回路との間に保護回路が備えられている。このよう
な保護回路は、静電気エネルギーを吸収することにより
内部回路を保護するように動作するが、動作速度が高速
化された半導体装置では、保護回路の動作による入出力
信号の遅延を防止しながら、静電気による内部回路及び
保護回路の破壊を未然に防止する必要がある。
【０００３】
【従来の技術】静電気すなわちＥＳＤ（Electro Static
Discharge）サージにより半導体装置の内部回路が破壊
されるときは、短時間の間に単位面積当たりに流れる電
力が一定値を超えたときである。このような静電気によ
る内部回路の破壊を防止するための保護回路は、次に示
すようなものがある。
Discharge）サージにより半導体装置の内部回路が破壊
されるときは、短時間の間に単位面積当たりに流れる電
力が一定値を超えたときである。このような静電気によ
る内部回路の破壊を防止するための保護回路は、次に示
すようなものがある。
【０００４】図１２に示す保護回路１ａは、パッド２と
内部回路との間に抵抗３が介在されるとともに、パッド
１とグランドＧＮＤとの間にＮＰＮラテラルトランジス
タ４が設けられる。
内部回路との間に抵抗３が介在されるとともに、パッド
１とグランドＧＮＤとの間にＮＰＮラテラルトランジス
タ４が設けられる。
【０００５】このような保護回路１ａでは、抵抗３の作
用により、ＥＳＤサージのピーク電圧を減衰させ、かつ
パッド２が高電圧となったとき、ラテラルトランジスタ
４をオンさせて、ＥＳＤサージをグランドＧＮＤに流す
ことにより、内部回路が保護される。
用により、ＥＳＤサージのピーク電圧を減衰させ、かつ
パッド２が高電圧となったとき、ラテラルトランジスタ
４をオンさせて、ＥＳＤサージをグランドＧＮＤに流す
ことにより、内部回路が保護される。
【０００６】図１３に示す保護回路１ｂは、前記保護回
路１ａにさらに抵抗５を加えたものであり、直列に接続
された抵抗５，３により、ＥＳＤサージ電圧をさらに降
下させて、内部回路を保護するものである。
路１ａにさらに抵抗５を加えたものであり、直列に接続
された抵抗５，３により、ＥＳＤサージ電圧をさらに降
下させて、内部回路を保護するものである。
【０００７】図１４に示す保護回路１ｃは、パッド２と
内部回路との間に抵抗３を介在させ、パッド２に出力ト
ランジスタとして接続されるＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタに寄生するダイ
オードＤ１，Ｄ２を利用して、ＥＳＤサージを吸収する
ものである。
内部回路との間に抵抗３を介在させ、パッド２に出力ト
ランジスタとして接続されるＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタに寄生するダイ
オードＤ１，Ｄ２を利用して、ＥＳＤサージを吸収する
ものである。
【０００８】図１５に示す保護回路１ｄは、パッド２と
抵抗３との間において、グランドＧＮＤとの間に、その
アノードをグランドＧＮＤ側としてＰＮ接合ダイオード
Ｄ３を接続したものであり、ＥＳＤサージをダイオード
Ｄ３を介してグランドＧＮＤに流すことにより、内部回
路を保護するものである。
抵抗３との間において、グランドＧＮＤとの間に、その
アノードをグランドＧＮＤ側としてＰＮ接合ダイオード
Ｄ３を接続したものであり、ＥＳＤサージをダイオード
Ｄ３を介してグランドＧＮＤに流すことにより、内部回
路を保護するものである。
【０００９】上記のような保護回路１ａ〜１ｄでは、い
ずれも抵抗３によりＥＳＤサージのピーク電圧を減衰さ
せて、内部回路には短時間の間にＥＳＤエネルギーが集
中して印加されないようにしているが、内部回路はその
微細化によりＥＳＤサージに対する耐圧が低下している
ため、ＥＳＤサージにより内部回路が破壊される畏れが
ある。
ずれも抵抗３によりＥＳＤサージのピーク電圧を減衰さ
せて、内部回路には短時間の間にＥＳＤエネルギーが集
中して印加されないようにしているが、内部回路はその
微細化によりＥＳＤサージに対する耐圧が低下している
ため、ＥＳＤサージにより内部回路が破壊される畏れが
ある。
【００１０】また、ＥＳＤサージを吸収するためのラテ
ラルトランジスタあるいはダイオードは、パッド２と抵
抗３との間に設けられているので、ＥＳＤサージのピー
ク電圧が上昇すると、このラテラルトランジスタあるい
はダイオードが破壊されて、内部回路の保護機能が損な
われることがある。
ラルトランジスタあるいはダイオードは、パッド２と抵
抗３との間に設けられているので、ＥＳＤサージのピー
ク電圧が上昇すると、このラテラルトランジスタあるい
はダイオードが破壊されて、内部回路の保護機能が損な
われることがある。
【００１１】そこで、図１６に示すように、前記保護回
路１ａ〜１ｄとパッド２との間にインダクタンス素子６
を直列に介在させる構成とした保護回路が提案されてい
る。このような保護回路では、インダクタンス素子６の
自己誘導作用によりＥＳＤサージのピーク電圧を減衰さ
せて、保護回路１ａ〜１ｄの破壊を未然に防止するもの
である。
路１ａ〜１ｄとパッド２との間にインダクタンス素子６
を直列に介在させる構成とした保護回路が提案されてい
る。このような保護回路では、インダクタンス素子６の
自己誘導作用によりＥＳＤサージのピーク電圧を減衰さ
せて、保護回路１ａ〜１ｄの破壊を未然に防止するもの
である。
【００１２】前記インダクタンス素子６は、例えば図１
７に示すように、パッド２と保護回路１ａ〜１ｄとの間
の配線を、一定間隔で繰り返し屈曲したつづら折れ状に
長くレイアウトすることにより構成される。
７に示すように、パッド２と保護回路１ａ〜１ｄとの間
の配線を、一定間隔で繰り返し屈曲したつづら折れ状に
長くレイアウトすることにより構成される。
【００１３】
【発明が解決しようとする課題】ところが、上記のよう
なインダクタンス素子６を備えた保護回路では、パッド
２と保護回路１ａ〜１ｄとの間の配線長が長くなるた
め、配線抵抗及び配線容量が増大する。
なインダクタンス素子６を備えた保護回路では、パッド
２と保護回路１ａ〜１ｄとの間の配線長が長くなるた
め、配線抵抗及び配線容量が増大する。
【００１４】すると、パッド２から内部回路に伝送され
る入力信号あるいは内部回路からパッド２に出力される
出力信号の遅延時間が増大する。この結果、高速で動作
する内部回路と外部回路との信号の入出力動作が遅延す
るため、半導体装置の動作速度の高速化に支障を来すと
いう問題点がある。
る入力信号あるいは内部回路からパッド２に出力される
出力信号の遅延時間が増大する。この結果、高速で動作
する内部回路と外部回路との信号の入出力動作が遅延す
るため、半導体装置の動作速度の高速化に支障を来すと
いう問題点がある。
【００１５】この発明の目的は、静電気による破壊を確
実に防止しながら、信号伝送速度の低下を来さない静電
気保護回路を備えた半導体装置を提供することにある。
実に防止しながら、信号伝送速度の低下を来さない静電
気保護回路を備えた半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、入出力パッド１１と内部回路と
の間に静電気エネルギーを吸収する保護回路１２が介在
される。前記入出力パッド１１と保護回路１２との間に
インダクタンス素子１３が直列に介在され、前記インダ
クタンス素子１３との間で相互誘導作用を生起して、該
インダクタンス素子１３に流れる静電気エネルギーを吸
収するインダクタンス回路Ｌが備えられる。
明図である。すなわち、入出力パッド１１と内部回路と
の間に静電気エネルギーを吸収する保護回路１２が介在
される。前記入出力パッド１１と保護回路１２との間に
インダクタンス素子１３が直列に介在され、前記インダ
クタンス素子１３との間で相互誘導作用を生起して、該
インダクタンス素子１３に流れる静電気エネルギーを吸
収するインダクタンス回路Ｌが備えられる。
【００１７】請求項２では、前記インダクタンス回路
は、インダクタンス素子と抵抗素子との閉ループ回路で
構成される。請求項３では、前記インダクタンス回路を
複数設けられる。
は、インダクタンス素子と抵抗素子との閉ループ回路で
構成される。請求項３では、前記インダクタンス回路を
複数設けられる。
【００１８】請求項４では、前記インダクタンス素子
は、前記入出力パッドと保護回路との間の配線を屈曲し
て構成され、前記インダクタンス回路は、前記インダク
タンス素子とは異なる配線層に設けたループ配線及び抵
抗素子で構成される。
は、前記入出力パッドと保護回路との間の配線を屈曲し
て構成され、前記インダクタンス回路は、前記インダク
タンス素子とは異なる配線層に設けたループ配線及び抵
抗素子で構成される。
【００１９】請求項５では、前記複数のインダクタンス
回路は、複数種類のループ長で構成される。 （作用）請求項１では、インダクタンス素子１３とイン
ダクタンス回路Ｌとの相互誘導作用により、インダクタ
ンス素子１３から保護回路１２に流れる静電気エネルギ
ーが減衰する。
回路は、複数種類のループ長で構成される。 （作用）請求項１では、インダクタンス素子１３とイン
ダクタンス回路Ｌとの相互誘導作用により、インダクタ
ンス素子１３から保護回路１２に流れる静電気エネルギ
ーが減衰する。
【００２０】請求項２では、前記インダクタンス回路
は、インダクタンス素子と抵抗素子との閉ループ回路で
構成されて、静電気エネルギーを吸収する。請求項３で
は、複数のインダクタンス回路で所定の周波数の静電気
サージによる静電気エネルギーが吸収される。
は、インダクタンス素子と抵抗素子との閉ループ回路で
構成されて、静電気エネルギーを吸収する。請求項３で
は、複数のインダクタンス回路で所定の周波数の静電気
サージによる静電気エネルギーが吸収される。
【００２１】請求項４では、インダクタンス回路は、前
記インダクタンス素子とは異なる配線層に設けられて、
インダクタンス素子及びインダクタンス回路のレイアウ
ト面積が縮小される。
記インダクタンス素子とは異なる配線層に設けられて、
インダクタンス素子及びインダクタンス回路のレイアウ
ト面積が縮小される。
【００２２】請求項５では、前記複数のインダクタンス
回路は、複数種類のループ長で構成されて、エネルギー
を吸収し得る静電気サージの周波数が広帯域化される。
回路は、複数種類のループ長で構成されて、エネルギー
を吸収し得る静電気サージの周波数が広帯域化される。
【００２３】
（第一の実施の形態）図２及び図３は、この発明を具体
化した静電気保護回路の第一の実施の形態を示す。図２
は等価回路を示し、図３はレイアウトを示す。
化した静電気保護回路の第一の実施の形態を示す。図２
は等価回路を示し、図３はレイアウトを示す。
【００２４】図２に示すように、パッド１１と保護回路
１２との間には、インダクタンス素子１３ａ〜１３ｃが
直列に接続され、その保護回路１２は内部回路に接続さ
れる。前記保護回路１２は、前記従来例の保護回路と同
様な構成である。
１２との間には、インダクタンス素子１３ａ〜１３ｃが
直列に接続され、その保護回路１２は内部回路に接続さ
れる。前記保護回路１２は、前記従来例の保護回路と同
様な構成である。
【００２５】前記インダクタンス素子１３ａ〜１３ｃの
近傍には、各インダクタンス素子１３ａ〜１３ｃとの間
で相互誘導作用を生じるようにインダクタンス回路Ｌ１
〜Ｌ３がそれぞれレイアウトされる。
近傍には、各インダクタンス素子１３ａ〜１３ｃとの間
で相互誘導作用を生じるようにインダクタンス回路Ｌ１
〜Ｌ３がそれぞれレイアウトされる。
【００２６】前記インダクタンス回路Ｌ１〜Ｌ３は、そ
れぞれインダクタンス素子１４ａ〜１４ｃと、抵抗１５
ａ〜１５ｃとで、それぞれ閉ループ回路が構成される。
図３に示すように、前記インダクタンス素子１３ａ〜１
３ｃは、パッド１１と保護回路１２とを接続するアルミ
配線を前記従来例のインダクタンス素子より大きな間隔
で３回屈曲してレイアウトされ、その配線長は前記従来
例より短く形成される。
れぞれインダクタンス素子１４ａ〜１４ｃと、抵抗１５
ａ〜１５ｃとで、それぞれ閉ループ回路が構成される。
図３に示すように、前記インダクタンス素子１３ａ〜１
３ｃは、パッド１１と保護回路１２とを接続するアルミ
配線を前記従来例のインダクタンス素子より大きな間隔
で３回屈曲してレイアウトされ、その配線長は前記従来
例より短く形成される。
【００２７】前記インダクタンス素子１３ａ〜１３ｃを
構成する各屈曲部内には、前記インダクタンス素子１４
ａ〜１４ｃ及び抵抗１５ａ〜１５ｃがレイアウトされ
る。前記インダクタンス素子１４ａ〜１４ｃは、アルミ
配線を矩形にレイアウトして構成される。前記抵抗１５
ａ〜１５ｃは拡散抵抗で形成され、前記インダクタンス
素子１４ａ〜１４ｃの端部間にレイアウトされる。従っ
て、インダクタンス素子１４ａ〜１４ｃと抵抗１５ａ〜
１５ｃとで、閉ループが構成される。
構成する各屈曲部内には、前記インダクタンス素子１４
ａ〜１４ｃ及び抵抗１５ａ〜１５ｃがレイアウトされ
る。前記インダクタンス素子１４ａ〜１４ｃは、アルミ
配線を矩形にレイアウトして構成される。前記抵抗１５
ａ〜１５ｃは拡散抵抗で形成され、前記インダクタンス
素子１４ａ〜１４ｃの端部間にレイアウトされる。従っ
て、インダクタンス素子１４ａ〜１４ｃと抵抗１５ａ〜
１５ｃとで、閉ループが構成される。
【００２８】上記のように構成された保護回路では、次
に示す作用効果を得ることができる。 （イ）パッド１１と保護回路１２との間にインダクタン
ス素子１３ａ〜１３ｃが介在されているので、パッド１
１に印加されるＥＳＤサージのピーク電圧が減衰され
る。パッド１１と保護回路１２との間にインダクタンス
素子が介在されていない状態では、ＥＳＤサージにより
図１０に示すような細いパルス状のサージ電流ＩESD が
入力される。このサージ電流ＩESD は、例えば数ピコse
c のパルス幅でピーク電流は数アンペア、ピーク電圧は
数ｋＶに達する。
に示す作用効果を得ることができる。 （イ）パッド１１と保護回路１２との間にインダクタン
ス素子１３ａ〜１３ｃが介在されているので、パッド１
１に印加されるＥＳＤサージのピーク電圧が減衰され
る。パッド１１と保護回路１２との間にインダクタンス
素子が介在されていない状態では、ＥＳＤサージにより
図１０に示すような細いパルス状のサージ電流ＩESD が
入力される。このサージ電流ＩESD は、例えば数ピコse
c のパルス幅でピーク電流は数アンペア、ピーク電圧は
数ｋＶに達する。
【００２９】パッド１１と保護回路１２との間にインダ
クタンス素子１３ａ〜１３ｃを介在させることにより、
保護回路１２に印加されるサージ電流ＩESD1は、図１１
に示すように、そのピークを減衰させることができる。 （ロ）前記インダクタンス素子１３ａ〜１３ｃに対し、
インダクタンス素子１４ａ〜１４ｃ及び抵抗１５ａ〜１
５ｃから構成されるインダクタンス回路Ｌ１〜Ｌ３をそ
れぞれ近接して設けたことにより、インダクタンス素子
１３ａ〜１３ｃと各インダクタンス回路Ｌ１〜Ｌ３との
相互誘導作用に基づいて、保護回路１２に入力されるサ
ージ電流を減衰させることができる。
クタンス素子１３ａ〜１３ｃを介在させることにより、
保護回路１２に印加されるサージ電流ＩESD1は、図１１
に示すように、そのピークを減衰させることができる。 （ロ）前記インダクタンス素子１３ａ〜１３ｃに対し、
インダクタンス素子１４ａ〜１４ｃ及び抵抗１５ａ〜１
５ｃから構成されるインダクタンス回路Ｌ１〜Ｌ３をそ
れぞれ近接して設けたことにより、インダクタンス素子
１３ａ〜１３ｃと各インダクタンス回路Ｌ１〜Ｌ３との
相互誘導作用に基づいて、保護回路１２に入力されるサ
ージ電流を減衰させることができる。
【００３０】すなわち、前記閉ループが設けられていな
いとき、図８に示すようなサージ電流ＩESD3が保護回路
１２に入力されるが、閉ループを設けたことにより、図
９に示すようにＥＳＤエネルギーが閉ループに吸収され
て、電流のピーク値が減衰し、かつ発振周波数が低下し
たサージ電流ＩESD4が保護回路１２に入力される。従っ
て、保護回路１２に入力されるサージ電流を減衰させる
ことができる。 （ハ）前記インダクタンス素子１３ａ〜１３ｃを形成す
るためのアルミ配線長を前記従来例に比して短縮して、
配線抵抗及び配線容量を低減することができるので、パ
ッド１１と保護回路１２との間を伝送される信号の遅延
時間を短縮することができる。
いとき、図８に示すようなサージ電流ＩESD3が保護回路
１２に入力されるが、閉ループを設けたことにより、図
９に示すようにＥＳＤエネルギーが閉ループに吸収され
て、電流のピーク値が減衰し、かつ発振周波数が低下し
たサージ電流ＩESD4が保護回路１２に入力される。従っ
て、保護回路１２に入力されるサージ電流を減衰させる
ことができる。 （ハ）前記インダクタンス素子１３ａ〜１３ｃを形成す
るためのアルミ配線長を前記従来例に比して短縮して、
配線抵抗及び配線容量を低減することができるので、パ
ッド１１と保護回路１２との間を伝送される信号の遅延
時間を短縮することができる。
【００３１】なお、前記サージ電流ＩESD3，ＩESD4は、
図７に示す測定回路で近似的に測定される。すなわち、
あらかじめ充電された容量ＣがスイッチＳＷに接続さ
れ、そのスイッチＳＷはインダクタンスＬ及び抵抗Ｒを
介して、前記インダクタンス回路及び保護回路とからな
る被測定回路１６に接続される。前記インダクタンスＬ
は、０．１５μＦ、前記抵抗Ｒは１０Ωに設定される。
前記抵抗Ｒと被測定回路１６との間に電流波形を測定す
る測定装置のプローブ１７が設置される。
図７に示す測定回路で近似的に測定される。すなわち、
あらかじめ充電された容量ＣがスイッチＳＷに接続さ
れ、そのスイッチＳＷはインダクタンスＬ及び抵抗Ｒを
介して、前記インダクタンス回路及び保護回路とからな
る被測定回路１６に接続される。前記インダクタンスＬ
は、０．１５μＦ、前記抵抗Ｒは１０Ωに設定される。
前記抵抗Ｒと被測定回路１６との間に電流波形を測定す
る測定装置のプローブ１７が設置される。
【００３２】このような測定回路では、容量Ｃを充電し
た状態でスイッチＳＷをオンさせると、急峻に立ち上が
る放電電流が被測定回路１６に入力され、その放電電流
に基づく被測定回路１６の動作により図８及び図９に示
す電流波形が測定可能となる。 （第二の実施の形態）図４は、インダクタンス回路の第
二の実施の形態を示す。この実施の形態は、インダクタ
ンス素子１３ａ〜１３ｃに近接してレイアウトされるイ
ンダクタンス回路Ｌの閉ループのループ長を短くし、か
つインダクタンス回路Ｌの数を前記実施の形態よりさら
に増加させたものである。
た状態でスイッチＳＷをオンさせると、急峻に立ち上が
る放電電流が被測定回路１６に入力され、その放電電流
に基づく被測定回路１６の動作により図８及び図９に示
す電流波形が測定可能となる。 （第二の実施の形態）図４は、インダクタンス回路の第
二の実施の形態を示す。この実施の形態は、インダクタ
ンス素子１３ａ〜１３ｃに近接してレイアウトされるイ
ンダクタンス回路Ｌの閉ループのループ長を短くし、か
つインダクタンス回路Ｌの数を前記実施の形態よりさら
に増加させたものである。
【００３３】このような構成により、さらに周波数の高
いＥＳＤサージに対し、相互誘導作用によりＥＳＤエネ
ルギーを吸収して、保護回路１２に入力されるサージ電
流を減衰させることができる。 （第三の実施の形態）図５は、インダクタンス回路の第
三の実施の形態を示す。この実施の形態は、インダクタ
ンス素子１３ａ〜１３ｃとの間で相互誘導作用を生起さ
せるインダクタンス回路Ｌの閉ループを、インダクタン
ス素子１３ａ〜１３ｃとは異なる配線層で形成したもの
である。このような構成とすることにより、インダクタ
ンス素子１３ａ〜１３ｃ及びインダクタンス回路Ｌのレ
イアウトが容易となるとともに、インダクタンス素子１
３ａ〜１３ｃ及びインダクタンス回路Ｌのレイアウト面
積を縮小することが可能となる。 （第四の実施の形態）図６は、インダクタンス回路の第
三の実施の形態を示す。この実施の形態は、インダクタ
ンス素子１３ａ〜１３ｃとの間で相互誘導作用を生起さ
せる複数のインダクタンス回路Ｌの閉ループを複数種類
のループ長で形成したものである。
いＥＳＤサージに対し、相互誘導作用によりＥＳＤエネ
ルギーを吸収して、保護回路１２に入力されるサージ電
流を減衰させることができる。 （第三の実施の形態）図５は、インダクタンス回路の第
三の実施の形態を示す。この実施の形態は、インダクタ
ンス素子１３ａ〜１３ｃとの間で相互誘導作用を生起さ
せるインダクタンス回路Ｌの閉ループを、インダクタン
ス素子１３ａ〜１３ｃとは異なる配線層で形成したもの
である。このような構成とすることにより、インダクタ
ンス素子１３ａ〜１３ｃ及びインダクタンス回路Ｌのレ
イアウトが容易となるとともに、インダクタンス素子１
３ａ〜１３ｃ及びインダクタンス回路Ｌのレイアウト面
積を縮小することが可能となる。 （第四の実施の形態）図６は、インダクタンス回路の第
三の実施の形態を示す。この実施の形態は、インダクタ
ンス素子１３ａ〜１３ｃとの間で相互誘導作用を生起さ
せる複数のインダクタンス回路Ｌの閉ループを複数種類
のループ長で形成したものである。
【００３４】このような構成により、広い周波数範囲で
ＥＳＤサージのエネルギーを有効に吸収することができ
る。
ＥＳＤサージのエネルギーを有効に吸収することができ
る。
【００３５】
【発明の効果】以上詳述したように、この発明は静電気
による破壊を確実に防止しながら、信号伝送速度の低下
を来さない静電気保護回路を備えた半導体装置を提供す
ることができる。
による破壊を確実に防止しながら、信号伝送速度の低下
を来さない静電気保護回路を備えた半導体装置を提供す
ることができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す等価回路図である。
【図３】 第一の実施の形態を示すレイアウト図であ
る。
る。
【図４】 第二の実施の形態を示すレイアウト図であ
る。
る。
【図５】 第三の実施の形態を示すレイアウト図であ
る。
る。
【図６】 第四の実施の形態を示すレイアウト図であ
る。
る。
【図７】 インダクタンス回路の動作を測定する測定回
路を示す説明図である。
路を示す説明図である。
【図８】 従来のインダクタンス回路の動作を示す波形
図である。
図である。
【図９】 本発明のインダクタンス回路の動作を示す波
形図である。
形図である。
【図１０】ＥＳＤサージを示す波形図である。
【図１１】インダクタンス回路の自己誘導作用により減
衰したＥＳＤサージを示す波形図である。
衰したＥＳＤサージを示す波形図である。
【図１２】保護回路の従来例を示す回路図である。
【図１３】保護回路の従来例を示す回路図である。
【図１４】保護回路の従来例を示す回路図である。
【図１５】保護回路の従来例を示す回路図である。
【図１６】保護回路の従来例を示す回路図である。
【図１７】図１６の保護回路のレイアウト図である。
１１ 入出力パッド １２ 保護回路 １３ インダクタンス素子 Ｌ インダクタンス回路
Claims (5)
- 【請求項１】 入出力パッドと内部回路との間に静電気
エネルギーを吸収する保護回路を介在させた半導体装置
であって、 前記入出力パッドと保護回路との間に直列に介在するイ
ンダクタンス素子と、 前記インダクタンス素子との間で相互誘導作用を生起し
て、該インダクタンス素子に流れる静電気エネルギーを
吸収するインダクタンス回路とを備えたことを特徴とす
る半導体装置。 - 【請求項２】 前記インダクタンス回路は、インダクタ
ンス素子と抵抗素子との閉ループ回路で構成したことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記インダクタンス回路を複数設けたこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記インダクタンス素子は、前記入出力
パッドと保護回路との間の配線を屈曲させて構成し、前
記インダクタンス回路は、前記インダクタンス素子とは
異なる配線層に設けたループ配線及び抵抗素子で構成し
たことを特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記複数のインダクタンス回路は、その
ループ長を複数種類としたことを特徴とする請求項３記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33225996A JPH10173133A (ja) | 1996-12-12 | 1996-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33225996A JPH10173133A (ja) | 1996-12-12 | 1996-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173133A true JPH10173133A (ja) | 1998-06-26 |
Family
ID=18252955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33225996A Withdrawn JPH10173133A (ja) | 1996-12-12 | 1996-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173133A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103724A (ja) * | 2005-10-05 | 2007-04-19 | Toshiba Corp | Ｅｍｉフィルタ |
| JP2011023538A (ja) * | 2009-07-15 | 2011-02-03 | Nec Corp | 半導体装置 |
| JP2011192957A (ja) * | 2010-02-19 | 2011-09-29 | Oki Semiconductor Co Ltd | 保護回路及び半導体装置 |
| US8395234B2 (en) | 2009-08-25 | 2013-03-12 | Renesas Electronics Corporation | Semiconductor device |
| JP2014154870A (ja) * | 2013-02-14 | 2014-08-25 | Rohm Co Ltd | Ｌｓｉのｅｓｄ保護回路および半導体装置 |
-
1996
- 1996-12-12 JP JP33225996A patent/JPH10173133A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103724A (ja) * | 2005-10-05 | 2007-04-19 | Toshiba Corp | Ｅｍｉフィルタ |
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| US8786048B2 (en) | 2009-08-25 | 2014-07-22 | Renesas Electronics Corporation | Semiconductor device |
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|---|---|---|---|
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