JPH10214936A - 過剰電圧保護を改良した集積回路 - Google Patents
過剰電圧保護を改良した集積回路Info
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- JPH10214936A JPH10214936A JP9356590A JP35659097A JPH10214936A JP H10214936 A JPH10214936 A JP H10214936A JP 9356590 A JP9356590 A JP 9356590A JP 35659097 A JP35659097 A JP 35659097A JP H10214936 A JPH10214936 A JP H10214936A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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Abstract
(57)【要約】
【課題】 改良した過電圧保護回路を有する集積回路装
置を提供する。 【解決手段】 集積回路チップの各端部に沿って特別レ
ールが設けられており、その端部にバイアス回路が接続
されている。バイアス回路は通常動作期間中に特別レー
ルをＶDD電圧レベルへ充電させ、且つ過電圧イベントが
発生すると特別レールをＶSSレールへクランプさせる。
チップの各端部に沿って入力ボンディングパッドが設け
られており且つダイオードを介して特別レールへ接続さ
れており、従って入力ボンディングパッドへ印加される
５Ｖ信号は３．３Ｖ供給電圧から動作される場合に装置
に損傷を発生することはない。各入力ボンディングパッ
ドとレシーバ回路との間に延長した長さを有する信号線
が設けられており、該信号線は高周波数インダクタを形
成し、クランプ動作が有効となる前の過電圧イベントの
開始時においてレシーバ回路を保護している。
置を提供する。 【解決手段】 集積回路チップの各端部に沿って特別レ
ールが設けられており、その端部にバイアス回路が接続
されている。バイアス回路は通常動作期間中に特別レー
ルをＶDD電圧レベルへ充電させ、且つ過電圧イベントが
発生すると特別レールをＶSSレールへクランプさせる。
チップの各端部に沿って入力ボンディングパッドが設け
られており且つダイオードを介して特別レールへ接続さ
れており、従って入力ボンディングパッドへ印加される
５Ｖ信号は３．３Ｖ供給電圧から動作される場合に装置
に損傷を発生することはない。各入力ボンディングパッ
ドとレシーバ回路との間に延長した長さを有する信号線
が設けられており、該信号線は高周波数インダクタを形
成し、クランプ動作が有効となる前の過電圧イベントの
開始時においてレシーバ回路を保護している。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路に
関するものであって、更に詳細には、集積回路装置の入
力端へ印加される過電圧から集積回路装置を保護するた
めの回路に関するものである。
関するものであって、更に詳細には、集積回路装置の入
力端へ印加される過電圧から集積回路装置を保護するた
めの回路に関するものである。
【０００２】
【従来の技術】集積回路（ＩＣ）技術は世代毎に進化し
ており、回路要素の寸法は益々減少し且つ回路が形成さ
れる親指の爪ほどの寸法の半導体チップ内における回路
密度は益々増加している。例えばゲート酸化物層などの
絶縁層の厚さは同様に寸法がかなり減少されており、現
在の技術水準の処理技術では１００Å以下の厚さのゲー
ト酸化膜を使用している。この様な極めて薄い酸化物絶
縁層の絶縁破壊は、これら最近の世代の装置を過電圧に
対してより敏感なものとさせており、より洗練された過
電圧保護技術を必要としている。
ており、回路要素の寸法は益々減少し且つ回路が形成さ
れる親指の爪ほどの寸法の半導体チップ内における回路
密度は益々増加している。例えばゲート酸化物層などの
絶縁層の厚さは同様に寸法がかなり減少されており、現
在の技術水準の処理技術では１００Å以下の厚さのゲー
ト酸化膜を使用している。この様な極めて薄い酸化物絶
縁層の絶縁破壊は、これら最近の世代の装置を過電圧に
対してより敏感なものとさせており、より洗練された過
電圧保護技術を必要としている。
【０００３】ＩＣ装置が露呈される過電圧の共通の原因
は静電放電（ＥＳＤ）であり、それは単に人が接触する
だけで発生する場合がある。この様なＥＳＤイベント
は、装置内の薄い酸化物絶縁層の一つ又はそれ以上を介
して短絡させることによってＩＣ装置を破壊する場合が
ある。この様なＥＳＤイベントは、ｋＶ範囲内の電圧ス
パイクを発生する場合がある。スタンダードな業界慣行
によれば、ＩＣ装置は損傷なしで２ｋＶのＥＳＤイベン
トに耐えるものであることが予定されている。
は静電放電（ＥＳＤ）であり、それは単に人が接触する
だけで発生する場合がある。この様なＥＳＤイベント
は、装置内の薄い酸化物絶縁層の一つ又はそれ以上を介
して短絡させることによってＩＣ装置を破壊する場合が
ある。この様なＥＳＤイベントは、ｋＶ範囲内の電圧ス
パイクを発生する場合がある。スタンダードな業界慣行
によれば、ＩＣ装置は損傷なしで２ｋＶのＥＳＤイベン
トに耐えるものであることが予定されている。
【０００４】過電圧保護回路を設計する上での複雑な要
因は、ＩＣ装置への入力として通信させることの可能な
通常のシステム電圧は、しばしば、ＩＣ装置の通常動作
に対して特定されている電圧供給レベルよりもしばしば
高いものであることがあるということである。例えば、
最も最近の世代のＩＣ装置は、相補的金属・酸化物・半
導体（ＣＭＯＳ）技術を使用して製造されるものである
が、３．３Ｖ電圧供給を使用して動作すべく設計されて
おり、一方より前の世代のＩＣ装置は５．０Ｖの電圧供
給を使用して動作すべく設計されていた。多くの既存の
システムはスタンダードの５．０Ｖ周りに設計されてお
り、従って３．３Ｖ電圧供給上で動作する最も最近のＩ
Ｃ装置を使用する新しい電子装置部品は５．０Ｖ信号を
受取るべく適合されねばならない。このことは、ＥＳＤ
保護回路の設計を複雑なものとさせる。なぜならば５．
０Ｖ電圧供給で動作する装置に対するこの様な回路は、
５．０Ｖを超える入力信号が異常であり且つ過電圧イベ
ントの開始を表わすものとして仮定されて設計されてい
たからである。しかしながら、３．３Ｖの電圧供給で動
作し且つ５．０Ｖの入力信号を許容すべく意図されてい
る装置の場合には、この様な入力信号は潜在的なＥＳＤ
イベントであるとして誤って解釈し、従ってこの様な回
路が供給電圧よりも少なくとも約１．７Ｖ高い通常の入
力信号を受付けるように再設計されない限り、過電圧保
護回路をトリガすることとなる。今までのところ、この
問題に対する包括的な解決は未だに見出されていない。
因は、ＩＣ装置への入力として通信させることの可能な
通常のシステム電圧は、しばしば、ＩＣ装置の通常動作
に対して特定されている電圧供給レベルよりもしばしば
高いものであることがあるということである。例えば、
最も最近の世代のＩＣ装置は、相補的金属・酸化物・半
導体（ＣＭＯＳ）技術を使用して製造されるものである
が、３．３Ｖ電圧供給を使用して動作すべく設計されて
おり、一方より前の世代のＩＣ装置は５．０Ｖの電圧供
給を使用して動作すべく設計されていた。多くの既存の
システムはスタンダードの５．０Ｖ周りに設計されてお
り、従って３．３Ｖ電圧供給上で動作する最も最近のＩ
Ｃ装置を使用する新しい電子装置部品は５．０Ｖ信号を
受取るべく適合されねばならない。このことは、ＥＳＤ
保護回路の設計を複雑なものとさせる。なぜならば５．
０Ｖ電圧供給で動作する装置に対するこの様な回路は、
５．０Ｖを超える入力信号が異常であり且つ過電圧イベ
ントの開始を表わすものとして仮定されて設計されてい
たからである。しかしながら、３．３Ｖの電圧供給で動
作し且つ５．０Ｖの入力信号を許容すべく意図されてい
る装置の場合には、この様な入力信号は潜在的なＥＳＤ
イベントであるとして誤って解釈し、従ってこの様な回
路が供給電圧よりも少なくとも約１．７Ｖ高い通常の入
力信号を受付けるように再設計されない限り、過電圧保
護回路をトリガすることとなる。今までのところ、この
問題に対する包括的な解決は未だに見出されていない。
【０００５】従って、３．３ＶＩＣ装置が５．０Ｖ入力
信号を受取ることによって経験する問題に対するより効
果的な解決を提供することが望まれている。ＩＣ装置を
ＥＳＤイベントから保護すると共に、３．３ＶＩＣ装置
を５．０Ｖシステムと互換性のあるものとさせる過電圧
保護回路を提供することが望ましい。以下に説明する本
発明過電圧保護回路における改良を完全に理解するため
に、関連する従来技術の以下の説明が図１−４を参照し
て提供されている。
信号を受取ることによって経験する問題に対するより効
果的な解決を提供することが望まれている。ＩＣ装置を
ＥＳＤイベントから保護すると共に、３．３ＶＩＣ装置
を５．０Ｖシステムと互換性のあるものとさせる過電圧
保護回路を提供することが望ましい。以下に説明する本
発明過電圧保護回路における改良を完全に理解するため
に、関連する従来技術の以下の説明が図１−４を参照し
て提供されている。
【０００６】図１を参照すると、従来の集積回路装置に
おいて使用されている過電圧保護回路の一部が示されて
おり且つ大略参照番号１０によって示されている。過電
圧保護回路１０は、高電圧パワーバス即ちレール１２と
低電圧パワーバス即ちレール１４との間に接続されてい
る。高電圧レール１２は外部供給源から通常ＶDDとして
示される高電圧供給を受取るボンディングパッド（不図
示）へ接続している。低電圧レール１４は外部供給源か
ら、通常ＶSSとして示される低電圧供給、即ち接地を受
取るボンディングパッド（不図示）へ接続している。
おいて使用されている過電圧保護回路の一部が示されて
おり且つ大略参照番号１０によって示されている。過電
圧保護回路１０は、高電圧パワーバス即ちレール１２と
低電圧パワーバス即ちレール１４との間に接続されてい
る。高電圧レール１２は外部供給源から通常ＶDDとして
示される高電圧供給を受取るボンディングパッド（不図
示）へ接続している。低電圧レール１４は外部供給源か
ら、通常ＶSSとして示される低電圧供給、即ち接地を受
取るボンディングパッド（不図示）へ接続している。
【０００７】過電圧保護回路１０が一部である集積回路
装置は、複数個の入力ボンディングパッドＰを包含して
おり、そのうちの二つのみが図面中に示されている。こ
の様な各入力ボンディングパッドＰは、図示した如く、
ダイオードＤ1とＤ2との間に接続されており、Ｄ1はボ
ンディングパッドを低電圧レール１４へ接続しており、
且つＤ2はボンディングパッドを高電圧レール１２へ接
続している。入力ボンディングパッドＰ上に表われる過
電圧は、正又は負の何れかの電圧である。ダイオードＤ
1及びＤ2はＩＣ駆動に対する過電圧保護の一つの形態を
与え、過電圧が正である場合にダイオードＤ2 がターン
オンして入力ボンディングパッドをＶDDレール１２へ結
合させ、且つ過電圧が負である場合に、ダイオードＤ1
がターンオンして入力ボンディングパッドをＶSSレール
１４へ結合させる。実際上、各ダイオードＤ1及びダイ
オードＤ2は、実際には、一組の比較的大きなダイオー
ド（例えば、並列に接続されている組当たり４個）、入
力ボンディングパッドＰからＶDD及びＶSSレールへ低イ
ンピーダンスＥＳＤ導通経路を与える。
装置は、複数個の入力ボンディングパッドＰを包含して
おり、そのうちの二つのみが図面中に示されている。こ
の様な各入力ボンディングパッドＰは、図示した如く、
ダイオードＤ1とＤ2との間に接続されており、Ｄ1はボ
ンディングパッドを低電圧レール１４へ接続しており、
且つＤ2はボンディングパッドを高電圧レール１２へ接
続している。入力ボンディングパッドＰ上に表われる過
電圧は、正又は負の何れかの電圧である。ダイオードＤ
1及びＤ2はＩＣ駆動に対する過電圧保護の一つの形態を
与え、過電圧が正である場合にダイオードＤ2 がターン
オンして入力ボンディングパッドをＶDDレール１２へ結
合させ、且つ過電圧が負である場合に、ダイオードＤ1
がターンオンして入力ボンディングパッドをＶSSレール
１４へ結合させる。実際上、各ダイオードＤ1及びダイ
オードＤ2は、実際には、一組の比較的大きなダイオー
ド（例えば、並列に接続されている組当たり４個）、入
力ボンディングパッドＰからＶDD及びＶSSレールへ低イ
ンピーダンスＥＳＤ導通経路を与える。
【０００８】各入力ボンディングパッドＰ上の信号は、
図示したように、入力ボンディングパッドＰと対応する
ダイオードＤ2のアノードとの間に設けられているノー
ド１８を介して、対応するレシーバ回路１６（「Ｒｅ」
の符号が付けてある）へ通信される。各入力ボンディン
グパッドＰに対応するＥＳＤクランプ２０は、ノード１
８と低電圧レール１４との間に接続されている。出力回
路（不図示）と共に、レシーバ回路１６は、外部供給源
から来る過電圧からの保護を必要とする装置の感応性入
力／出力回路を有している。
図示したように、入力ボンディングパッドＰと対応する
ダイオードＤ2のアノードとの間に設けられているノー
ド１８を介して、対応するレシーバ回路１６（「Ｒｅ」
の符号が付けてある）へ通信される。各入力ボンディン
グパッドＰに対応するＥＳＤクランプ２０は、ノード１
８と低電圧レール１４との間に接続されている。出力回
路（不図示）と共に、レシーバ回路１６は、外部供給源
から来る過電圧からの保護を必要とする装置の感応性入
力／出力回路を有している。
【０００９】各入力ボンディングパッドＰをクランプす
るために使用されるＥＳＤクランプ２０は、通常、非導
通状態であるが、入力ボンディングパッド上に表われる
ＥＳＤイベントに応答して導通状態となるべくトリガさ
れる。数千ボルトの短期間の電圧過渡的状態が最終的使
用対象である機器内に据付ける前にＩＣ装置を取扱う人
間又はマシンから発生する場合がある。高電圧過渡的状
態は、ＩＣ装置を最終使用目的の機器内に据付けた後に
その他の発生源から発生する場合がある。入力ボンディ
ングパッドＰがＥＳＤイベントを経験すると、そのＥＳ
Ｄクランプ２０がトリガされ且つ迅速に導通状態となっ
て、ＩＣ装置の回路要素によって経験する電圧差を、該
装置の敏感な構造に損傷を与えることがないような比較
的低いレベルへ制限する。このＥＳＤ保護構成は、各入
力ボンディングパッドＰに対してＥＳＤクランプ２０を
必要とし、従ってそれを実現するためにかなりのチップ
空間を必要とする。
るために使用されるＥＳＤクランプ２０は、通常、非導
通状態であるが、入力ボンディングパッド上に表われる
ＥＳＤイベントに応答して導通状態となるべくトリガさ
れる。数千ボルトの短期間の電圧過渡的状態が最終的使
用対象である機器内に据付ける前にＩＣ装置を取扱う人
間又はマシンから発生する場合がある。高電圧過渡的状
態は、ＩＣ装置を最終使用目的の機器内に据付けた後に
その他の発生源から発生する場合がある。入力ボンディ
ングパッドＰがＥＳＤイベントを経験すると、そのＥＳ
Ｄクランプ２０がトリガされ且つ迅速に導通状態となっ
て、ＩＣ装置の回路要素によって経験する電圧差を、該
装置の敏感な構造に損傷を与えることがないような比較
的低いレベルへ制限する。このＥＳＤ保護構成は、各入
力ボンディングパッドＰに対してＥＳＤクランプ２０を
必要とし、従ってそれを実現するためにかなりのチップ
空間を必要とする。
【００１０】当該技術分野において公知の適切なＥＳＤ
クランプの一つの実現例を図２に示してある。図２のＥ
ＳＤクランプ２０は、ノード１８とＶSSレール１４との
間に接続しているＮチャンネルＭＯＳトランジスタＴC
を有している。トランジスタＴCをトリガする回路は、
ツェナーダイオードＺ、抵抗Ｒ1及びＲ2、ダイオードＤ
を包含しており、それらはノード１８とＶSSレール１４
との間に直列して接続されている。ノード２２は、抵抗
Ｒ1及びＲ2の間においてトランジスタＴCのゲートへ接
続している。ツェナーダイオードＺは、そのカソードを
ノード１８へ接続しており且つそのアノードを抵抗Ｒ1
へ接続している。ダイオードＤは、そのアノードを抵抗
Ｒ2へ接続しており且つそのカソードをＶSSレール１４
へ接続している。トランジスタＴCは、点線で示したト
ランジスタＱCによって示される寄生バイポーラ動作モ
ードを有している。トランジスタＴCは短いチャンネル
長さを有する非常に幅広に構成されており、従ってそれ
は、ＥＳＤイベントの比較的高い電流特性を効率的にシ
ャントさせることが可能である。
クランプの一つの実現例を図２に示してある。図２のＥ
ＳＤクランプ２０は、ノード１８とＶSSレール１４との
間に接続しているＮチャンネルＭＯＳトランジスタＴC
を有している。トランジスタＴCをトリガする回路は、
ツェナーダイオードＺ、抵抗Ｒ1及びＲ2、ダイオードＤ
を包含しており、それらはノード１８とＶSSレール１４
との間に直列して接続されている。ノード２２は、抵抗
Ｒ1及びＲ2の間においてトランジスタＴCのゲートへ接
続している。ツェナーダイオードＺは、そのカソードを
ノード１８へ接続しており且つそのアノードを抵抗Ｒ1
へ接続している。ダイオードＤは、そのアノードを抵抗
Ｒ2へ接続しており且つそのカソードをＶSSレール１４
へ接続している。トランジスタＴCは、点線で示したト
ランジスタＱCによって示される寄生バイポーラ動作モ
ードを有している。トランジスタＴCは短いチャンネル
長さを有する非常に幅広に構成されており、従ってそれ
は、ＥＳＤイベントの比較的高い電流特性を効率的にシ
ャントさせることが可能である。
【００１１】要素Ｚ，Ｒ1，Ｒ2，Ｄの値は、ＥＳＤイベ
ントが発生する場合に、トランジスタＴCのゲートは約
３Ｖの電圧を受け、且つノード１８上の電圧が約７．０
乃至７．５Ｖのトリガ電圧を超えて上昇するように選択
されている。トランジスタＴCがこの様なＥＳＤイベン
トによってターンオンされると、トランジスタＱCを介
してのバイポーラ導通が発生し且つノード１８上の電圧
がトリガ電圧レベル以下に降下するまで、継続する。こ
の特定のＥＳＤクランプ２０の動作についてのより完全
な説明は、１９９６年９月１０日付で出願されている米
国特許出願第０８／７１２，０５８号「ＭＯＳ集積回路
用の過電圧保護装置（Ｏｖｅｒｖｏｌｔａｇｅ Ｐｒｏ
ｔｅｃｔｉｏｎ Ｄｅｖｉｃｅ ｆｏｒ ＭＯＳ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」という名称の
米国特許出願に記載されている。ＣＭＯＳ集積回路出力
回路の一部として使用することが意図された別のＥＳＤ
クランプ又はシャントは、米国特許第５，１７３，７５
５号に記載されている。パワーレール間のシャンティン
グ用の保護回路は米国特許第５，２３７，３９５号に記
載されている。
ントが発生する場合に、トランジスタＴCのゲートは約
３Ｖの電圧を受け、且つノード１８上の電圧が約７．０
乃至７．５Ｖのトリガ電圧を超えて上昇するように選択
されている。トランジスタＴCがこの様なＥＳＤイベン
トによってターンオンされると、トランジスタＱCを介
してのバイポーラ導通が発生し且つノード１８上の電圧
がトリガ電圧レベル以下に降下するまで、継続する。こ
の特定のＥＳＤクランプ２０の動作についてのより完全
な説明は、１９９６年９月１０日付で出願されている米
国特許出願第０８／７１２，０５８号「ＭＯＳ集積回路
用の過電圧保護装置（Ｏｖｅｒｖｏｌｔａｇｅ Ｐｒｏ
ｔｅｃｔｉｏｎ Ｄｅｖｉｃｅ ｆｏｒ ＭＯＳ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」という名称の
米国特許出願に記載されている。ＣＭＯＳ集積回路出力
回路の一部として使用することが意図された別のＥＳＤ
クランプ又はシャントは、米国特許第５，１７３，７５
５号に記載されている。パワーレール間のシャンティン
グ用の保護回路は米国特許第５，２３７，３９５号に記
載されている。
【００１２】トランジスタＴCは、図３に示してあり且
つ概略参照番号３０で示した構成によって実現すること
が可能である。当該技術分野において、軽度にドープし
た及び高度にドープした両方の部分を有するソース領域
とドレイン領域とを有するＭＯＳトランジスタを製造す
ることが標準的な慣行となっている。この様なトランジ
スタは軽度にドープしたドレイン（「ＬＤＤ」）トラン
ジスタとして知られている。製造プロセスのわずかな修
正によって、図３のトランジスタ３０は、ＥＳＤクラン
ピング回路において使用された場合に有益的である特性
を有するようにすることが可能である。
つ概略参照番号３０で示した構成によって実現すること
が可能である。当該技術分野において、軽度にドープし
た及び高度にドープした両方の部分を有するソース領域
とドレイン領域とを有するＭＯＳトランジスタを製造す
ることが標準的な慣行となっている。この様なトランジ
スタは軽度にドープしたドレイン（「ＬＤＤ」）トラン
ジスタとして知られている。製造プロセスのわずかな修
正によって、図３のトランジスタ３０は、ＥＳＤクラン
ピング回路において使用された場合に有益的である特性
を有するようにすることが可能である。
【００１３】図３において、トランジスタ３０は、その
上に構成したゲート構成体を具備する多結晶シリコン基
板（一部破断して示してある）内に形成したドープ領域
を有するものとして断面で示してある。特に、Ｎ＋ドー
プソース及びドレイン領域３２及び３４がＰウエル３６
内に形成されており、その全体的な構造は基板のＮ型主
本体部分３８の上側に形成されている。多結晶シリコン
（ポリシリコン）ゲート４０がゲート酸化物層４２の上
側に形成されており、ゲート酸化物層４２はソース及び
ドレイン領域３２及び３４の間に基板の上表面上に成長
形成されている。スペーサ酸化物層４４及び４６は処理
過程中において使用され、イオン注入ステップによって
形成されるソース及びドレイン領域３２及び３４の端部
を画定する。通常、従来のプロセスにおいては、軽度の
ドーズのＮ型ドーパント（例えば、燐）を、スペーサ酸
化物層４４及び４６を形成する前に注入させる。この様
な従来の軽度のドーズの注入は、点線領域４８によって
示した位置に軽度にドープしたドレイン領域を形成す
る。この様なＬＤＤ領域４８は、通常、ゲート４０の下
側を延在し且つそれらの間にチャンネル領域を画定す
る。
上に構成したゲート構成体を具備する多結晶シリコン基
板（一部破断して示してある）内に形成したドープ領域
を有するものとして断面で示してある。特に、Ｎ＋ドー
プソース及びドレイン領域３２及び３４がＰウエル３６
内に形成されており、その全体的な構造は基板のＮ型主
本体部分３８の上側に形成されている。多結晶シリコン
（ポリシリコン）ゲート４０がゲート酸化物層４２の上
側に形成されており、ゲート酸化物層４２はソース及び
ドレイン領域３２及び３４の間に基板の上表面上に成長
形成されている。スペーサ酸化物層４４及び４６は処理
過程中において使用され、イオン注入ステップによって
形成されるソース及びドレイン領域３２及び３４の端部
を画定する。通常、従来のプロセスにおいては、軽度の
ドーズのＮ型ドーパント（例えば、燐）を、スペーサ酸
化物層４４及び４６を形成する前に注入させる。この様
な従来の軽度のドーズの注入は、点線領域４８によって
示した位置に軽度にドープしたドレイン領域を形成す
る。この様なＬＤＤ領域４８は、通常、ゲート４０の下
側を延在し且つそれらの間にチャンネル領域を画定す
る。
【００１４】修正したトランジスタ３０を形成すること
が所望される場合には、トランジスタ３０の箇所を被覆
するマスクを設けることによってトランジスタ３０の箇
所において軽度のドーズのイオン注入がシリコン表面に
到達することを防止することが可能であり、それにより
図３に示した構成を形成することが可能である。従来の
ＬＤＤ領域４８を欠如しているので、トランジスタ３０
は約１．２乃至２．０Ｖの範囲内における通常のものよ
りもより高いターンオンスレッシュホールド電圧を有し
ている。通常のターンオンスレッシュホールド電圧は約
０．６Ｖである。修正したトランジスタ３０のこのより
高いターンオンスレッシュホールド電圧は、ゲート４０
の端部と、Ｎ＋ソース及びドレイン領域３２及び３４の
対面する端部との間の小さなギャップに起因するもので
ある。
が所望される場合には、トランジスタ３０の箇所を被覆
するマスクを設けることによってトランジスタ３０の箇
所において軽度のドーズのイオン注入がシリコン表面に
到達することを防止することが可能であり、それにより
図３に示した構成を形成することが可能である。従来の
ＬＤＤ領域４８を欠如しているので、トランジスタ３０
は約１．２乃至２．０Ｖの範囲内における通常のものよ
りもより高いターンオンスレッシュホールド電圧を有し
ている。通常のターンオンスレッシュホールド電圧は約
０．６Ｖである。修正したトランジスタ３０のこのより
高いターンオンスレッシュホールド電圧は、ゲート４０
の端部と、Ｎ＋ソース及びドレイン領域３２及び３４の
対面する端部との間の小さなギャップに起因するもので
ある。
【００１５】再度図２を参照すると、トランジスタＴC
が従来のＬＤＤ領域なしで上述したように製造される場
合には、それをＥＳＤクランプ２０において効果的に使
用することが可能である。ＬＤＤ注入を有する従来のＮ
チャンネルトランジスタは、ＥＳＤイベントにおいて発
生する比較的高い寄生導通電流によって損傷される場合
がある。ＬＤＤ領域の先端部を介して通過するこの比較
的高い電流は、この様な点においてシリコンを損傷する
可能性があり、すぐさまトランジスタに機能障害を発生
させるか又は極めてリークの高いものとさせ且つその後
に機能障害を発生させることとなる。トランジスタＴC
に対して従来のＬＤＤ領域を有することのない修正した
トランジスタ３０を使用する場合には、比較的高い非破
壊性の寄生導通を行うことを可能とするより堅牢なトラ
ンジスタを提供することとなる。次に、図４を参照する
と、５．０ＶのＶDD供給と共に使用すべく設計されたレ
シーバ回路の一般的な構成の詳細が参照番号１６で示し
た点線輪郭内に示されている。レシーバ回路１６は、図
１の過電圧保護回路１０によって保護することの可能な
種々の同様のレシーバ回路のうちの一つとすることが可
能である。一つの入力ボンディングパッドＰ及びそれの
それぞれの組のダイオードＤ1及びＤ2がレシーバ回路１
６に接続して図４に示してある。信号線５０が入力ボン
ディングパッドＰをレシーバ回路１６の入力ノード５２
へ接続している。ＮチャンネルＭＯＳトランジスタＴ1
及びＰチャンネルＭＯＳトランジスタＴ2から構成され
るＣＭＯＳインバータが、ＶDDとＶSSのパワーレールの
間に接続されている。ＣＭＯＳインバータは、トランジ
スタＴ1及びＴ2のゲートを接続する入力ノード５４を有
すると共に、トランジスタＴ1及びＴ2のドレインを接続
する出力ノード５６を有している。出力ノード５６はレ
シーバ出力ノードであって、それはＩＣ装置の他の回路
（不図示）と通信を行う。トランジスタＴ1のソース及
びそのＰウエルはＶSSレールへ接続している。トランジ
スタＴ2のソース及びそのＮウエルはＶＤＤレールへ接
続している。
が従来のＬＤＤ領域なしで上述したように製造される場
合には、それをＥＳＤクランプ２０において効果的に使
用することが可能である。ＬＤＤ注入を有する従来のＮ
チャンネルトランジスタは、ＥＳＤイベントにおいて発
生する比較的高い寄生導通電流によって損傷される場合
がある。ＬＤＤ領域の先端部を介して通過するこの比較
的高い電流は、この様な点においてシリコンを損傷する
可能性があり、すぐさまトランジスタに機能障害を発生
させるか又は極めてリークの高いものとさせ且つその後
に機能障害を発生させることとなる。トランジスタＴC
に対して従来のＬＤＤ領域を有することのない修正した
トランジスタ３０を使用する場合には、比較的高い非破
壊性の寄生導通を行うことを可能とするより堅牢なトラ
ンジスタを提供することとなる。次に、図４を参照する
と、５．０ＶのＶDD供給と共に使用すべく設計されたレ
シーバ回路の一般的な構成の詳細が参照番号１６で示し
た点線輪郭内に示されている。レシーバ回路１６は、図
１の過電圧保護回路１０によって保護することの可能な
種々の同様のレシーバ回路のうちの一つとすることが可
能である。一つの入力ボンディングパッドＰ及びそれの
それぞれの組のダイオードＤ1及びＤ2がレシーバ回路１
６に接続して図４に示してある。信号線５０が入力ボン
ディングパッドＰをレシーバ回路１６の入力ノード５２
へ接続している。ＮチャンネルＭＯＳトランジスタＴ1
及びＰチャンネルＭＯＳトランジスタＴ2から構成され
るＣＭＯＳインバータが、ＶDDとＶSSのパワーレールの
間に接続されている。ＣＭＯＳインバータは、トランジ
スタＴ1及びＴ2のゲートを接続する入力ノード５４を有
すると共に、トランジスタＴ1及びＴ2のドレインを接続
する出力ノード５６を有している。出力ノード５６はレ
シーバ出力ノードであって、それはＩＣ装置の他の回路
（不図示）と通信を行う。トランジスタＴ1のソース及
びそのＰウエルはＶSSレールへ接続している。トランジ
スタＴ2のソース及びそのＮウエルはＶＤＤレールへ接
続している。
【００１６】抵抗Ｒ３及びＲ4はインバータ入力ノード
５４をレシーバ入力ノード５２へ接続している。抵抗Ｒ
3はＶDDレールへ接続しているＮウエル内に設定されて
いるＰ＋領域内における基板内に形成されている。Ｐ＋
抵抗領域とそのＮウエルとの間のＰＮ接合は、ＶDDレー
ルへ接続しているダイオードＤ3を画定している。抵抗
Ｒ4はＶSSレールへ接続しているＰウエル内に設定され
ているＮ＋領域内において基板内に形成されている。Ｎ
＋抵抗領域とそのＰウエルとの間のＰＮ接合は、ＶSSレ
ールへ接続しているダイオードＤ4を画定している。抵
抗Ｒ3及びＲ4に対する抵抗値は、各々、約１００乃至１
５０Ωであり、レシーバ入力ノード５２と反転入力ノー
ド５４との間の経路内において約２００乃至３００Ωの
全抵抗値を与えている。
５４をレシーバ入力ノード５２へ接続している。抵抗Ｒ
3はＶDDレールへ接続しているＮウエル内に設定されて
いるＰ＋領域内における基板内に形成されている。Ｐ＋
抵抗領域とそのＮウエルとの間のＰＮ接合は、ＶDDレー
ルへ接続しているダイオードＤ3を画定している。抵抗
Ｒ4はＶSSレールへ接続しているＰウエル内に設定され
ているＮ＋領域内において基板内に形成されている。Ｎ
＋抵抗領域とそのＰウエルとの間のＰＮ接合は、ＶSSレ
ールへ接続しているダイオードＤ4を画定している。抵
抗Ｒ3及びＲ4に対する抵抗値は、各々、約１００乃至１
５０Ωであり、レシーバ入力ノード５２と反転入力ノー
ド５４との間の経路内において約２００乃至３００Ωの
全抵抗値を与えている。
【００１７】ボンディングパッドＰにおいてＥＳＤイベ
ントが発生すると、比較的大きなダイオードＤ1及びＤ2
が、図１のＥＳＤクランプ２０と共に、主要なＥＳＤ保
護を与える。図４に示してある抵抗Ｒ3及びＲ4は、トラ
ンジスタＴ1及びＴ2に対する付加的な保護を与える。し
かしながら、トランジスタＴ1及びＴ2は過電圧に敏感で
あり、且つそれらはしばしば装置の機能障害が発生する
箇所であることが知られている。
ントが発生すると、比較的大きなダイオードＤ1及びＤ2
が、図１のＥＳＤクランプ２０と共に、主要なＥＳＤ保
護を与える。図４に示してある抵抗Ｒ3及びＲ4は、トラ
ンジスタＴ1及びＴ2に対する付加的な保護を与える。し
かしながら、トランジスタＴ1及びＴ2は過電圧に敏感で
あり、且つそれらはしばしば装置の機能障害が発生する
箇所であることが知られている。
【００１８】本発明者の知得したところによれば、基本
的には同一のＥＳＤ保護回路及びレシーバ回路を有して
いるが、ある従来の装置では他のものよりもより良好な
ＥＳＤ免疫性を有するものであった。異なるＥＳＤ保護
能力を与えることとなるこれら二つの構成における差異
は、入力ボンディングパッドとレシーバ入力ノードとの
間の信号線の長さであることが判明した。この長さは、
図４の回路において寸法Ｘとして示したものに対応して
いる。レシーバ回路を入力ボンディングパッドに非常に
近付けて配置した場合には、レシーバ回路を入力ボンデ
ィングパッドからより大きな距離Ｘ離して配置した場合
よりも、集積回路装置のＥＳＤ保護能力はより低いもの
であることが判明した。
的には同一のＥＳＤ保護回路及びレシーバ回路を有して
いるが、ある従来の装置では他のものよりもより良好な
ＥＳＤ免疫性を有するものであった。異なるＥＳＤ保護
能力を与えることとなるこれら二つの構成における差異
は、入力ボンディングパッドとレシーバ入力ノードとの
間の信号線の長さであることが判明した。この長さは、
図４の回路において寸法Ｘとして示したものに対応して
いる。レシーバ回路を入力ボンディングパッドに非常に
近付けて配置した場合には、レシーバ回路を入力ボンデ
ィングパッドからより大きな距離Ｘ離して配置した場合
よりも、集積回路装置のＥＳＤ保護能力はより低いもの
であることが判明した。
【００１９】ＥＳＤ保護の問題とは関係ないレイアウト
問題に起因して、ある集積回路装置では、レシーバ回路
が入力ボンディングパッドから約３５０ミクロン離隔し
て配置されていた。これらの装置は２ｋＶを遙かに超え
るＥＳＤ保護能力を有するものであることが判明した。
レシーバ回路を入力ボンディングパッドＰに近付けて配
置させた装置では、２ｋＶより著しく低いＥＳＤ保護能
力を有するものであった。この様な知見に基づいて本発
明の改良がなされるに至った。
問題に起因して、ある集積回路装置では、レシーバ回路
が入力ボンディングパッドから約３５０ミクロン離隔し
て配置されていた。これらの装置は２ｋＶを遙かに超え
るＥＳＤ保護能力を有するものであることが判明した。
レシーバ回路を入力ボンディングパッドＰに近付けて配
置させた装置では、２ｋＶより著しく低いＥＳＤ保護能
力を有するものであった。この様な知見に基づいて本発
明の改良がなされるに至った。
【００２０】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、静電保護特性を改良した集積回路装置を提
供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、静電保護特性を改良した集積回路装置を提
供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の側面によれば、
半導体チップ上に形成されている集積回路装置が、外部
的に供給されたパワー即ち電力を内部回路へ供給するた
めの高電圧レールと低電圧レールとを有しており、且つ
外部供給源によってチップ上の入力ボンディングパッド
へ印加された電圧から過電圧保護を与える少なくとも１
個の特別レールを有している。バイアス回路が該特別レ
ールを通常条件下において高電圧レールの電圧に近い電
圧へ充電し、且つＥＳＤイベントが一つ又はそれ以上の
入力ボンディングパッド上において発生する場合に、Ｅ
ＳＤ保護回路をトリガして特別レールを安全な電圧レベ
ルへクランプする。入力ボンディングパッド上の入力す
る信号が高電圧レール上の電圧をわずかに超える電圧で
ある場合には、特別レールは高電圧レール上の電圧に影
響を与えることなしに且つＥＳＤ保護回路をトリガする
ことなしに、該入力してくる信号レベルへプルアップさ
れる。
半導体チップ上に形成されている集積回路装置が、外部
的に供給されたパワー即ち電力を内部回路へ供給するた
めの高電圧レールと低電圧レールとを有しており、且つ
外部供給源によってチップ上の入力ボンディングパッド
へ印加された電圧から過電圧保護を与える少なくとも１
個の特別レールを有している。バイアス回路が該特別レ
ールを通常条件下において高電圧レールの電圧に近い電
圧へ充電し、且つＥＳＤイベントが一つ又はそれ以上の
入力ボンディングパッド上において発生する場合に、Ｅ
ＳＤ保護回路をトリガして特別レールを安全な電圧レベ
ルへクランプする。入力ボンディングパッド上の入力す
る信号が高電圧レール上の電圧をわずかに超える電圧で
ある場合には、特別レールは高電圧レール上の電圧に影
響を与えることなしに且つＥＳＤ保護回路をトリガする
ことなしに、該入力してくる信号レベルへプルアップさ
れる。
【００２２】本発明の別の側面によれば、比較的高い非
破壊性寄生導通状態を可能とする堅牢なクランプ用トラ
ンジスタを提供し、且つＥＳＤイベントの特性である迅
速に上昇する特別レール上の電圧に応答してクランプ用
トランジスタを迅速にターンオンさせるゲート制御回路
を提供することである。本発明の更に別の側面によれ
ば、ＥＳＤイベントのオンセット即ち開始とクランプ用
トランジスタのターンオンとの間において信号入力レシ
ーバを保護するための高周波数インピーダンス回路を提
供することである。
破壊性寄生導通状態を可能とする堅牢なクランプ用トラ
ンジスタを提供し、且つＥＳＤイベントの特性である迅
速に上昇する特別レール上の電圧に応答してクランプ用
トランジスタを迅速にターンオンさせるゲート制御回路
を提供することである。本発明の更に別の側面によれ
ば、ＥＳＤイベントのオンセット即ち開始とクランプ用
トランジスタのターンオンとの間において信号入力レシ
ーバを保護するための高周波数インピーダンス回路を提
供することである。
【００２３】
【発明の実施の形態】図５を参照すると、部分概略平面
図で示した半導体チップが大略参照番号１００で示され
ている。公知の技術により、チップ１００は、該チップ
を保護し且つ外部回路への接続を与えるハウジング（不
図示）内に装着されている。チップ１００の周辺部に四
角で示した複数個のボンディングパッドが、非常に小さ
な直径の金ワイヤ（不図示）を使用してハウジング内へ
の接続を行うことを可能としており、該金ワイヤはハウ
ジング外部に延在する端子又はピン（不図示）へ接続さ
れる。該ボンディングパッドはチップ１００上の入力／
出力回路と外部回路との間の通信用のインターフェース
を提供している。該ボンディングパッドは、更に、チッ
プ１００へのパワー即ち電力の接続を与えている。例え
ば、複数個の電源接続部を該チップ上の異なる点、典型
的には角部に設けることが可能である。図５に示したチ
ップ１００の二つの角部において、高電圧供給が二つの
ボンディングパッドＶDDにおいて受取られる。同様に、
低電圧供給が二つのボンディングパッドＶSSにおいて受
取られる。
図で示した半導体チップが大略参照番号１００で示され
ている。公知の技術により、チップ１００は、該チップ
を保護し且つ外部回路への接続を与えるハウジング（不
図示）内に装着されている。チップ１００の周辺部に四
角で示した複数個のボンディングパッドが、非常に小さ
な直径の金ワイヤ（不図示）を使用してハウジング内へ
の接続を行うことを可能としており、該金ワイヤはハウ
ジング外部に延在する端子又はピン（不図示）へ接続さ
れる。該ボンディングパッドはチップ１００上の入力／
出力回路と外部回路との間の通信用のインターフェース
を提供している。該ボンディングパッドは、更に、チッ
プ１００へのパワー即ち電力の接続を与えている。例え
ば、複数個の電源接続部を該チップ上の異なる点、典型
的には角部に設けることが可能である。図５に示したチ
ップ１００の二つの角部において、高電圧供給が二つの
ボンディングパッドＶDDにおいて受取られる。同様に、
低電圧供給が二つのボンディングパッドＶSSにおいて受
取られる。
【００２４】入力／出力パッドは、入力信号に専用に使
用されるパッド、出力信号専用に使用されるパッド、及
び単一のパッドが異なる時間において入力信号を受取り
且つ出力信号を送ることが可能ないわゆる双方向パッド
を包含することが可能である。本明細書において「入力
ボンディングパッド」という用語は、入力信号専用に使
用されるパッド及び入力信号と出力信号の両方に使用さ
れる双方向パッドを包含することが意図されている。こ
の様な入力ボンディングパッドの幾つかを図５において
文字Ｐで示してある。図５はその下側の端部に沿って１
０個のボンディングパッドを有しており且つ部分的に見
える端部の各々に沿って４個のボンディングパッドを有
するチップ１００を示しているが、この図示例は単に模
式的なものであって半導体チップの周辺部におけるボン
ディングパッドの位置の一般的な理解を与えることを意
図しているものである。今日製造される従来の半導体チ
ップは図５に示したような側端部当たり１０個よりもよ
り多くのボンディングパッドを有することが可能であ
る。
用されるパッド、出力信号専用に使用されるパッド、及
び単一のパッドが異なる時間において入力信号を受取り
且つ出力信号を送ることが可能ないわゆる双方向パッド
を包含することが可能である。本明細書において「入力
ボンディングパッド」という用語は、入力信号専用に使
用されるパッド及び入力信号と出力信号の両方に使用さ
れる双方向パッドを包含することが意図されている。こ
の様な入力ボンディングパッドの幾つかを図５において
文字Ｐで示してある。図５はその下側の端部に沿って１
０個のボンディングパッドを有しており且つ部分的に見
える端部の各々に沿って４個のボンディングパッドを有
するチップ１００を示しているが、この図示例は単に模
式的なものであって半導体チップの周辺部におけるボン
ディングパッドの位置の一般的な理解を与えることを意
図しているものである。今日製造される従来の半導体チ
ップは図５に示したような側端部当たり１０個よりもよ
り多くのボンディングパッドを有することが可能であ
る。
【００２５】半導体チップ１００の各端部に沿ってのボ
ンディングパッド内に位置されて長尺状の導体が設けら
れており、それらは、本明細書においては、「特別レー
ル」と呼称し且つ参照番号１０２，１０４，１０６で示
してある。本発明の好適実施例のこの特徴は、特に、
３．３Ｖ電源によって動作され且つ５．０Ｖ入力許容値
であるように設計されているＩＣ装置にとって特に有用
である。図５における下側端部に沿って延在して示され
ている特別レール１０２は、好適には、チップ１００の
角部近くにおいてその端部において接続されている同一
のバイアス回路Ｂを包含している。図５においては部分
的にしか示されていない特別レール１０４及び１０６
も、好適には、それらの端部において同一のバイアス回
路Ｂを有している。チップ１００の内部は、大略参照番
号１０８で示されている主機能回路が設けられている。
主機能回路１０８は、メモリ回路を包含する任意のタイ
プの集積回路とすることが可能であるが、好適には、ゲ
ートアレイ又はその他のカスタム論理回路を有するもの
である。
ンディングパッド内に位置されて長尺状の導体が設けら
れており、それらは、本明細書においては、「特別レー
ル」と呼称し且つ参照番号１０２，１０４，１０６で示
してある。本発明の好適実施例のこの特徴は、特に、
３．３Ｖ電源によって動作され且つ５．０Ｖ入力許容値
であるように設計されているＩＣ装置にとって特に有用
である。図５における下側端部に沿って延在して示され
ている特別レール１０２は、好適には、チップ１００の
角部近くにおいてその端部において接続されている同一
のバイアス回路Ｂを包含している。図５においては部分
的にしか示されていない特別レール１０４及び１０６
も、好適には、それらの端部において同一のバイアス回
路Ｂを有している。チップ１００の内部は、大略参照番
号１０８で示されている主機能回路が設けられている。
主機能回路１０８は、メモリ回路を包含する任意のタイ
プの集積回路とすることが可能であるが、好適には、ゲ
ートアレイ又はその他のカスタム論理回路を有するもの
である。
【００２６】次に、図６を参照すると、本発明に基づく
過電圧保護回路が大略参照番号１１０で示している。回
路１１０は、好適なチップレイアウトにおける４本の特
別レールのうちの１本である特別レール１０２に対して
適用した場合が示されている。特別レール１０２の端部
におけるバイアス回路Ｂは高及び低電圧供給（源）ＶDD
及びＶSSへ接続している。実際には長尺状の金属導体か
らなる高電圧レールは、参照番号１１２で示してあり、
それはバイアス回路Ｂを高電圧供給（即ち、供給源）Ｖ
DDへ接続させている。理解されるように、高電圧レール
１１２は図５に示したＶDDボンディングパッドへ走行し
ている。低電圧レールも長尺状の金属導体として実現さ
れており、それは図６において参照番号１１４で示して
ある。低電圧レール１１４はチップ１００の全端部に沿
って延在することが可能であり、且つ両端部において図
５に示したようにＶSSボンディングパッドへ接続させる
ことが可能である。理解されるように、図６は好適な過
電圧保護回路１１０の簡単化した概略図であり、実際の
チップレイアウトにおいては、高及び低電圧レールのよ
り複雑な経路構成が与えられる。
過電圧保護回路が大略参照番号１１０で示している。回
路１１０は、好適なチップレイアウトにおける４本の特
別レールのうちの１本である特別レール１０２に対して
適用した場合が示されている。特別レール１０２の端部
におけるバイアス回路Ｂは高及び低電圧供給（源）ＶDD
及びＶSSへ接続している。実際には長尺状の金属導体か
らなる高電圧レールは、参照番号１１２で示してあり、
それはバイアス回路Ｂを高電圧供給（即ち、供給源）Ｖ
DDへ接続させている。理解されるように、高電圧レール
１１２は図５に示したＶDDボンディングパッドへ走行し
ている。低電圧レールも長尺状の金属導体として実現さ
れており、それは図６において参照番号１１４で示して
ある。低電圧レール１１４はチップ１００の全端部に沿
って延在することが可能であり、且つ両端部において図
５に示したようにＶSSボンディングパッドへ接続させる
ことが可能である。理解されるように、図６は好適な過
電圧保護回路１１０の簡単化した概略図であり、実際の
チップレイアウトにおいては、高及び低電圧レールのよ
り複雑な経路構成が与えられる。
【００２７】図６は低電圧レール１１４をそれぞれの入
力ボンディングパッドＰへ接続しているダイオード
Ｄ1、及び各入力ボンディングパッドＰを特別レール１
０２へ接続しているダイオードＤSを示している。各入
力ボンディングパッドＰは、ボンディングパッドＰとそ
れぞれのダイオードＤSのアノードとの間のノードにお
いて接続されている長尺状の信号線１５０を介してそれ
ぞれのレシーバ回路１１６へ接続している。信号線１５
０の長さは、高周波数インダクタＬを画定する複数個の
屈曲部分を設けることによって、入力ボンディングパッ
ドＰとそれぞれのレシーバ回路１１６との間の実際の距
離よりも一層長いものとされている。
力ボンディングパッドＰへ接続しているダイオード
Ｄ1、及び各入力ボンディングパッドＰを特別レール１
０２へ接続しているダイオードＤSを示している。各入
力ボンディングパッドＰは、ボンディングパッドＰとそ
れぞれのダイオードＤSのアノードとの間のノードにお
いて接続されている長尺状の信号線１５０を介してそれ
ぞれのレシーバ回路１１６へ接続している。信号線１５
０の長さは、高周波数インダクタＬを画定する複数個の
屈曲部分を設けることによって、入力ボンディングパッ
ドＰとそれぞれのレシーバ回路１１６との間の実際の距
離よりも一層長いものとされている。
【００２８】図６は二次元の模式図であるので、信号線
１５０はボンディングパッドＰから特別レール１０２を
横断して延在する長い直線状の部分を有するものと誤っ
た印象を与える可能性がある。実際には、当業者によっ
て理解されるように、本装置は多層構成で実現され、複
数個のレベルの導電層が絶縁層によって分離されてい
る。好適なチップレイアウトにおいては、特別レール１
０２がダイオードＤSからなる行の上側に存在してお
り、且つ各信号線１５０の実質的に全長が図６に示した
高周波数インダクタＬを形成する複数個の屈曲部分から
構成されている。
１５０はボンディングパッドＰから特別レール１０２を
横断して延在する長い直線状の部分を有するものと誤っ
た印象を与える可能性がある。実際には、当業者によっ
て理解されるように、本装置は多層構成で実現され、複
数個のレベルの導電層が絶縁層によって分離されてい
る。好適なチップレイアウトにおいては、特別レール１
０２がダイオードＤSからなる行の上側に存在してお
り、且つ各信号線１５０の実質的に全長が図６に示した
高周波数インダクタＬを形成する複数個の屈曲部分から
構成されている。
【００２９】次に、図７を参照して、好適なバイアス回
路Ｂの詳細について説明するが、チップ上のこの様なバ
イアス回路の全てが好適には同一のものである。第一Ｍ
ＯＳトランジスタＴSが特別レール１０２と高電圧即ち
ＶDDレール１１２との間に接続している。トランジスタ
ＴSはＰチャンネルトランジスタであって、そのソース
はＶDDレールへ接続しており且つそのゲート、ドレイン
及びＮウエルは特別レール１０２へ接続している。通常
動作においては、トランジスタＴSは特別レールを実質
的にＶDDへプルアップする。トランジスタＴSは、カソ
ードを特別レール１０２へ接続し且つアノードを高電圧
レール１１２へ接続したダイオードのように機能する。
ダイオード接続したトランジスタＴSの順方向バイアス
させたＰＮ接合を介してのサブスレッシュホールド導通
状態に起因して、特別レール１０２は、通常、ＶDD近く
に充電される。
路Ｂの詳細について説明するが、チップ上のこの様なバ
イアス回路の全てが好適には同一のものである。第一Ｍ
ＯＳトランジスタＴSが特別レール１０２と高電圧即ち
ＶDDレール１１２との間に接続している。トランジスタ
ＴSはＰチャンネルトランジスタであって、そのソース
はＶDDレールへ接続しており且つそのゲート、ドレイン
及びＮウエルは特別レール１０２へ接続している。通常
動作においては、トランジスタＴSは特別レールを実質
的にＶDDへプルアップする。トランジスタＴSは、カソ
ードを特別レール１０２へ接続し且つアノードを高電圧
レール１１２へ接続したダイオードのように機能する。
ダイオード接続したトランジスタＴSの順方向バイアス
させたＰＮ接合を介してのサブスレッシュホールド導通
状態に起因して、特別レール１０２は、通常、ＶDD近く
に充電される。
【００３０】バイアス回路Ｂは、更に、特別レール１０
２と低電圧ＶSSレール１１４との間に接続されている第
二ＭＯＳトランジスタＴCを有している。トランジスタ
ＴCは、そのドレインを特別レール１０２へ接続してお
り、且つそのソース及びＰウエルをＶSSレール１１４へ
接続している。コンデンサＣ及び抵抗ＲBが特別レール
１０２とＶSSレール１１４との間に直列接続している。
トランジスタＴCのゲートが、コンデンサＣと抵抗ＲBと
を相互接続するノード１２２を画定している。
２と低電圧ＶSSレール１１４との間に接続されている第
二ＭＯＳトランジスタＴCを有している。トランジスタ
ＴCは、そのドレインを特別レール１０２へ接続してお
り、且つそのソース及びＰウエルをＶSSレール１１４へ
接続している。コンデンサＣ及び抵抗ＲBが特別レール
１０２とＶSSレール１１４との間に直列接続している。
トランジスタＴCのゲートが、コンデンサＣと抵抗ＲBと
を相互接続するノード１２２を画定している。
【００３１】ＥＳＤイベントが発生して、図７に示した
ように、入力ボンディングパッドＰにおいて迅速に上昇
する極めて高い電圧が表われると、トランジスタＴCの
スレッシュホールドを超えるゲート対ソース電圧を与え
る抵抗ＲBを具備するトランジスタＴCのドレイン対ソー
ストリガ電圧を迅速に超え、トランジスタＴCをして迅
速にターンオンさせる。ターンオンしたすぐ後に、トラ
ンジスタＴCは図７に点線で示したＮＰＮバイポーラト
ランジスタＱCによって行われるようなバイポーラ動作
モードへ入る。
ように、入力ボンディングパッドＰにおいて迅速に上昇
する極めて高い電圧が表われると、トランジスタＴCの
スレッシュホールドを超えるゲート対ソース電圧を与え
る抵抗ＲBを具備するトランジスタＴCのドレイン対ソー
ストリガ電圧を迅速に超え、トランジスタＴCをして迅
速にターンオンさせる。ターンオンしたすぐ後に、トラ
ンジスタＴCは図７に点線で示したＮＰＮバイポーラト
ランジスタＱCによって行われるようなバイポーラ動作
モードへ入る。
【００３２】コンデンサＣは、好適には、約２ｐＦであ
り且つ比較的高い絶縁破壊を有するように製造されてい
る。抵抗ＲBは、好適には、３０ＫΩ乃至２００ＫΩの
範囲内の抵抗値を有するポリシリコン抵抗である。抵抗
ＲBの実際の抵抗値は、好適範囲内において可及的に低
く選択され、従って通常動作期間中における特別レール
１０２上のノイズが誤ってトランジスタＴCをトリガさ
せることがないように選択される。しかしながら、ＲB
の抵抗値は、特別レール１０２がＥＳＤイベントのオン
セット即ち開始時において７Ｖを超えて上昇する場合に
トランジスタＴCを迅速にターンオンさせるように選択
されねばならない。３．３Ｖ供給電圧で動作すべく設計
されている技術水準のＩＣ装置は極めて薄いゲート酸化
膜を有しており、従って、高度に過電圧に対して敏感で
ある。この様な装置を保護するために使用される図７に
示した好適なＥＳＤクランプにおいては、コンデンサＣ
及び抵抗ＲBの値及びクランプ用トランジスタＴCの構成
は、７．０乃至７．５Ｖの範囲内のトリガ電圧レベルを
確保すべく選択される。
り且つ比較的高い絶縁破壊を有するように製造されてい
る。抵抗ＲBは、好適には、３０ＫΩ乃至２００ＫΩの
範囲内の抵抗値を有するポリシリコン抵抗である。抵抗
ＲBの実際の抵抗値は、好適範囲内において可及的に低
く選択され、従って通常動作期間中における特別レール
１０２上のノイズが誤ってトランジスタＴCをトリガさ
せることがないように選択される。しかしながら、ＲB
の抵抗値は、特別レール１０２がＥＳＤイベントのオン
セット即ち開始時において７Ｖを超えて上昇する場合に
トランジスタＴCを迅速にターンオンさせるように選択
されねばならない。３．３Ｖ供給電圧で動作すべく設計
されている技術水準のＩＣ装置は極めて薄いゲート酸化
膜を有しており、従って、高度に過電圧に対して敏感で
ある。この様な装置を保護するために使用される図７に
示した好適なＥＳＤクランプにおいては、コンデンサＣ
及び抵抗ＲBの値及びクランプ用トランジスタＴCの構成
は、７．０乃至７．５Ｖの範囲内のトリガ電圧レベルを
確保すべく選択される。
【００３３】図８を参照すると、好適なレシーバ回路が
点線１１６内に示されている。本発明の好適な過電圧保
護回路は３．３Ｖ供給電圧から動作すべく設計されてい
るので、レシーバ回路１１６は図４のレシーバ回路１６
と幾分異なった構成を有している。レシーバ回路１１６
はトランジスタＴ1及びＴ2から構成されるＣＭＯＳイン
バータを有しており、それらの共通ゲート接続部はイン
バータ入力ノード１５４を画定しており且つそれらの共
通ドレイン接続部はインバータ出力ノード１５６を画定
している。ＮチャンネルトランジスタＴ3及び抵抗Ｒ3は
レシーバ入力ノード１５２とインバータ入力ノード１５
４との間に直列接続されている。抵抗Ｒ3は、図４のレ
シーバ回路１６におけるそれに対応するものと同様に、
好適には、約１００乃至１５０Ωの抵抗値を有してお
り、且つＶDDレールへ接続しているＮウエル内に設定さ
れるＰ＋領域内において基板内に形成される。Ｐ＋抵抗
領域とそのＮウエルとの間のＰＮ接合は、ＶDDレールへ
接続しているダイオードＤ3を画定している。
点線１１６内に示されている。本発明の好適な過電圧保
護回路は３．３Ｖ供給電圧から動作すべく設計されてい
るので、レシーバ回路１１６は図４のレシーバ回路１６
と幾分異なった構成を有している。レシーバ回路１１６
はトランジスタＴ1及びＴ2から構成されるＣＭＯＳイン
バータを有しており、それらの共通ゲート接続部はイン
バータ入力ノード１５４を画定しており且つそれらの共
通ドレイン接続部はインバータ出力ノード１５６を画定
している。ＮチャンネルトランジスタＴ3及び抵抗Ｒ3は
レシーバ入力ノード１５２とインバータ入力ノード１５
４との間に直列接続されている。抵抗Ｒ3は、図４のレ
シーバ回路１６におけるそれに対応するものと同様に、
好適には、約１００乃至１５０Ωの抵抗値を有してお
り、且つＶDDレールへ接続しているＮウエル内に設定さ
れるＰ＋領域内において基板内に形成される。Ｐ＋抵抗
領域とそのＮウエルとの間のＰＮ接合は、ＶDDレールへ
接続しているダイオードＤ3を画定している。
【００３４】図８に示したトランジスタＴ3は「ドロッ
ピング（降下用）」トランジスタと呼ばれるものであっ
て、その目的とするところは、より感度の高いトランジ
スタＴ1及びＴ2を保護するためにインバータ入力ノード
５４における電圧を減少させることである。トランジス
タＴ3は、そのゲート及びそのソース及びドレイン領域
の表面上における通常のサリサイド層を除去することに
よって、過電圧に対してより感度を低いものとさせてい
る。
ピング（降下用）」トランジスタと呼ばれるものであっ
て、その目的とするところは、より感度の高いトランジ
スタＴ1及びＴ2を保護するためにインバータ入力ノード
５４における電圧を減少させることである。トランジス
タＴ3は、そのゲート及びそのソース及びドレイン領域
の表面上における通常のサリサイド層を除去することに
よって、過電圧に対してより感度を低いものとさせてい
る。
【００３５】スタンダードの処理技術によれば、ポリシ
リコンゲートストリップの上表面上及びトランジスタソ
ース及びドレイン領域のシリコン表面上に、極めて薄い
層のチタンを付着形成し、且つそれをシリコンと高温で
反応させることによって、通常、サリサイド層が設けら
れる。これは、サリサイドとして知られているものを発
生させ、それは固有抵抗を低下させ且つ金属対シリコン
コンタクトをより良好なものとさせる上で有用である。
サリサイドの形成を防止するために、サリサイドを所望
しない箇所のチップの部分の上に酸化物／窒化物マスク
を形成する。次いで、チタン付着ステップを実施し、次
いで高温反応ステップを実施する。次いで、酸化物／窒
化物マスクの窒化物及び酸化物層を剥離する。この様に
してトランジスタＴ3を製造することにより、より良好
なＥＳＤ免疫性が与えられる。なぜならば、サリサイド
層は絶縁破壊に貢献するものとして知られているからで
ある。
リコンゲートストリップの上表面上及びトランジスタソ
ース及びドレイン領域のシリコン表面上に、極めて薄い
層のチタンを付着形成し、且つそれをシリコンと高温で
反応させることによって、通常、サリサイド層が設けら
れる。これは、サリサイドとして知られているものを発
生させ、それは固有抵抗を低下させ且つ金属対シリコン
コンタクトをより良好なものとさせる上で有用である。
サリサイドの形成を防止するために、サリサイドを所望
しない箇所のチップの部分の上に酸化物／窒化物マスク
を形成する。次いで、チタン付着ステップを実施し、次
いで高温反応ステップを実施する。次いで、酸化物／窒
化物マスクの窒化物及び酸化物層を剥離する。この様に
してトランジスタＴ3を製造することにより、より良好
なＥＳＤ免疫性が与えられる。なぜならば、サリサイド
層は絶縁破壊に貢献するものとして知られているからで
ある。
【００３６】ＶDDレールとＣＭＯＳインバータとの間に
直列して別のＰチャンネルトランジスタＴ4が設けられ
ている。トランジスタＴ4のゲートは抵抗Ｒ4を介してレ
シーバ入力ノード１５２へ接続している。トランジスタ
Ｔ4のドレインはトランジスタＴ2のソースへ接続してい
る。トランジスタＴ4のソース及びそのＮウエルはＶDD
レールへ接続している。抵抗Ｒ4は、約１０ＫΩの抵抗
値を有しており且つトランジスタＴ4のゲートを画定す
るストリップの一部とすることの可能なポリシリコンス
トリップ内に形成することが可能である。この様なポリ
シリコンストリップは、通常、低固有抵抗の導体である
が、抵抗Ｒ4を画定する部分は、上述した如く、サリサ
イド層を設けないことによって固有抵抗を増加させるこ
とが可能である。
直列して別のＰチャンネルトランジスタＴ4が設けられ
ている。トランジスタＴ4のゲートは抵抗Ｒ4を介してレ
シーバ入力ノード１５２へ接続している。トランジスタ
Ｔ4のドレインはトランジスタＴ2のソースへ接続してい
る。トランジスタＴ4のソース及びそのＮウエルはＶDD
レールへ接続している。抵抗Ｒ4は、約１０ＫΩの抵抗
値を有しており且つトランジスタＴ4のゲートを画定す
るストリップの一部とすることの可能なポリシリコンス
トリップ内に形成することが可能である。この様なポリ
シリコンストリップは、通常、低固有抵抗の導体である
が、抵抗Ｒ4を画定する部分は、上述した如く、サリサ
イド層を設けないことによって固有抵抗を増加させるこ
とが可能である。
【００３７】ＰチャンネルトランジスタＴ4及び抵抗Ｒ4
が、レシーバ回路１１６がＶDDレベルよりも幾分低い論
理高信号を受取る場合に、ＣＭＯＳインバータ（Ｔ1及
びＴ2）の完全なターンオフを確保するために本回路内
に設けられている。この技術は従来のレシーバ回路にお
いて使用されている。当業者によって理解されるよう
に、レシーバ回路１１６はスタンダードなＭＯＳ信号レ
ベルにおいてレシーバ出力ノード１５６上に対応する反
転信号を供給することによって、ＴＴＬ論理レベル信号
に適切に応答することが可能なものでなければならな
い。業界スタンダードによれば、ＴＴＬ論理高信号は
２．０乃至５．５Ｖの範囲内のものとすることが可能で
ある。ＭＯＳＩＣ装置内において使用するためにこの様
な信号を条件付けすることはレシーバ回路１１６の基本
的な機能である。
が、レシーバ回路１１６がＶDDレベルよりも幾分低い論
理高信号を受取る場合に、ＣＭＯＳインバータ（Ｔ1及
びＴ2）の完全なターンオフを確保するために本回路内
に設けられている。この技術は従来のレシーバ回路にお
いて使用されている。当業者によって理解されるよう
に、レシーバ回路１１６はスタンダードなＭＯＳ信号レ
ベルにおいてレシーバ出力ノード１５６上に対応する反
転信号を供給することによって、ＴＴＬ論理レベル信号
に適切に応答することが可能なものでなければならな
い。業界スタンダードによれば、ＴＴＬ論理高信号は
２．０乃至５．５Ｖの範囲内のものとすることが可能で
ある。ＭＯＳＩＣ装置内において使用するためにこの様
な信号を条件付けすることはレシーバ回路１１６の基本
的な機能である。
【００３８】サリサイド化されていないトランジスタで
あるＮチャンネルトランジスタＴ3はＣＭＯＳインバー
タのサリサイド化されているＮチャンネルトランジスタ
Ｔ1よりも過電圧に対して感度はより低い。サリサイド
化されているＰチャンネルトランジスタＴ2及びＴ4はそ
れらのソース及びＮウエルをＶDDへ接続しているので、
それらはサリサイド化されているＮチャンネルトランジ
スタＴ1よりもそれらのゲートへ印加される幾分より高
い電圧に耐えることが可能である。図８のレシーバ回路
１１６においては、ＶDDレールは３．３Ｖであり且つド
ロッピングトランジスタＴ3はインバータ入力ノード１
５４へレシーバ入力ノード１５２に表われる電圧の２．
７Ｖ（ＶDDよりも１個のスレッシュホールド下）を通過
させるに過ぎない。従って、高感度のＮチャンネルトラ
ンジスタＴ1は２．７Ｖを超える安全余裕におけるゲー
ト対ソース電圧に耐えることが必要であるに過ぎない。
ＣＭＯＳインバータの高感度なＮチャンネルトランジス
タＴ1を保護するためにトランジスタＴ3のようなドロッ
ピングトランジスタを使用する技術は従来のレシーバに
おいて使用されているものである。
あるＮチャンネルトランジスタＴ3はＣＭＯＳインバー
タのサリサイド化されているＮチャンネルトランジスタ
Ｔ1よりも過電圧に対して感度はより低い。サリサイド
化されているＰチャンネルトランジスタＴ2及びＴ4はそ
れらのソース及びＮウエルをＶDDへ接続しているので、
それらはサリサイド化されているＮチャンネルトランジ
スタＴ1よりもそれらのゲートへ印加される幾分より高
い電圧に耐えることが可能である。図８のレシーバ回路
１１６においては、ＶDDレールは３．３Ｖであり且つド
ロッピングトランジスタＴ3はインバータ入力ノード１
５４へレシーバ入力ノード１５２に表われる電圧の２．
７Ｖ（ＶDDよりも１個のスレッシュホールド下）を通過
させるに過ぎない。従って、高感度のＮチャンネルトラ
ンジスタＴ1は２．７Ｖを超える安全余裕におけるゲー
ト対ソース電圧に耐えることが必要であるに過ぎない。
ＣＭＯＳインバータの高感度なＮチャンネルトランジス
タＴ1を保護するためにトランジスタＴ3のようなドロッ
ピングトランジスタを使用する技術は従来のレシーバに
おいて使用されているものである。
【００３９】好適な過電圧保護回路の重要な側面が図８
において示されている。高周波数において実効性のある
屈曲型インダクタＬが入力ボンディングパッドＰとレシ
ーバ入力ノード１５２との間の信号線１５０に設けられ
ている。更に、入力ボンディングパッドＰはダイオード
ＤSを介して図８においてＳＲとして示した特別レール
１０２へ接続しており、一方図４の回路においては、入
力ボンディングパッドＰはダイオードＤ2を介してＶDD
レール１１２へ接続している。特別レールＳＲを組込む
ことによって、５．０Ｖ入力信号で３．３ＶのＩＣ装置
を使用することを簡単化させている。なぜならば、この
様な高い電圧信号がＶDDレールへ到達することを防止す
るからである。
において示されている。高周波数において実効性のある
屈曲型インダクタＬが入力ボンディングパッドＰとレシ
ーバ入力ノード１５２との間の信号線１５０に設けられ
ている。更に、入力ボンディングパッドＰはダイオード
ＤSを介して図８においてＳＲとして示した特別レール
１０２へ接続しており、一方図４の回路においては、入
力ボンディングパッドＰはダイオードＤ2を介してＶDD
レール１１２へ接続している。特別レールＳＲを組込む
ことによって、５．０Ｖ入力信号で３．３ＶのＩＣ装置
を使用することを簡単化させている。なぜならば、この
様な高い電圧信号がＶDDレールへ到達することを防止す
るからである。
【００４０】再度図７を参照すると、高周波数インダク
タＬが４個の横方向セグメントを有する屈曲部分を有す
るものとして示されており、それは入力ボンディングパ
ッドＰとレシーバ回路１１６との間の直線信号線接続と
比較した場合に、４個の横方向セグメントの長さの和だ
け信号線１５０の実効長を増加させている。信号線１５
０の実効長を、入力ボンディングパッドＰとレシーバ入
力ノード１５２との間の距離を超える所望の長さへ増加
させるために、任意の数の屈曲セグメントを使用するこ
とが可能である。信号線１５０の全長は、２００ミクロ
ン乃至５００ミクロンの範囲内のものとすべきであり、
好適な長さは約３００乃至４００ミクロンの間である。
タＬが４個の横方向セグメントを有する屈曲部分を有す
るものとして示されており、それは入力ボンディングパ
ッドＰとレシーバ回路１１６との間の直線信号線接続と
比較した場合に、４個の横方向セグメントの長さの和だ
け信号線１５０の実効長を増加させている。信号線１５
０の実効長を、入力ボンディングパッドＰとレシーバ入
力ノード１５２との間の距離を超える所望の長さへ増加
させるために、任意の数の屈曲セグメントを使用するこ
とが可能である。信号線１５０の全長は、２００ミクロ
ン乃至５００ミクロンの範囲内のものとすべきであり、
好適な長さは約３００乃至４００ミクロンの間である。
【００４１】高周波数インダクタＬは、単一の金属層に
おける蛇行パターンで実現することが可能であり、又は
多層金属層においての相互接続したセグメントによって
実現することが可能である。インダクタの多層実現例
は、発明者Ｃａｐｏｃａｌｌｉｅｔ ａｌ．の１９９６
年１２月６日付で出願した「集積回路において磁気回路
を実現する方法（Ｍｅｔｈｏｄ ｆｏｒ Ｒｅａｌｉｚ
ｉｎｇ Ｍａｇｎｅｔｉｃ Ｃｉｒｃｕｉｔｓ ｉｎ
ａｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）」とい
う名称の米国特許出願に記載されており、そこに記載さ
れている技術は、二つの異なる金属レベルにおいて交互
に一連のストリップを有しそれらが中間の絶縁層を介し
てビアで相互接続されているものを使用している。
おける蛇行パターンで実現することが可能であり、又は
多層金属層においての相互接続したセグメントによって
実現することが可能である。インダクタの多層実現例
は、発明者Ｃａｐｏｃａｌｌｉｅｔ ａｌ．の１９９６
年１２月６日付で出願した「集積回路において磁気回路
を実現する方法（Ｍｅｔｈｏｄ ｆｏｒ Ｒｅａｌｉｚ
ｉｎｇ Ｍａｇｎｅｔｉｃ Ｃｉｒｃｕｉｔｓ ｉｎ
ａｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）」とい
う名称の米国特許出願に記載されており、そこに記載さ
れている技術は、二つの異なる金属レベルにおいて交互
に一連のストリップを有しそれらが中間の絶縁層を介し
てビアで相互接続されているものを使用している。
【００４２】低周波数においては、インダクタＬは入力
ボンディングパッドＰとレシーバ回路１１６との間にお
ける短絡回路として表われる。しかしながら、ＥＳＤイ
ベントの特性である極めて高い周波数においては（即
ち、約５００メガヘルツからギガヘルツ範囲内）、イン
ダクタＬは高インピーダンスとして作用し、レシーバ回
路１１６がＥＳＤイベントのオンセット即ち開始時にお
ける特性である極めて高い電圧を見ることを防止し、そ
れはトランジスタＴCのターンオンの前に発生する。ト
ランジスタＴCがターンオンすると、入力ボンディング
パッドＰとＶSSレール１１４との間に低インピーダンス
経路が与えられる。従って、その長さに比例するインダ
クタＬに対して適切な値を選択することによって、レシ
ーバ回路１１６はＥＳＤイベントのオンセット即ち開始
時とトランジスタＴCのターンオンとの間の非常に短い
時間期間中において潜在的に損傷を発生することのある
過電圧を受けることはない。
ボンディングパッドＰとレシーバ回路１１６との間にお
ける短絡回路として表われる。しかしながら、ＥＳＤイ
ベントの特性である極めて高い周波数においては（即
ち、約５００メガヘルツからギガヘルツ範囲内）、イン
ダクタＬは高インピーダンスとして作用し、レシーバ回
路１１６がＥＳＤイベントのオンセット即ち開始時にお
ける特性である極めて高い電圧を見ることを防止し、そ
れはトランジスタＴCのターンオンの前に発生する。ト
ランジスタＴCがターンオンすると、入力ボンディング
パッドＰとＶSSレール１１４との間に低インピーダンス
経路が与えられる。従って、その長さに比例するインダ
クタＬに対して適切な値を選択することによって、レシ
ーバ回路１１６はＥＳＤイベントのオンセット即ち開始
時とトランジスタＴCのターンオンとの間の非常に短い
時間期間中において潜在的に損傷を発生することのある
過電圧を受けることはない。
【００４３】レシーバ回路１１６の最大周波数応答は、
高速ＩＣ装置において使用する場合に高々約２００メガ
ヘルツの場合がある。従って、インダクタＬの長さは、
２００メガヘルツまでの信号を減衰させるものではない
がより高い周波数においての信号を減衰させ始めるよう
なインダクタンスを与えるように選択される。そのイン
ダクタンス値はレシーバ回路の最大周波数応答の約２倍
において開始する周波数においては顕著な減衰降下を与
えるように選択すべきである。最大周波数応答が２００
メガヘルツである技術水準のＩＣ装置の場合には、イン
ダクタＬのインダクタンスはＥＳＤイベント期間中に発
生する非常に高い周波数においての過電圧からレシーバ
回路を保護する上で効果的なものとするために、約４０
０メガヘルツにおいて回避する周波数に対して顕著な減
衰降下を有し始めるように選択すべきである。この目的
のためには、１０分の数ナノヘンリ（ｎＨ）のインダク
タンスが適切である。
高速ＩＣ装置において使用する場合に高々約２００メガ
ヘルツの場合がある。従って、インダクタＬの長さは、
２００メガヘルツまでの信号を減衰させるものではない
がより高い周波数においての信号を減衰させ始めるよう
なインダクタンスを与えるように選択される。そのイン
ダクタンス値はレシーバ回路の最大周波数応答の約２倍
において開始する周波数においては顕著な減衰降下を与
えるように選択すべきである。最大周波数応答が２００
メガヘルツである技術水準のＩＣ装置の場合には、イン
ダクタＬのインダクタンスはＥＳＤイベント期間中に発
生する非常に高い周波数においての過電圧からレシーバ
回路を保護する上で効果的なものとするために、約４０
０メガヘルツにおいて回避する周波数に対して顕著な減
衰降下を有し始めるように選択すべきである。この目的
のためには、１０分の数ナノヘンリ（ｎＨ）のインダク
タンスが適切である。
【００４４】本発明の過電圧保護回路は、３．３Ｖ供給
電圧で動作すべく設計されている集積回路装置において
効果的な適用を有している。この様な装置においては、
入力ボンディングパッドをダイオードＤ2を介して図１
の従来回路において示したようにＶDDレール１２へ接続
した場合には、ボンディングパッドＰ上で受取られる５
Ｖとなる可能性のある入力信号がダイオードＤ2をター
ンオンさせる。この様な５Ｖ入力信号はＶDDレール１２
を介して外部電力供給源への低インピーダンス経路を見
つけ、ボンディングパッドを介してのこの様な高い電流
の流れがボンディングパッドへ接続している小さな金の
ワイヤを溶融させる可能性がある。入力ボンディングパ
ッド及びＶDD供給電圧上で発生する電圧間のこの様な不
均衡のために、その他の潜在的な損傷が発生する可能性
がある。
電圧で動作すべく設計されている集積回路装置において
効果的な適用を有している。この様な装置においては、
入力ボンディングパッドをダイオードＤ2を介して図１
の従来回路において示したようにＶDDレール１２へ接続
した場合には、ボンディングパッドＰ上で受取られる５
Ｖとなる可能性のある入力信号がダイオードＤ2をター
ンオンさせる。この様な５Ｖ入力信号はＶDDレール１２
を介して外部電力供給源への低インピーダンス経路を見
つけ、ボンディングパッドを介してのこの様な高い電流
の流れがボンディングパッドへ接続している小さな金の
ワイヤを溶融させる可能性がある。入力ボンディングパ
ッド及びＶDD供給電圧上で発生する電圧間のこの様な不
均衡のために、その他の潜在的な損傷が発生する可能性
がある。
【００４５】対照的に、図６に示した本発明回路は、入
力ボンディングパッドＰをダイオードＤSを介して特別
レール１０２へ接続しており、それは、何ら損傷を発生
することなしに、ＶDD供給電圧を超える電圧へプルアッ
プさせることが可能である。図７から理解されるよう
に、トランジスタＴSは、特別レール１０２がＶDDレー
ル１１２に表われる電圧よりも一層高い電圧へプルアッ
プされるや否や、ターンオフする。更に、特別レール１
０２を比較的迅速に５Ｖへプルアップさせることは、ト
ランジスタＴCをターンオンさせるのに十分なものでは
ない。なぜならば、それは比較的高いターンオンスレッ
シュホールド電圧を有しているからである。従って、入
力ボンディングパッドＰへ印加される５Ｖにおける高論
理レベルがバイアス回路Ｂを過電圧保護モードへトリガ
させレシーバ回路１１６による入力信号の正しい解釈と
干渉する危険性はない。
力ボンディングパッドＰをダイオードＤSを介して特別
レール１０２へ接続しており、それは、何ら損傷を発生
することなしに、ＶDD供給電圧を超える電圧へプルアッ
プさせることが可能である。図７から理解されるよう
に、トランジスタＴSは、特別レール１０２がＶDDレー
ル１１２に表われる電圧よりも一層高い電圧へプルアッ
プされるや否や、ターンオフする。更に、特別レール１
０２を比較的迅速に５Ｖへプルアップさせることは、ト
ランジスタＴCをターンオンさせるのに十分なものでは
ない。なぜならば、それは比較的高いターンオンスレッ
シュホールド電圧を有しているからである。従って、入
力ボンディングパッドＰへ印加される５Ｖにおける高論
理レベルがバイアス回路Ｂを過電圧保護モードへトリガ
させレシーバ回路１１６による入力信号の正しい解釈と
干渉する危険性はない。
【００４６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来の過電圧保護回路の一部を示した概略
図。
図。
【図２】 図１の回路の副回路を示した概略図。
【図３】 本発明を実現するのに有用な可能性のあるＥ
ＳＤ堅牢トランジスタを与えるべく特に製造された従来
のトランジスタの概略断面図。
ＳＤ堅牢トランジスタを与えるべく特に製造された従来
のトランジスタの概略断面図。
【図４】 図１の回路の別の副回路を示した概略図。
【図５】 本発明の特徴を示した半導体チップの一部の
概略平面図。
概略平面図。
【図６】 本発明に基づいて構成された回路の概略図。
【図７】 図６の回路の副回路を示した概略図。
【図８】 図６の回路の別の副回路を示した概略図。
１００ 半導体チップ １０２，１０４，１０６ 特別レール １０８ 主機能回路 １１０ 過電圧保護回路 １１２ 高電圧レール １１４ 低電圧レール １１６ レシーバ回路 １５０ 信号線 Ｂ バイアス回路 Ｄ ダイオード Ｐ 入力ボンディングパッド
Claims (20)
- 【請求項１】 集積回路装置において、 入力／出力回路と主機能回路とが集積化されている半導
体チップであって、前記主機能回路が前記入力／出力回
路を介して外部回路と通信を行う半導体チップ、 前記チップの周辺部に配設されているボンディングパッ
ドであって、高電圧供給を受取るためのボンディングパ
ッドと、低電圧供給を受取るためのボンディングパッド
と、外部回路からの信号を受取り且つそれを前記入力／
出力回路へ通信させる複数個の入力ボンディングパッド
とを包含する複数個のボンディングパッド、 高電圧供給を受取るボンディングパッドへ接続しており
前記高電圧供給を前記チップ内の点へ伝達させる高電圧
レール、 前記低電圧供給を受取り前記低電圧供給を前記チップ内
の点へ伝達させる低電圧レール、 前記入力ボンディングパッドに隣接して配設されている
少なくとも１個の特別レール、 各入力ボンディングパッドを前記特別レールへ接続させ
るダイオードであって、そのアノードが前記入力ボンデ
ィングパッドへ接続しており且つそのカソードが前記特
別レールへ接続しているダイオード、 前記特別レールへ接続している少なくとも１個のバイア
ス回路であって、前記特別レールと前記高電圧レールと
の間に接続されており前記特別レールを前記高電圧供給
近くの電圧へ充電させる第一トランジスタと、前記特別
レールと前記低電圧レールとの間に接続している第二ト
ランジスタと、前記特別レールと前記低電圧供給との間
に接続しており前記第二トランジスタを制御する制御回
路とを有するバイアス回路、を有しており、前記制御回
路が、前記特別レール上の電圧が前記高電圧供給の電圧
より高いトリガ電圧レベルへ迅速に上昇する場合に前記
第二トランジスタをターンオンさせ、それにより前記第
二トランジスタがオンである場合に前記入力ボンディン
グパッドと前記低電圧レールとの間に低インピーダンス
経路を形成し、従って前記入力／出力回路及び前記主機
能回路が前記トリガ電圧レベルを超える電圧から保護さ
れることを特徴とする集積回路装置。 - 【請求項２】 請求項１において、前記第二トランジス
タが寄生バイポーラ動作モードを有するＭＯＳトランジ
スタを有しており、前記制御回路がコンデンサと抵抗と
を有しており、前記コンデンサは前記特別レールと前記
第二トランジスタのゲートとの間に接続されており、前
記抵抗は前記第二トランジスタのゲートと前記低電圧レ
ールとの間に接続されており、前記コンデンサ及び抵抗
は、静電放電イベントの場合の前記特別レールの特性に
関する迅速に上昇する電圧に応答して前記第二トランジ
スタを迅速にターンオンさせるべく寸法設定されている
ことを特徴とする集積回路装置。 - 【請求項３】 請求項２において、更に、各入力ボンデ
ィングパッドに対応して前記入力／出力回路内において
レシーバ回路を有しており、且つ各入力ボンディングパ
ッドをそのレシーバ回路へ接続する高周波数インダクタ
を有していることを特徴とする集積回路装置。 - 【請求項４】 請求項１において、前記少なくとも一つ
の特別レールが４本の特別レールを有しており、この様
な各特別レールは前記半導体チップの四つの端部のうち
の一つに沿って配設されており、且つ前記少なくとも１
個のバイアス回路が、８個のバイアス回路を有してお
り、この様な各バイアス回路は一端が特別レールへ接続
しており、特別レール当たり２個のバイアス回路が設け
られていることを特徴とする集積回路装置。 - 【請求項５】 請求項２において、前記第二トランジス
タが約１．２Ｖと２．０Ｖとの間のターンオンスレッシ
ュホールド電圧を有していることを特徴とする集積回路
装置。 - 【請求項６】 請求項５において、前記第二トランジス
タがポリシリコンゲート、前記ゲートの側部におけるＬ
ＤＤスペーサ酸化物層、及び前記ゲートの端部を超えて
延在するチャンネル領域を画定する高度にドープしたソ
ース領域及びドレイン領域を有しており、前記チャンネ
ル領域の両端部が前記スペーサ酸化物層の下側に存在し
ており、それにより前記第二トランジスタが比較的高く
非破壊的な寄生導通を行うことが可能であることを特徴
とする集積回路装置。 - 【請求項７】 請求項１において、前記高電圧供給が、
通常、約３．３Ｖに維持され且つトリガ電圧レベルが約
７．０Ｖ乃至７．５Ｖの範囲内にあることを特徴とする
集積回路装置。 - 【請求項８】 請求項７において、前記高電圧供給を超
える入力ボンディングパッドへ印加された外部電圧が、
前記第二トランジスタをターンオンさせることなしに且
つ前記装置を介して高電流経路を形成することなしに、
前記特別レールを約５Ｖへプルアップすることが可能で
あることを特徴とする集積回路装置。 - 【請求項９】 半導体チップ上に形成されており且つ過
剰電圧保護能力を改良させた集積回路装置において、 外部から供給された電力を前記チップ内の点へ伝達させ
る高及び低電圧レール、 入力信号を外部供給源から前記チップへ通信する入力ボ
ンディングパッド、 各入力ボンディングパッドへ結合しているレシーバ回
路、 通常動作においては前記高電圧レール上の電圧近くの電
圧へ充電され且つ静電放電イベント期間中は前記入力ボ
ンディングパッドへ結合される特別レール、 前記特別レールと前記低電圧レールとの間に接続されて
いるＭＯＳクランプ用トランジスタであって、寄生バイ
ポーラ動作モードを有しており、前記入力ボンディング
パッド上に表われる静電放電イベントの開始時に迅速に
ターンオンし且つ前記バイポーラ動作モードへ入り、そ
れにより前記レシーバ回路が前記静電放電イベントの過
剰電圧から保護されるＭＯＳクランプ用トランジスタ、
を有することを特徴とする集積回路装置。 - 【請求項１０】 請求項９において、更に、前記特別レ
ールと前記クランプ用トランジスタのゲートとの間にコ
ンデンサが接続されており且つ前記クランプ用トランジ
スタのゲートと前記低電圧レールとの間に抵抗が接続さ
れており、前記コンデンサ及び抵抗が、前記静電放電イ
ベントの開始時に前記クランプ用トランジスタのゲート
をそのターンオンスレッシュホールドを超える電圧へ迅
速に変化させるべく寸法設定されていることを特徴とす
る集積回路装置。 - 【請求項１１】 請求項１０において、前記コンデンサ
が約２ｐＦの容量を有していることを特徴とする集積回
路装置。 - 【請求項１２】 請求項１０において、前記ＭＯＳクラ
ンプ用トランジスタが約１．２Ｖと２．０Ｖとの間のタ
ーンオンスレッシュホールドを有していることを特徴と
する集積回路装置。 - 【請求項１３】 請求項１０において、前記抵抗が３０
ＫΩから２００ＫΩの範囲内の抵抗を有するポリシリコ
ン抵抗であることを特徴とする集積回路装置。 - 【請求項１４】 請求項１０において、更に、前記高電
圧レールと前記特別レールとの間に接続されており通常
動作において前記特別レールを前記高電圧レール上の電
圧近くの電圧へ変化させるためのダイオード接続されて
いるＭＯＳトランジスタが設けられていることを特徴と
する集積回路装置。 - 【請求項１５】 半導体チップ上に形成されており且つ
過電圧保護能力を改良しているＭＯＳ集積回路装置にお
いて、 外部的に供給された電力を前記チップ内の点へ伝達させ
る高及び低電圧レール、 外部供給源から前記チップへ入力信号を通信させる入力
ボンディングパッド、 前記入力ボンディングパッドへ接続しており、前記入力
ボンディングパッド上に表われる静電放電イベント期間
中に前記入力ボンディングパッドを前記低電圧レールへ
クランプさせる回路、 各入力ボンディングパッドへ結合しているレシーバ回路
であって、各々がレシーバ入力ノードと、レシーバ出力
ノードと、前記入力ノードと出力ノードとの間の過電圧
感応ＭＯＳ回路とを具備するレシーバ回路、 各入力ボンディングパッドをそのレシーバ回路へ接続し
ており、前記入力ボンディングパッドと前記レシーバ入
力ノードとの間の距離を超えて前記導体の長さを延在さ
せるために複数個の屈曲部を包含する導体を有している
高周波数インダクタ、を有することを特徴とするＭＯＳ
集積回路装置。 - 【請求項１６】 請求項１５において、前記高周波数イ
ンダクタの導体が３００乃至４００ミクロンの実効長さ
を有していることを特徴とする集積回路装置。 - 【請求項１７】 請求項１５において、前記高周波数イ
ンダクタが、静電放電イベントの開始期間中に、前記レ
シーバ回路の最大周波数応答を超える周波数における電
圧信号が前記レシーバ回路を損傷することを防止するこ
とを特徴とする集積回路装置。 - 【請求項１８】 請求項１７において、前記高周波数イ
ンダクタが、前記レシーバ回路の最大周波数応答の２倍
を超える周波数で信号を実質的に減衰させるインダクタ
ンスを有していることを特徴とする集積回路装置。 - 【請求項１９】 請求項１５において、前記クランプ用
回路が、前記入力ボンディングパッドへ結合している特
別レールを有しており、且つ前記特別レールと前記低電
圧レールとの間に接続している幅広チャンネルＭＯＳト
ランジスタを有しており、前記ＭＯＳトランジスタがバ
イポーラ動作モードを有しており且つそのゲートにおい
て静電放電イベントの開始時に迅速にターンオンすべく
バイアスされていることを特徴とする集積回路装置。 - 【請求項２０】 請求項１９において、前記特別レール
が通常動作期間中に前記高電圧レールへ結合して前記特
別レールを前記高電圧レール上の電圧近くの電圧へ充電
させるが、前記入力ボンディングパッド上で受取った入
力信号が前記特別レールを前記高電圧レール上の電圧を
超える電圧へプルアップさせる場合に、前記高電圧レー
ルから分離されることを特徴とする集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/777,784 US5917220A (en) | 1996-12-31 | 1996-12-31 | Integrated circuit with improved overvoltage protection |
| US08/777784 | 1996-12-31 |
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|---|---|
| JPH10214936A true JPH10214936A (ja) | 1998-08-11 |
| JP4198222B2 JP4198222B2 (ja) | 2008-12-17 |
Family
ID=25111266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35659097A Expired - Lifetime JP4198222B2 (ja) | 1996-12-31 | 1997-12-25 | 過剰電圧保護を改良した集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5917220A (ja) |
| EP (1) | EP0851555B1 (ja) |
| JP (1) | JP4198222B2 (ja) |
| DE (1) | DE69737988D1 (ja) |
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