KR100523504B1 - 반도체 집적 회로 장치, 실장 기판 장치 및 실장 기판장치의 배선 절단 방법 - Google Patents

반도체 집적 회로 장치, 실장 기판 장치 및 실장 기판장치의 배선 절단 방법 Download PDF

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Abstract

제1 전원 배선은 제1 기능을 갖는 회로에 전원 전위를 공급한다. 제1 접지 배선은 상기 제1 기능을 갖는 회로에 접지 전위를 공급한다. 제1 보호 회로는 상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어, 상기 제1 기능을 갖는 회로를 보호한다. 제2 전원 배선은 제2 기능을 갖는 회로에 전원 전위를 공급한다. 제2 접지 배선은 상기 제2 기능을 갖는 회로에 접지 전위를 공급한다. 제2 보호 회로는 상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호한다. 소자는 상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 절단 상태로 한다.

Description

반도체 집적 회로 장치, 실장 기판 장치 및 실장 기판 장치의 배선 절단 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, MOUNTING SUBSTRATE APPARATUS AND WIRE CUTTING METHOD THEREOF}
본 발명은 정전기에 의한 회로 파괴를 방지하는 보호 회로를 구비한 반도체 집적 회로 장치, 이 반도체 집적 회로 장치가 실장된 실장 기판 장치, 및 반도체 집적 회로 장치에 형성된 기능이 다른 회로군의 전원선의 해제 방법에 관한 것으로, 특히 디지털 회로와 아날로그 회로를 혼재한 반도체 집적 회로 장치에 구비된 보호 회로에 관한 것이다.
종래부터, MOS 트랜지스터 회로를 갖는 대규모 집적 회로(이하 LSI라고 적는다)에는 정전 파괴로부터 회로를 보호하기 위한 보호 회로(보호 다이오드, 보호 트랜지스터 등으로 구성)가 내장되어 있다. 이 보호 회로는, 예를 들면 보호 트랜지스터, 보호 다이오드 등으로 구성된다.
상기 보호 회로는 LSI가 실제로 회로 기판에 실장되어 사용되는 이전의 취급 시에, 인체 또는 각종 장치로부터 LSI의 신호 입출력 단자에 정전기 방전(electrostatic discharge ; 이하 ESD라고 적는다)이 생길 때에, 정전기가 LSI 내부의 MOS 트랜지스터 회로에 도달하지 않도록 방전시켜서 MOS 트랜지스터 회로를 보호한다.
최근, 시스템 LSI는 다수의 다른 기능의 회로를 1칩에 탑재하여, 집적도를 높여 가는 경향에 있다. 예를 들면, 휴대 기기에 있어서는 RF 모듈 등의 아날로그 회로와 기저 대역 LSI의 융합 등과 같은 디지털 회로와 아날로그 회로의 혼재 LSI의 요망은 점점 더 증가하는 경향에 있다.
이와 같이 아날로그 회로와 디지털 회로를 혼재해 가는 경우, 아날로그 회로와 디지털 회로 사이의 간섭은 되도록이면 피해야만 한다. 예를 들면, 디지털 회로가 풀 가동되고 있을 때의 전원선 및 접지선에서는, 이들 자신으로부터 노이즈가 발생하여 혼재된 아날로그 회로에 영향을 끼치게 된다.
그러나, 노이즈의 영향을 너무 우려한 나머지, 아날로그 회로부에 디지털 회로부의 전원 배선이 연결되어 있지 않은 경우, ESD의 서지가 방전되는 전류 패스를 확보할 수 없게 된다.
상술한 바와 같이, 디지털 회로와 아날로그 회로를 혼재한 종래의 혼재 LSI의 보호 소자에 연결되는 전원 배선은 디지털 회로 동작에 기인하여 이 전원 배선에 생기는 전원 노이즈가 아날로그 회로부의 신호 전파를 방해하기 때문에, 아날로그 회로부의 정확한 회로 동작을 방해하는 요인이 된다는 문제가 있다.
예를 들면, 아날로그 전용 LSI와 디지털/아날로그 혼재 LSI가 회로 기판 상에 실장되어 있는 것으로 한다. 아날로그 전용 LSI로부터는 아날로그 신호(임의의 전압을 갖는 이득 신호)가 출력된다. 디지털/아날로그 혼재 LSI로는 아날로그/디지털(A/D) 컨버터와 디지털 시그널 프로세서(DSP)가 구비되고 있고, A/D 컨버터는 상기 아날로그 신호를 수신하여 디지털 신호로 변환하여, 이 디지털 신호를 DSP에 전달한다.
현재, 아날로그 전용 LSI로부터 출력된 아날로그 신호를, 디지털/아날로그 혼재 LSI에서 수신할 때에, DSP에 의한 디지털 회로에 의해서 노이즈가 발생하고, 이 노이즈가 아날로그 전용 LSI의 전원에 유입된 경우를 생각한다. 디지털 회로와 아날로그 회로가 모두 전원 전압 1.5V로 구동되어 있는 것으로 한다. 디지털/아날로그 혼재 LSI에 구비된 A/D 컨버터가 수신하는 아날로그 신호의 진폭이 1.5V로서, 그 전압을 감지하기 위한 A/D 컨버터의 비트가 10 비트, 즉 1024가지로 분할하여 사용하고 있는 것으로 한다. 이러한 경우, 아날로그 신호에서의 약 1.46㎷ 마다의 변화를 디지털 신호로서 샘플링하고 있는 것으로 된다. 따라서, 디지털 회로의 동작에 의해, 아날로그 전용 LSI의 전원이 수% 변동한 것만으로, 디지털/아날로그 혼재 LSI에 오동작이 발생한다. 즉, 디지털/아날로그 혼재 LSI는 아날로그 전용 LSI로부터 자기 자신의 전원 노이즈가 실린 아날로그 신호를 수신하게 되고, 이 아날로그 신호를 DSP로 연산하기 때문에, 잘못된 데이터를 다른 회로나 칩에 전송한다는 문제를 야기한다.
또한, LSI의 ESD 보호 소자의 필요성이 높은 것은 LSI의 제조 공정에서, 실리콘 칩의 상태에서 패키지에 봉입하여, 포장, 반송 등의 취급을 행하는 과정과, 회로 기판에 실장하는 과정이다. LSI가 실제로 회로 기판에 실장되어 회로 기판의 배선에 접속된 후에는 회로 기판 전체의 정전 용량이 커지게 되고, LSI 자신의 신호 입출력 단자가 노출될 기회가 적어지기 때문에, 보호의 필요성이 적어져, ESD 보호 소자를 삭제해도 거의 지장은 없다.
임의의 측면에서 본 본 발명의 반도체 집적 회로 장치는, 제1 기능을 갖는 회로에 전원 전위를 공급하는 제1 전원 배선과, 상기 제1 기능을 갖는 회로에 접지 전위를 공급하는 제1 접지 배선과, 상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와, 제2 기능을 갖는 회로에 전원 전위를 공급하는 제2 전원 배선과, 상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 제2 접지 배선과, 상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로, 및 상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선과의 사이 중 적어도 어느 한쪽 사이에 설치되어, 상기 한쪽의 사이를 절단 상태로 한 소자를 구비한다.
또한, 임의의 측면에서 본 본 발명의 실장 기판 장치는, 반도체 집적 회로 장치 및 상기 반도체 집적 회로 장치가 실장된 회로 기판을 구비한다. 상기 반도체 집적 회로 장치는 제1 기능을 갖는 회로에 전원 전위를 공급하는 제1 전원 배선과, 상기 제1 기능을 갖는 회로에 접지 전위를 공급하는 제1 접지 배선과, 상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와, 제2 기능을 갖는 회로에 전원 전위를 공급하는 제2 전원 배선과, 상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 제2 접지 배선과, 상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로, 및 상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 절단 상태로한 퓨즈 소자를 갖는다. 상기 회로 기판은 상기 제1 전원 배선, 제2 전원 배선, 제1 접지 배선, 및 제2 접지 배선에 각각 접속된 복수의 배선 패턴을 갖는다.
또한, 임의의 측면에서 본 본 발명의 실장 기판 장치의 배선 절단 방법은, 반도체 집적 회로 장치를 형성하는 단계와, 상기 반도체 집적 회로 장치를 회로 기판에 실장하는 단계와, 상기 반도체 집적 회로 장치 내의 상기 퓨즈 소자에 전압을 인가하여 상기 퓨즈 소자를 절단하는 단계를 포함한다. 상기 반도체 집적 회로 장치는, 제1 기능을 갖는 회로에 전원 전위를 공급하는 제1 전원 배선과, 상기 제1 기능을 갖는 회로에 접지 전위를 공급하는 제1 접지 배선과, 상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와, 제2 기능을 갖는 회로에 전원 전위를 공급하는 제2 전원 배선과, 상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 제2 접지 배선과, 상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로, 및 상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 접속 상태 및 절단 상태 중 어느 한쪽의 상태로 하는 퓨즈 소자를 구비하고 있다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 설명할 때, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
<제1 실시 형태>
우선, 본 발명의 제1 실시 형태의 반도체 집적 회로 장치에 대하여 설명한다. 도 1의 (a) 및 (b)는 제1 실시 형태의 반도체 집적 회로 장치 내부의 ESD 보호 회로의 구성을 도시하는 회로도이다. 도 1의 (a)는 후술하는 퓨즈 소자가 절단되어 있지 않은 상태를 나타내고, 도 1의 (b)는 퓨즈 소자가 절단된 상태를 나타내고 있다.
도 1의 (a)에 도시한 바와 같이, 반도체 집적 회로 장치 내에는, 디지털 회로부와 아날로그 회로부가 혼재되어 있다. 디지털 회로부 및 아날로그 회로부는 각각 소정의 기능을 갖는 회로로 이루어져 있다. 신호 입출력 단자 T1은 집적 회로 내의 디지털 회로부에 설치된 ESD 보호 소자에 접속되어 있다. 또한, 신호 입출력 단자 T2는 집적 회로 내의 아날로그 회로부에 설치된 ESD 보호 소자에 접속되어 있다.
상기 디지털 회로부의 전원 배선 VDD와 아날로그 회로부의 전원 배선 VDD-A 사이에는, 제1 퓨즈 소자 F1이 접속되어 있다. 또한, 디지털 회로부의 접지 배선 Vss와 아날로그 회로부의 접지 배선 Vss-A 사이에는, 제2 퓨즈 소자 F2가 접속되어 있다.
또한, 디지털 회로부의 전원 배선 VDD와 접지 배선 Vss 사이에는, 상기 ESD 보호 소자를 구성하는 p 채널 MOS 트랜지스터 TDP1, n 채널 MOS 트랜지스터 TDN1이 접속되어 있다. 아날로그 회로부의 전원 배선 VDD-A와 접지 배선 Vss-A 사이에는, 상기 ESD 보호 소자를 구성하는 p 채널 MOS 트랜지스터 TAP1, n 채널 MOS 트랜지스터 TAN1이 접속되어 있다.
상기 MOS 트랜지스터 TDN1의 게이트, 소스, 기판 영역은 접지 배선 Vss에 접속되어 있다. MOS 트랜지스터 TDN1의 드레인은 MOS 트랜지스터 TDP1의 드레인에 접속되어 있다. 이 MOS 트랜지스터 TDP1의 게이트, 소스, 기판 영역은 전원 배선 VDD에 접속되어 있다. 그리고, MOS 트랜지스터 TDP1 및 TDN1의 드레인에는, 상술한 신호 입출력 단자 T1이 접속되어 있다.
또한, MOS 트랜지스터 TAN1의 게이트, 소스, 기판 영역은 접지 배선 Vss-A에 접속되어 있다. MOS 트랜지스터 TAN1의 드레인은 MOS 트랜지스터 TAP1의 드레인에 접속되어 있다. 이 MOS 트랜지스터 TAP1의 게이트, 소스, 기판 영역은 전원 배선 VDD-A에 접속되어 있다. 그리고, MOS 트랜지스터 TAP1 및 TAN1의 드레인에는, 상술한 신호 입출력 단자 T2가 접속되어 있다.
이와 같이 구성된 보호 회로에서, MOS 트랜지스터의 기판 영역 및 소스와 드레인 사이의 pn 접합에, 순방향의 전압이 인가되었을 때는 순방향으로 전류가 흐른다. 한편, 상기 pn 접합에 역방향의 전압이 인가되었을 때, 즉 역 바이어스에 서지를 받았을 때는 pn 접합에 브레이크 다운이 발생하여, 이 브레이크 다운에 의해서 생긴 전압이 트리거가 되어 기판인 베이스의 전위를 약간 높게 한다. 이에 따라, MOS 트랜지스터의 소스-드레인 사이가 바이폴라 트랜지스터로서 온한다. 그리고, 소스-드레인 사이에 대전류가 흐름으로써, 저임피던스의 전류 패스가 형성된다. 이상의 현상에 의해, 보호 회로를 구성하는 MOS 트랜지스터 TDP1, TDN1, TAP 이 및 TAN1은 보호 소자로서 기능한다.
상기 보호 회로를 갖는 반도체 집적 회로 장치는 반도체 칩으로서 제조된 상태에서는 보호 회로 내의 퓨즈 소자 F1 및 F2가 절단되어 있지 않다. 즉, 이 반도체 집적 회로 장치가 실제로 회로 기판에 실장되는 이전에서는,퓨즈 소자 F1 및 F2가 비절단 상태로 되어 있다.
반도체 집적 회로 장치의 제조 공정에서는, 실리콘 칩의 상태에서 패키지에 봉입하여, 포장, 반송 등의 취급을 행하는 과정이나, 실리콘 칩을 회로 기판에 실장하는 과정이 존재한다. 상기 반도체 집적 회로 장치에서는 퓨즈 소자 F1 및 F2가 절단되어 있지 않기 때문에, 이들의 과정에서 반도체 집적 회로 장치에서 발생하는 ESD의 방전 패스가, 디지털 회로부의 입출력 단자 T1로부터 아날로그 회로부의 전원 배선 VDD-A(혹은 접지 배선 Vss-A)로의 전류 패스에 의한 경우에도, 또한 아날로그 회로부의 입출력 단자 T2로부터 디지털 회로부의 전원 배선 VDD(혹은 접지 배선 Vss)로의 전류 패스에 의한 경우에도 통상의 ESD 보호 동작이 가능하다.
통상 동작 시에는 상기 보호 회로에서의 MOS 트랜지스터 TDP1, TDN1, TAP1, 및 TAN1은 오프하고 있다. 이 때문에, 디지털 회로부의 전원 배선 VDD와 접지 배선 Vss 사이, 및 아날로그 회로부의 전원 배선 VDD-A와 접지 배선 Vss-A 사이로 전류가 흐르지 않아 회로 동작에 영향은 없다.
이것에 대하여, 입출력 단자 T1 또는 T2에 플러스의 ESD가 인가되었을 때, MOS 트랜지스터 TDP1 및 TAP1에서는, 드레인의 확산층으로부터 n웰 영역으로 순방향 전류가 흐르고, 전하를 전원 배선 VDD(또는 VDD-A)로 방전한다. 또한, MOS 트랜지스터 TDN1 및 TAN1에서는, 이들 MOS 트랜지스터 TDN1 및 TAN1의 드레인 내압을 초과한 역방향 전류가 흐르고, 전하를 접지 배선 Vss(또는 Vss-A)로 방전한다. 따라서, 플러스의 ESD가 집적 회로 내부의 소자에 도달하는 일은 없다.
또한, 입출력 단자 T1 또는 T2에 마이너스의 ESD가 인가되었을 때, MOS 트랜지스터 TDN1 및 TAN1에서는, 드레인의 확산층으로부터 p형 기판으로 순방향 전류가 흐르고, 전하를 접지 배선 Vss(또는 Vss-A)로 방전한다. 또한, MOS 트랜지스터 TDP1 및 TAP1에서는, 이들 MOS 트랜지스터 TDP1 및 TAP1의 드레인 내압을 초과한 역방향 전류가 흐르고, 전하를 전원 배선 VDD(또는 VDD-A)로 방전한다. 따라서, 마이너스의 ESD가 집적 회로 내부의 소자에 도달하는 일은 없다.
즉, 상기 MOS 트랜지스터 TDN1 및 TDP1로 구성되는 보호 회로는 입출력 단자 T1에 입력된 과전압(예를 들면, 서지 전압)을 전원 배선 VDD, 접지 배선 Vss, 전원 배선 VDD-A, 및 접지 배선 Vss-A 중 어느 것인가의 배선으로 방전시킨다. 마찬가지로, 상기 MOS 트랜지스터 TAN1 및 TAP1로 구성되는 보호 회로는 입출력 단자 T2에 입력된 과전압(예를 들면, 서지 전압)을 전원 배선 VDD, 접지 배선 Vss, 전원 배선 VDD-A, 및 접지 배선 Vss-A 중 어느 것인가의 배선으로 방전시킨다.
또한, 반도체 집적 회로 장치에 대하여, 이하와 같은 정전 내량 시험이 행하여진다.
이 시험에서는 복수의 기준 단자 중, 임의의 하나의 단자가 접지되고, 또한 복수의 신호 단자 중, 임의의 하나의 단자에, 100㎊의 전하가 2000V로 인가된다. 남은 기준 단자, 및 신호 단자는 개방된다. 기준 단자란, 전원 배선 VDD, VDD-A, 접지 배선 Vss, Vss-A에 각각 접속된 단자를 말한다. 상기 반도체 집적 회로 장치에서는, 퓨즈 소자 F1 및 F2가 절단되어 있지 않기 때문에, 이러한 정전 내량 시험행하는 것도 가능하다.
한편, 상기 반도체 집적 회로 장치를 실제로 회로 기판에 실장한 후에는, 반도체 집적 회로 장치의 외부로부터의 제어에 의해, 도 1의 (b)에 도시한 바와 같이, 보호 회로 내의 퓨즈 소자 F1 및 F2를 절단한다. 퓨즈 소자 F1을 절단함으로써, 디지털 회로부의 전원 배선 VDD와 아날로그 회로부의 전원 배선 VDD-A를 분단(전기적으로 절연 상태로)한다. 마찬가지로, 퓨즈 소자 F2를 절단함으로써, 디지털 회로부의 접지 배선 Vss와 아날로그 회로부의 접지 배선 Vss-A를 분단(전기적으로 절연 상태로)한다.
이상에 의해, 회로 기판에 실장되기 전의 반도체 집적 회로 장치에서는, 전원 배선 VDD와 VDD-A 사이가 퓨즈 소자 F1에 의해 접속되고, 접지 배선 Vss와 Vss-A 사이가 퓨즈 소자 F2에 의해 접속되어 있기 때문에, ESD가 인가된 경우에 정전기의 방전 에너지에 의해서 생기는 집적 회로의 파괴 또는 열화 불량을 방지할 수 있다. 또한, 통상, LSI에 대하여 실시해야만 하는, 상기 정전 내량 시험을 행하는 것이 가능하다.
상기 반도체 집적 회로 장치가 회로 기판에 실장된 실장 기판 장치에서는, 디지털 회로부의 전원 배선 VDD 및 접지 배선 Vss를 아날로그 회로부의 전원 배선 VDD-A 및 접지 배선 Vss-A로부터 각각 분단할 수 있기 때문에, 디지털 회로부의 동작에 기인한 전원 노이즈가 아날로그 회로부의 동작에 악영향을 미치게 하는 것을 방지할 수 있다. 이 결과, 아날로그 회로에서 우수한 특성의 동작을 실현할 수 있다.
또, 상술한 바와 같이, 반도체 집적 회로 장치(반도체 칩)를 회로 기판에 실장한 후에는, 전원 배선 VDD와 전원 배선 VDD-A 사이의 퓨즈 소자 F1, 및 접지 배선 Vss와 접지 배선 Vss-A 사이의 퓨즈 소자 F2를 절단함으로써, 디지털 회로부의 입출력 단자 T1로부터 아날로그 회로부의 전원 배선 VDD-A 및 접지 배선 Vss-A로의 방전 패스나, 아날로그 회로부의 입출력 단자 T2로부터 디지털 회로부의 전원 배선 VDD 및 접지 배선 Vss로의 방전 패스가 없어지게 된다. 그러나, 이들의 방전 패스가 없어지더라도, 반도체 집적 회로 장치가 실장되는 회로 기판의 정전 용량이 크고 반도체 집적 회로 장치의 신호 입력 단자가 노출될 기회가 적어지고, 또한 다른 보호 회로가 존재하기 때문에, 입력 보호의 필요성이 적어지기 때문에 거의 지장은 없다.
또, 이 실시 형태에서는 보호 소자로서 MOS 트랜지스터의 pn 접합을 이용한 예를 나타내었지만, 플래너형 다이오드의 pn 접합을 이용해도 된다.
<제2 실시 형태>
다음에, 본 발명의 제2 실시 형태의 반도체 집적 회로 장치가 회로 기판에 실장되어 이루어지는 실장 기판 장치에 대하여 설명한다.
도 2는 제2 실시 형태의 실장 기판 장치의 구성을 도시하는 사시도이다. 이 실장 기판 장치는, 도 2에 도시한 바와 같이, 상기 제1 실시 형태의 반도체 집적 회로 장치(11), 및 그 밖의 반도체 집적 회로 장치(12)가 회로 기판(13)에 실장된 것이다. 회로 기판(13)에는 반도체 집적 회로 장치(11)가 갖는 전원 배선 VDD, 전원 배선 VDD-A, 접지 배선 Vss, 접지 배선 Vss-A, 및 신호 입출력 단자 T1, T2 등에 대응하여 각각 접속되는 배선 패턴(14)이 형성되어 있다. 이들 배선 패턴(14)은 회로 기판(13)의 절연 기판 상에 배치되어 있다.
도 3에, 상기 반도체 집적 회로 장치(11)이 실장된 부분을 확대한 평면도를 나타낸다.
도 3에 도시한 바와 같이, 상기 반도체 집적 회로 장치(11)의 주위에는, 반도체 집적 회로 장치(11) 내의 전원 배선 VDD에 접속된 배선 패턴(14A)가 배치되어 있다. 마찬가지로, 반도체 집적 회로 장치(11)의 주위에는 전원 배선 VDD-A에 접속된 배선 패턴(14B), 접지 배선 Vss에 접속된 배선 패턴(14C), 접지 배선 Vss-A에 접속된 배선 패턴(14D), 신호 입출력 단자 T1에 접속된 배선 패턴(14E), 및 신호 입출력 단자 T2에 접속된 배선 패턴(14F)이 각각 배치되어 있다. 이들의 배선 패턴(14A∼14F)의 선단부는 실장 기판 장치의 전원 단자, 접지 단자, 및 신호 입출력 단자로서 사용된다.
상기 구성을 갖는 실장 기판 장치(13)는 실장된 반도체 집적 회로 장치(11)의 퓨즈 소자 F1 및 F2가 절단되기 전의 상태에서는, 포장, 반송 등의 취급을 행하는 과정에서, ESD의 방전 패스가 디지털 회로측의 배선 패턴(14E)(입출력 단자 T1)으로부터 아날로그 회로측의 배선 패턴(14B, 14D)(전원 배선 VDD-A, 접지 배선 Vss-A)으로의 전류 패스에 의한 경우에도, 또한 아날로그 회로측의 배선 패턴(14F)(입출력 단자 T2)으로부터 디지털 회로측의 배선 패턴(14A, 14C)(전원 배선 VDD, 접지 배선 Vss)으로의 전류 패스에 의한 경우에도 통상의 ESD 보호 동작이 가능하다.
이에 대하여, 반도체 집적 회로 장치(11)의 외부로부터의 제어에 의해, 퓨즈 소자 F1 및 F2를 절단하여, 디지털 회로부의 전원 배선 VDD와 아날로그 회로의 전원 배선 VDD-A, 및 디지털 회로부의 접지 배선 Vss와 아날로그 회로부의 접지 배선 Vss-A를 분단한 상태(전기적으로 절연 상태)에서는, 디지털 회로부의 동작에 기인한 전원 노이즈가 아날로그 회로부의 동작에 미치게 하는 악영향을 방지할 수 있다. 이 결과, 아날로그 회로에서 우수한 특성의 동작이 실현할 수 있다.
또, 상술한 바와 같이 반도체 집적 회로 장치(11)가 실장된 실장 기판 장치에서는, 전원 배선 VDD와 전원 배선 VDD-A 사이의 퓨즈 소자 F1, 및 접지 배선 Vss와 접지 배선 Vss-A 사이의 퓨즈 소자 F2를 절단함으로써, 디지털 회로측의 배선 패턴(14E)(입출력 단자 T1)으로부터 아날로그 회로측의 배선 패턴(14B, 14D)(전원 배선 VDD-A, 접지 배선 Vss-A)으로의 방전 패스나, 아날로그 회로측의 배선 패턴(14F)(입출력 단자 T2)으로부터 디지털 회로측의 배선 패턴(14A, 14C)(전원 배선 VDD, 접지 배선 Vss)으로의 방전 패스가 없어지게 된다. 그러나, 이들의 방전 패스가 없어져도, 반도체 집적 회로 장치(11)가 실장되는 회로 기판(13)의 정전 용량이 크고, 실장 기판 장치의 전원 단자, 접지 단자, 및 신호 입출력 단자가 노출될 기회가 적어지고, 또한 다른 보호 회로가 존재하므로 입력 보호의 필요성이 적어지기 때문에, 거의 지장은 없다.
<제3 실시 형태>
다음에, 본 발명의 제3 실시 형태에서는 반도체 집적 회로 장치가 실장된 실장 기판 장치에서 디지털 회로부와 아날로그 회로부 사이의 전원 배선 또는 접지 배선을 절단하는 방법에 대하여 설명한다.
도 4는 제3 실시 형태의 실장 기판 장치에서의 전원 배선의 절단 방법을 도시하는 도면이고, 도 5는 상기 실장 기판 장치에서의 접지 배선의 절단 방법을 도시하는 도면이다.
우선, 도 4에 도시한 바와 같이, 시험 장치의 프로브침(21)을 회로 기판 상의 배선 패턴(14A)과 배선 패턴(14B)과 컨택트시킨다. 배선 패턴(14A)은, 반도체 집적 회로 장치(11) 내의 디지털 회로부의 전원 배선 VDD에 접속되어 있고, 배선 패턴(14B)은 아날로그 회로부의 전원 배선 VDD-A에 접속되어 있다.
그 후, 배선 패턴(14A)에 플러스 또는 마이너스의 전류를 흘려서, 양자 사이에 직류 전압 V1을 인가한다. 이에 따라, 제1 퓨즈 소자 F1이 절단되고, 전원 배선 VDD와 전원 배선 VDD-A가 전기적으로 절연된다.
다음에, 도 5에 도시한 바와 같이, 시험 장치의 프로브침(21)을 회로 기판 상의 배선 패턴(14C)과 배선 패턴(14D)과 컨택트시킨다. 배선 패턴(14C)은 반도체 집적 회로 장치(11) 내의 디지털 회로부의 접지 배선 Vss에 접속되어 있고, 배선 패턴(14D)은 반도체 집적 회로 장치(11) 내의 아날로그 회로부의 접지 배선 Vss-A에 접속되어 있다.
그 후, 배선 패턴(14C)에 플러스 또는 마이너스의 전류를 흘려서, 양자 사이에 직류 전압 V2를 인가한다. 이에 따라, 제2 퓨즈 소자 F2가 절단되고, 접지 배선 Vss와 접지 배선 Vss-A가 전기적으로 절연된다.
이상 설명한 바와 같이 이 제3 실시 형태에서는, 반도체 집적 회로 장치가 회로 기판에 실장된 후, 제1 퓨즈 소자 F1의 양단에 전압을 인가함으로써, 전원 배선 VDD와 전원 배선 VDD-A 사이를 절단할 수 있다. 마찬가지로, 제2 퓨즈 소자 F2의 양단에 전압을 인가함으로써, 전원 배선 Vss와 전원 배선 Vss-A 사이를 절단할 수 있다.
종래, 반도체 집적 회로 장치를 회로 기판에 실장한 후, 반도체 집적 회로 장치 내의 전원선 또는 접지선을 절단하기 위해서는, 레이저에 의한 방법이나, FIB(Focused ion beam)를 사용한 방법 등밖에 없었다. 이 제3 실시 형태를 이용하면, 레이아웃 설계하기 전에 불량 해석이 동작 마진의 평가 등으로 절단하고자 하는 장소 등을 알고 있는 경우에는, 사전에 절단하고자 하는 장소에 퓨즈 소자를 삽입함으로써, 불량 해석 등의 샘플 칩을 빠르게 작성할 수 있다. 이에 따라, 반도체 집적 회로 장치의 평가, 해석의 총 처리 시간을 향상시키는 것이 가능하다.
또, 본 발명은 ESD 보호 회로로서, 디지털 회로에서의 전원 배선의 노이즈가 아날로그 회로에 영향을 주지 않는 것을 알고 있는 경우에는, 플러스의 ESD에 대한 입력 보호를 중시하여 제2 퓨즈 소자만을 설치하는 경우에도 적용 가능하다. 마찬가지로, 디지털 회로에서의 접지 배선의 노이즈가 아날로그 회로에 영향을 주지 않는 것을 알고 있는 경우에는, 마이너스의 ESD에 대한 입력 보호를 중시하여 제1 퓨즈 소자만을 설치하는 경우에도 적용 가능하다.
또한, 퓨즈 소자 F1, F2의 절단은, 레이저 빔의 조사를 이용하는 것이 아니고, 반도체 집적 회로 장치의 외부로부터의 전압 인가에 의해 행하는 것이기 때문에, 다층 배선 구조를 갖는 반도체 집적 회로 장치에서는 다층 배선의 중의 임의의 금속 배선층에 퓨즈 소자를 형성해도 된다.
또한, 상술한 실시 형태에서는, 반도체 집적 회로 장치 내의 전원 배선 VDD와 전원 배선 VDD-A 사이, 및 접지 배선 Vss와 접지 배선 Vss-A 사이에 퓨즈 소자 F1, F2를 각각 설치하고, 이들 퓨즈 소자를 절단함으로써, 전원 배선 간 및 접지 배선 간을 분단하였지만, 퓨즈 소자에 한하지는 않고, 퓨즈 소자 이외의 그 밖의 소자를 이용해도 된다.
또한, 상술한 각 실시 형태는 각각, 단독으로 실시할 수 있는 것뿐만 아니라, 적절하게 조합하여 실시하는 것도 가능하다. 또한, 상술한 각 실시 형태에는 여러가지의 단계의 발명이 포함되어 있고, 각 실시 형태에 있어서 개시한 복수의 구성 요건이 적절한 조합에 의해 여러가지의 단계의 발명을 추출하는 것도 가능하다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
이상 설명한 바와 같이 본 발명의 실시 형태에 따르면, 집적 회로 칩의 패키지, 포장, 반송 등의 취급에 있어서, 정전기 방전에 기인한 소자 파괴를 방지할 수 있음과 함께, 통상의 사용 시에는 디지털 전원선을 아날로그 전원선으로부터 분단할 수 있어, 디지털 회로 동작에 기인하는 전원 노이즈의 아날로그 회로로의 전파를 방지할 수 있는 반도체 집적 회로 장치, 실장 기판 장치 및 상기 전원선의 절단 방법을 제공하는 것이 가능하다.
도 1은 본 발명의 제1 실시 형태의 반도체 집적 회로 장치 내부의 ESD 보호 회로의 구성을 도시하는 회로도.
도 2는 본 발명의 제2 실시 형태의 실장 기판 장치의 구성을 도시하는 사시도.
도 3은 상기 제2 실시 형태의 실장 기판 장치에서의 반도체 집적 회로 장치가 실장된 부분을 확대한 평면도.
도 4는 본 발명의 제3 실시 형태의 실장 기판 장치에서의 전원 배선의 절단 방법을 도시하는 평면도.
도 5는 상기 제3 실시 형태의 실장 기판 장치에서의 접지 배선의 절단 방법을 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 12 : 반도체 집적 회로 장치
13 : 회로 기판
14, 14A∼14F : 배선 패턴
VDD : 디지털 회로부의 전원 배선
VDD-A : 아날로그 회로부의 전원 배선
Vss : 디지털 회로부의 접지 배선
Vss-A : 아날로그 회로부의 접지 배선 사이
F1 : 제1 퓨즈 소자
F2 : 제2 퓨즈 소자

Claims (33)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 기능을 갖는 회로에 전원 전위를 공급하는 제1 전원 배선과,
    상기 제1 기능을 갖는 회로에 접지 전위를 공급하는 제1 접지 배선과,
    상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어, 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와,
    제2 기능을 갖는 회로에 전원 전위를 공급하는 제2 전원 배선과,
    상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 제2 접지 배선과,
    상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로, 및
    상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 절단 상태로 한 퓨즈 소자
    를 포함하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 제1 기능을 갖는 회로는 디지털 회로이고, 상기 제2 기능을 갖는 회로는 아날로그 회로인 반도체 집적 회로 장치.
  8. 제6항에 있어서, 상기 제1 및 제2 보호 회로에는 입출력 단자가 각각 접속되어 있고, 상기 제1 및 제2 보호 회로는 상기 입출력 단자에 입력된 서지 전압을 상기 제1 전원 배선, 제1 접지 배선, 제2 전원 배선, 및 제2 접지 배선 중 어느 것인가의 배선으로 방전하는 반도체 집적 회로 장치.
  9. 제6항에 있어서, 상기 퓨즈 소자는 금속 배선으로 구성되어 있는 반도체 집적 회로 장치.
  10. 제6항에 있어서, 상기 퓨즈 소자는 다결정 실리콘 배선으로 구성되어 있는 반도체 집적 회로 장치.
  11. 제1 기능을 갖는 회로에 전원 전위를 공급하는 제1 전원 배선과,
    상기 제1 기능을 갖는 회로에 접지 전위를 공급하는 제1 접지 배선과,
    상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어, 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와,
    제2 기능을 갖는 회로에 전원 전위를 공급하는 제2 전원 배선과,
    상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 제2 접지 배선과,
    상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로, 및
    상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 접속 상태 및 절단 상태 중 어느 한쪽의 상태로 하는 퓨즈 소자
    를 포함하는 반도체 집적 회로 장치.
  12. 제11항에 있어서, 상기 제1 기능을 갖는 회로는 디지털 회로이고, 상기 제2 기능을 갖는 회로는 아날로그 회로인 반도체 집적 회로 장치.
  13. 제11항에 있어서, 상기 제1 및 제2 보호 회로에는 입출력 단자가 각각 접속되어 있고, 상기 제1 및 제2 보호 회로는 상기 입출력 단자에 입력된 서지 전압을 상기 제1 전원 배선, 제1 접지 배선, 제2 전원 배선, 및 제2 접지 배선 중 어느 것인가의 배선으로 방전하는 반도체 집적 회로 장치.
  14. 제11항에 있어서, 상기 퓨즈 소자는 금속 배선으로 구성되어 있는 반도체 집적 회로 장치.
  15. 제11항에 있어서, 상기 퓨즈 소자는 다결정 실리콘 배선으로 구성되어 있는 반도체 집적 회로 장치.
  16. 제11항에 있어서, 상기 퓨즈 소자는 상기 반도체 집적 회로 장치가 회로 기판에 실장된 후에 절단되는 반도체 집적 회로 장치.
  17. 실장 기판 장치에 있어서,
    반도체 집적 회로 장치를 포함하며,
    상기 반도체 집적 회로 장치는,
    제1 기능을 갖는 회로에 전원 전위를 공급하는 제1 전원 배선과,
    상기 제1 기능을 갖는 회로에 접지 전위를 공급하는 제1 접지 배선과,
    상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어, 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와,
    제2 기능을 갖는 회로에 전원 전위를 공급하는 제2 전원 배선과,
    상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 제2 접지 배선과,
    상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로, 및
    상기 제1 전원 배선과 상기 제2 전원 배선 사이, 및 상기 제1 접지 배선과 상기 제2 접지 배선 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 절단 상태로 한 퓨즈 소자를 포함하고,
    상기 반도체 집적 회로 장치가 실장된 회로 기판을 포함하며,
    상기 회로 기판은 상기 제1 전원 배선, 제2 전원 배선, 제1 접지 배선, 및 제2 접지 배선에 각각 접속된 복수의 배선 패턴을 포함하는 실장 기판 장치.
  18. 제17항에 있어서, 상기 제1 기능을 갖는 회로는 디지털 회로이고, 상기 제2 기능을 갖는 회로는 아날로그 회로인 실장 기판 장치.
  19. 제17항에 있어서, 상기 제1 및 제2 보호 회로에는 입출력 단자가 각각 접속되어 있고, 상기 제1 및 제2 보호 회로는 상기 입출력 단자에 입력된 서지 전압을 상기 제1 전원 배선, 제1 접지 배선, 제2 전원 배선, 및 제2 접지 배선 중 어느 것인가의 배선으로 방전하는 실장 기판 장치.
  20. 제17항에 있어서, 상기 퓨즈 소자는 금속 배선으로 구성되어 있는 실장 기판 장치.
  21. 제17항에 있어서, 상기 퓨즈 소자는 다결정 실리콘 배선으로 구성되어 있는 실장 기판 장치.
  22. 제17항에 있어서, 상기 퓨즈 소자는 상기 반도체 집적 회로 장치가 회로 기판에 실장된 후에 절단되는 실장 기판 장치.
  23. 퓨즈 소자를 구비한 반도체 집적 회로 장치를 형성하는 단계-상기 퓨즈 소자는, 제1 전원 배선과 제2 전원 배선 사이, 및 제1 접지 배선과 제2 접지 배선의 사이 중 적어도 어느 한쪽의 사이에 설치되어, 상기 한쪽의 사이를 접속 상태 및 절단 상태 중 어느 한쪽의 상태로 함-,
    상기 반도체 집적 회로 장치를 회로 기판에 실장하는 단계, 및
    상기 반도체 집적 회로 장치 내의 상기 퓨즈 소자를 절단하는 단계
    를 포함하는 실장 기판 장치의 배선 절단 방법.
  24. 제23항에 있어서, 상기 퓨즈 소자의 절단은 상기 퓨즈 소자에 전압을 인가함으로써 행해지는 실장 기판 장치의 배선 절단 방법.
  25. 제23항에 있어서, 상기 퓨즈 소자는 상기 반도체 집적 회로 장치가 회로 기판에 실장된 후에 절단되는 실장 기판 장치의 배선 절단 방법.
  26. 제23항에 있어서, 상기 퓨즈 소자는 상기 반도체 집적 회로 장치에 대하여, 정전 내량 시험이 행해진 후에 절단되는 실장 기판 장치의 배선 절단 방법.
  27. 제23항에 있어서, 상기 반도체 집적 회로 장치는 반도체 칩을 패키지 내에 봉입한 것인 실장 기판 장치의 배선 절단 방법.
  28. 제23항에 있어서,
    상기 제1 전원 배선은 제1 기능을 갖는 회로에 전원 전위를 공급하고,
    상기 제1 접지 배선은 상기 제1 기능을 갖는 회로에 접지 전위를 공급하며,
    상기 제2 전원 배선은 제2 기능을 갖는 회로에 전원 전위를 공급하고,
    상기 제2 접지 배선은 상기 제2 기능을 갖는 회로에 접지 전위를 공급하는 실장 기판 장치의 배선 절단 방법.
  29. 제23항에 있어서, 상기 제1 전원 배선과 상기 제1 접지 배선 사이에 접속되어, 상기 제1 기능을 갖는 회로를 보호하는 제1 보호 회로와, 상기 제2 전원 배선과 상기 제2 접지 배선 사이에 접속되어, 상기 제2 기능을 갖는 회로를 보호하는 제2 보호 회로를 구비하는 실장 기판 장치의 배선 절단 방법.
  30. 제28항에 있어서, 상기 제1 기능을 갖는 회로는 디지털 회로이고, 상기 제2 기능을 갖는 회로는 아날로그 회로인 실장 기판 장치의 배선 절단 방법.
  31. 제29항에 있어서, 상기 제1 및 제2 보호 회로에는 입출력 단자가 각각 접속되어 있고, 상기 제1 및 제2 보호 회로는 상기 입출력 단자에 입력된 서지 전압을 상기 제1 전원 배선, 제1 접지 배선, 제2 전원 배선, 및 제2 접지 배선 중 어느 것인가의 배선으로 방전하는 실장 기판 장치의 배선 절단 방법.
  32. 제23항에 있어서, 상기 퓨즈 소자는 금속 배선으로 구성되어 있는 실장 기판 장치의 배선 절단 방법.
  33. 제23항에 있어서, 상기 퓨즈 소자는 다결정 실리콘 배선으로 구성되어 있는 실장 기판 장치의 배선 절단 방법.
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