JP2001244338A - 半導体集積回路装置、半導体集積回路実装基板装置および半導体集積回路装置の入力保護機能解除方法 - Google Patents

半導体集積回路装置、半導体集積回路実装基板装置および半導体集積回路装置の入力保護機能解除方法

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JP2001244338A
JP2001244338A JP2000049590A JP2000049590A JP2001244338A JP 2001244338 A JP2001244338 A JP 2001244338A JP 2000049590 A JP2000049590 A JP 2000049590A JP 2000049590 A JP2000049590 A JP 2000049590A JP 2001244338 A JP2001244338 A JP 2001244338A
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integrated circuit
semiconductor integrated
signal input
input terminal
diode
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Yoshiaki Toyoshima
義明 豊島
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Abstract

(57)【要約】 【課題】集積回路チップのパッケージ、梱包、搬送等の
取り扱いにおいてESD に起因した素子破壊を防止し、通
常使用時には入力保護ダイオードを信号入力端子から分
断し、高速動作の妨げやラッチアップを防止する。 【解決手段】ＬＳＩ内部のＭＯＳゲート入力回路に接続
され、外部から入力信号を供給するための信号入力端子
10と、信号入力端子とＬＳＩ内部の電源ノードとの間に
順方向の向きで接続された入力保護用の第１のダイオー
ドD1および信号入力端子とＬＳＩ内部の接地ノードとの
間に逆方向の向きで接続された入力保護用の第２のダイ
オードD2と、信号入力端子10と第１のダイオードのＰ型
領域との間に挿入された第１のフューズ素子F1および外
部信号入力端子10と第２のダイオードのＮ型領域との間
に挿入された第２のフューズ素子F2とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、半導体集積回路実装基板装置および半導体集積回路
装置の入力保護機能解除方法に係り、特にＭＯＳゲート
入力回路を有するＬＳＩの入力保護回路に関するもの
で、例えばギガヘルツ（ＧＨｚ）領域の高周波で動作す
る集積回路装置に使用されるものである。
【０００２】
【従来の技術】ＭＯＳゲート入力回路を有するＬＳＩ、
例えばＭＯＳ型ＬＳＩにおいては、実際に回路基板に実
装されて使用される以前の取り扱いに際して信号入力端
子に人体または各種装置から静電気放電（electrostati
c discharge ；以下、ESD と記す）が印加された時に、
静電気が集積回路内部のＭＯＳゲート入力回路のＭＯＳ
ゲートに到達させないように放電させる保護回路（入力
保護ダイオード）が内蔵されている。
【０００３】図９は、MOS 型の集積回路に設けられた典
型的な入力保護回路の一例を示している。
【０００４】図９において、信号入力端子10は、集積回
路内部素子（ＭＯＳゲート入力回路11のＭＯＳゲート）
に接続されている。そして、集積回路内部の電源ノード
（ＶCC電源線）と信号入力端子10との間にはダイオード
D1が逆向きに配置され、信号入力端子10と集積回路内部
の接地ノード（接地線）との間にはダイオードD2が逆向
きに配置されている。
【０００５】上記入力保護回路において、通常の動作時
には、ダイオードD1、D2は逆方向にバイアスされ、回路
動作には影響を与えない。
【０００６】これに対して、信号入力端子10に正のESD
が印加された時には、ダイオードD1の順方向電流として
ＶCC電源線に電荷を放電させ、ダイオードD2の耐圧を超
えた逆方向電流として接地線に電荷を放電させるので、
ESD を集積回路内部素子に到達させない。
【０００７】また、信号入力端子に負のESD が印加され
た時には、ダイオードD2の順方向電流として接地線に電
荷を放電させ、ダイオードD1の耐圧を超えた逆方向電流
としてＶCC電源線に電荷を放電させるので、ESD を集積
回路内部素子に到達させない。
【０００８】しかし、ＧＨｚ領域の高周波で動作するＬ
ＳＩ（例えば携帯電話用ＬＳＩ）では、上記したような
入力保護ダイオードD1、D2のＰＮ接合による寄生容量が
高周波信号の伝搬を妨げ、高速動作を妨げる要因になる
ので、信号入力端子10に入力保護ダイオードD1、D2を接
続することが問題になる。
【０００９】また、一般に、集積回路の信号入力端子10
に接続されている入力保護ダイオードD1、D2がラッチア
ップを引き起こす原因となる場合があり、問題になる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
ＬＳＩの入力保護ダイオードは、その寄生容量が高周波
信号の伝搬を妨げ、高速動作を妨げる要因になるという
問題や、ラッチアップを引き起こす原因となる問題があ
った。
【００１１】集積回路の入力保護の必要性が高いのは、
集積回路の製造工程において、シリコンチップの状態か
らパッケージに封入し、梱包、搬送などの取り扱いをす
る過程と、回路基板に実装する過程である。ＬＳＩが実
際に回路基板に実装されて回路基板の配線に接続された
後は、回路基板全体の静電容量が大きくなることや、Ｌ
ＳＩ自身の信号入力端子が露出する機会が少なくなるの
で、入力保護の必要性が低くなり、入力保護回路を省略
しても殆んど支障はない。
【００１２】本発明は上記の点に着目してなされたもの
で、集積回路チップのパッケージ、梱包、搬送等の取り
扱いにおいてESD に起因した素子破壊を防止できるとと
もに、通常の使用時には入力保護ダイオードを信号入力
端子から分断でき、入力保護ダイオードに起因する高速
動作の妨げやラッチアップを防止し得る半導体集積回路
装置および半導体集積回路実装基板装置を提供すること
を目的とする。
【００１３】また、本発明は、半導体集積回路装置の通
常の使用に先だって入力保護ダイオードを信号入力端子
から分断可能になり、入力保護ダイオードに起因する高
速動作の妨げやラッチアップを防止し得る半導体集積回
路装置の入力保護機能解除方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、信号入力端子にＭＯＳゲート入力回路お
よび入力保護回路が接続された半導体集積回路装置であ
って、製造後の状態で外部からの制御により前記入力保
護回路が前記信号入力端子から分断され得るように形成
されたことを特徴とする。
【００１５】本発明の第２の半導体集積回路装置は、集
積回路内部の電源配線に外部電源電位を供給するための
電源端子と、前記集積回路内部の接地配線に外部接地電
位を供給するための接地端子と、前記集積回路内部のＭ
ＯＳゲート入力回路に接続され、外部から入力信号を供
給するための信号入力端子と、前記信号入力端子と集積
回路内部の電源ノードとの間にＰＮ接合の向きが順方向
の向きで接続された入力保護用の第１のダイオードおよ
び前記信号入力端子と集積回路内部の接地ノードとの間
にＰＮ接合の向きが逆方向の向きで接続された入力保護
用の第２のダイオードのうちの少なくとも一方のダイオ
ードと、前記信号入力端子と前記第１のダイオードのＰ
型領域との間に挿入された第１のフューズ素子および前
記外部信号入力端子と前記第２のダイオードのＮ型領域
との間に挿入された第２のフューズ素子のうちの少なく
とも一方のフューズ素子とを具備することを特徴とす
る。
【００１６】本発明の半導体集積回路実装基板装置は、
本発明の第２の半導体集積回路装置と、前記半導体集積
回路装置が実装され、前記電源端子に接続される電源配
線、前記接地端子に接続される接地配線および前記信号
入力端子に接続される入力配線を有する回路基板とを具
備することを特徴とする。
【００１７】本発明の半導体集積回路の入力保護機能解
除方法は、本発明の半導体集積回路実装基板装置または
それが組み込まれた電子装置における前記半導体集積回
路装置に対して、実質的に前記信号入力端子と前記電源
端子との間に正方向の電流を印加して前記第１のフュー
ズ素子を切断するステップまたは実質的に前記信号入力
端子と前記接地端子との間に負方向の電流を印加して前
記第２のフューズ素子を切断するステップのうちの少な
くとも一方のステップとを具備することを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１９】本発明の半導体集積回路装置は、ＬＳＩ製
造後に外部からの制御によりＬＳＩ内部の入力保護回路
を信号入力端子から分離し得るように形成されたことを
特徴とするものである。
【００２０】＜第１の実施の形態＞（ＬＳＩ） 図１は、本発明の第１の実施の形態に係るＬＳＩの内部
の入力保護回路部を示している。
【００２１】図１において、信号入力端子10は、集積回
路内部素子（ＭＯＳゲート入力回路11のＭＯＳゲート）
に接続されている。そして、集積回路内部の電源ノード
（ＶCC電源線）と信号入力端子10との間には、第１のフ
ューズ素子F1を介して入力保護用の第１のダイオードD1
が逆向きに接続されており、信号入力端子10と集積回路
内部の接地ノード（接地線）との間には、第２のフュー
ズ素子F2を介して入力保護用の第２のダイオードD2が逆
向きに接続されている。この場合、第１のダイオードD1
は、信号入力端子10側にアノード側、ＶCC電源線側にカ
ソード側の向きで配置され、第２のダイオードD2は、信
号入力端子10側にカソード側、接地線側にカソード側の
向きで配置されている。
【００２２】なお、入力保護ダイオードとしては、プレ
ナー型のＰＮ接合ダイオードや、ＭＯＳトランジスタの
ゲート・ソース・基板領域が接続された基板領域・ドレ
イン間のＰＮ接合が用いられる。
【００２３】上記構成の入力保護回路を有するＬＳＩ
は、製造完了状態（実際に回路基板に実装される以前の
状態）では、フューズ素子F1およびF2が非切断状態であ
る。
【００２４】したがって、集積回路の製造工程において
シリコンチップの状態からパッケージに封入し、梱包、
搬送などの取り扱いをする過程や、回路基板に実装する
過程においては、ダイオードD1およびD2による通常の入
力保護動作が可能である。
【００２５】即ち、通常の動作時には、ダイオードD1、
D2は逆方向にバイアスされ、回路動作には影響を与えな
い。これに対して、信号入力端子10に正のESD が印加さ
れた時には、ダイオードD1の順方向電流としてＶCC電源
線に電荷を放電させ、ダイオードD2の耐圧を超えた逆方
向電流として接地線に電荷を放電させるので、ESD を集
積回路内部素子に到達させない。また、信号入力端子に
負のESD が印加された時には、ダイオードD2の順方向電
流として接地線に電荷を放電させ、ダイオードD1の耐圧
を超えた逆方向電流としてＶCC電源線に電荷を放電させ
るので、ESD を集積回路内部素子に到達させない。
【００２６】一方、ＬＳＩを実際に回路基板に実装した
後には、ＬＳＩ外部からの制御により、フューズ素子F1
およびF2を切断し、入力保護用のダイオードD1およびD2
を信号入力端子10から分断（電気的に分離）することが
可能である。
【００２７】これにより、ＬＳＩの回路基板実装後に
は、入力信号経路からダイオードD1およびD2のＰＮ接合
による寄生容量を分離することが可能であり、例えばＧ
Ｈｚ領域の高周波で動作するＬＳＩの場合、ダイオード
D1およびD2が高速動作を妨げる要因になることもなく、
実動作時の高周波特性を向上させることが可能になる。
【００２８】また、入力保護用のダイオードD1およびD2
を信号入力端子10から分断することにより、ＬＳＩの信
号入力端子10に入力保護ダイオードが接続されている場
合のラッチアップ現象が発生するおそれがなくなる。こ
の点は、高周波で動作するＬＳＩに限らず、ＬＳＩ一般
に有効である。
【００２９】なお、上記したようにＬＳＩの回路基板実
装後は、入力保護用のダイオードD1およびD2を信号入力
端子10から分断して入力保護回路を不使用状態にして
も、回路基板全体の静電容量が大きくなることや、ＬＳ
Ｉ自身の信号入力端子10が露出する機会が少なくなるこ
とから、入力保護の必要性が低くなるので、殆んど支障
はない。
【００３０】次に、フューズ素子F1およびF2の非切断／
切断条件について説明する。
【００３１】ＬＳＩの取り扱いにおいて問題となるESD
は、図２に示す容量放電回路のようにモデル化される。
ここで、Ｖは直流電圧源、Ｃは電源容量、Ｒは電源抵
抗、ＳＷは電源容量Ｃに対する充電動作／放電動作を切
り換えるスイッチ素子である。
【００３２】いま、各種装置からESD が印加される場合
（マシンモデル）の等価動作として、R ＝O Ωとし、C
＝200pF に対して充電した後にＬＳＩの信号入力端子に
放電させるものとする。
【００３３】これに対して、人体からESD が印加される
場合（人体モデル）の等価動作として、R ＝1 ．5kΩと
し、C ＝50pFに対して充電した後にＬＳＩの信号入力端
子に放電させるものとする。
【００３４】上記マシンモデルの場合にはＶ= 500V以
上、人体モデルの場合にはＶ= 2000V以上の耐性を持て
ば、通常の取り扱いにおいてESD によるＬＳＩの損傷は
問題にならない。これらの場合には、ESD のエネルギー
は、主として入力保護用のダイオードD1、D2および入力
配線において熱となって消費される。
【００３５】上記マシンモデルのＶ= 500Vにおける静電
エネルギーは２５μｊ、人体モデルのＶ= 2000V におけ
る静電エネルギーは１００μｊであるが、人体モデルに
おいてはＲにおけるエネルギーの消費があるので、その
全てがＬＳＩに印加されるわけではない。
【００３６】上記説明から、ＬＳＩの入力保護回路にお
いては、最大100 μｊ程度のエネルギーを吸収すること
を想定すればよい。即ち、フューズ素子F1およびF2は、
ＬＳＩの信号入力端子10に100 μｊのエネルギーが印加
された時には切断せずに導通を維持し、これより大きな
エネルギーが印加された時に溶断する特性を持つことが
求められる。なお、上記フューズ素子F1が溶断する際に
入力保護用ダイオードD1に流れる電流はその順方向電流
の許容範囲内である必要があり、同様に、フューズ素子
F2が溶断する際に入力保護用ダイオードD2に流れる電流
はその順方向電流の許容範囲内である必要がある。
【００３７】図３（ａ）は、図１中の各フューズ素子F
1、F2の具体的な平面パターンを示しており、図３
（ｂ）は同図（ａ）中のＢ−Ｂ線に沿う断面構造を示し
ている。
【００３８】ＬＳＩの信号入力端子10とダイオードD1、
D2との間は、通常は金属配線が用いられるが、この金属
配線30の一部を細く形成してフューズ素子F1、F2とする
ことができる。この場合、フューズ素子F1、F2は金属配
線の下層の絶縁膜31と上層の絶縁膜32とで周囲を囲まれ
ている。
【００３９】金属配線30に例えばアルミニウム膜を用い
た場合、ある程度の直流電流を印加すると短時間に発熱
溶断に至ることが分っており、この電流値は周囲の絶縁
膜31、32の熱伝導性により異なるが、１０7 Ａ／ｃｍ2
程度である。
【００４０】図４は、二酸化シリコン膜で周囲を絶縁し
たアルミニウム配線が溶断に至る時間を測定した実験結
果である。配線膜厚Ｔは０．３μｍ、配線幅Ｗは０．３
μｍと０．２μｍの場合について実験した。また、実験
した範囲内において、フューズ素子は前記の100 μｊの
ESD が印加されても何らの特性変動をきたさなかった。
【００４１】この実験結果に基づき、フューズ素子F1、
F2は、配線膜厚Ｔ＝０．３μｍ、配線幅Ｗ＝０．２μｍ
によって構成した。
【００４２】＜第２の実施の形態＞（ＬＳＩ実装回路基
板） 第２の実施の形態では、本発明に係るＬＳＩが回路基板
に実装されたＬＳＩ実装回路基板について説明する。
【００４３】図５は、第２の実施の形態に係るＬＳＩ実
装回路基板装置の一例を示す。
【００４４】図５において、20は第１の実施の形態に係
るＬＳＩ、50は上記ＬＳＩ20が実装された実装回路基板
である。この実装回路基板50は、前記ＬＳＩ20のＶCC電
源端子、接地端子、信号入力端子10などに対応して接続
される配線パターン51が絶縁基板上に形成されている。
この配線パターン51の先端部は、実装回路基板50のＶCC
電源端子、接地端子GND 、信号入力端子INなどとして使
用される。
【００４５】上記構成のＬＳＩ実装回路基板は、実装さ
れたＬＳＩ20のフューズ素子F1およびF2が切断される前
の状態では、梱包、搬送などの取り扱いをする過程にお
いてはダイオードD1およびD2による通常の入力保護動作
が可能である。
【００４６】これに対して、ＬＳＩ外部からの制御によ
りフューズ素子F1およびF2が切断され、入力保護用のダ
イオードD1およびD2が信号入力端子10から分断された状
態では、入力信号経路からダイオードD1およびD2のＰＮ
接合による寄生容量を分離することが可能であり、実装
回路基板が例えばＧＨｚ領域の高周波動作用のものであ
る場合、入力保護用のダイオードD1およびD2が高速動作
を妨げる要因になることもなく、実動作時の高周波特性
を向上させることが可能になる。
【００４７】また、入力保護用のダイオードD1およびD2
を信号入力端子10から分断することにより、ＬＳＩの信
号入力端子10に入力保護ダイオードが接続されている場
合のラッチアップ現象が発生するおそれがなくなる。
【００４８】なお、実装回路基板装置は、入力保護用の
ダイオードD1およびD2が信号入力端子10から分断されて
入力保護回路が不使用の状態になっても、回路基板全体
の静電容量が大きくなり、入力保護の必要性が低くなる
ので、殆んど支障はない。
【００４９】＜第３の実施の形態＞（実装ＬＳＩの入力
保護特性解除方法） 第３の実施の形態では、第１の実施の形態に係るＬＳＩ
が第２の実施の形態のＬＳＩ実装回路基板のように実装
された状態、あるいは、さらにセット製品に組み込まれ
た状態、ＬＳＩ外部からの制御によりＬＳＩ内部の入力
保護回路を信号入力端子から分離する実装ＬＳＩの入力
保護特性解除方法について説明する。
【００５０】図６（ａ）、（ｂ）は、第３の実施の形態
に係るＬＳＩ実装回路基板装置の入力保護特性解除方法
の一例を示している。
【００５１】まず、図６（ａ）に示すように、試験装置
のプローブ針61を実装回路基板装置の信号入力端子INと
ＶCC電源端子にコンタクトさせ、信号入力端子INに正の
電流を３０ｍＡ、最大２０秒間印加するように両者間に
直流電圧Ｖ1 を印加することにより第１のフューズ素子
（図１中のF1）を切断する。この時、信号入力端子INに
印加した正の電流は、第１のダイオード（図１中のD1）
の順方向電流として流入するが、上記ダイオードD1の順
方向電流の範囲内であるので、上記ダイオードD1自身が
損傷することはない。
【００５２】次に、図６（ｂ）に示すように、試験装置
のプローブ針61を実装回路基板装置の信号入力端子INと
接地端子GND にコンタクトさせ、信号入力端子INに負の
電流を３０ｍＡ、最大２０秒間印加するように両者間に
直流電圧Ｖ2 を印加することにより第２のフューズ素子
（図１中のF2）を切断する。この時、信号入力端子INに
印加した負の電流は、第２のダイオード（図１中のD2）
の順方向電流として流出するが、上記ダイオードD2の順
方向電流の範囲内であるので、上記ダイオードD2自身が
損傷することはない。
【００５３】このようにフューズ素子F1、F2を切断した
後、ＬＳＩの所定の動作を確認することができた。
【００５４】なお、信号入力端子INに印加する電圧をラ
ンプ波形とし、フューズ素子F1、F2がそれぞれ切断する
まで印加電流レベルを次第に上昇させるようにしてもよ
い。
【００５５】また、フューズ素子F1、F2の切断後の状態
において、フューズ素子F1、F2が形成されていた配線の
ダイオード側配線の寄生容量による影響をできる限り除
外するためには、チップ上の入力パッドから集積回路内
部素子までの主配線から分岐して入力保護用ダイオード
D1あるいはD2に接続される分岐配線のうち、できるかぎ
り分岐点に近い部分にフューズ素子F1、F2を配置するこ
とが望ましい。
【００５６】また、本発明は、入力保護回路として、正
のESD に対する入力保護を重視して第１のダイオードD1
のみを設ける場合、あるいは、負のESD に対する入力保
護を重視して第２のダイオードD2のみを設ける場合にも
適用可能である。
【００５７】また、フューズ素子F1、F2の切断は、レー
ザービームの照射ではなく、ＬＳＩ外部からの電流印加
によって行うものであるので、多層配線構造を有するＬ
ＳＩにおいては多層配線の任意の金属配線層にフューズ
素子を形成してよい。
【００５８】＜第４の実施の形態＞（多結晶シリコン膜
によるフューズ素子の形成） 本発明に用いるフューズ素子は、第１の実施の形態で示
したアルミニウム膜に限らず、他の導電性膜を用いるこ
とも可能である。特に、ＬＳＩによく用いられる多結晶
シリコン膜は、フューズ素子に用いても良好な特性を示
し、この多結晶シリコン膜を用いたフューズ素子につい
て、以下に説明する。
【００５９】図７（ａ）は、本発明の第４の実施の形態
に係るＬＳＩの入力保護回路で保護ダイオードに接続さ
れるフューズ素子の具体的な平面パターンを示してお
り、図７（ｂ）は同図（ａ）のフューズ素子を含む半導
体基板上の断面構造を示している。
【００６０】ここでは、半導体基板上の多層配線の下部
に形成された長方形短片状の多結晶シリコン膜70の中間
部を細く形成した部分をフューズ素子として用いてい
る。そして、この多結晶シリコン膜70の両端部と上層配
線層に形成された配線71との間は、層間絶縁膜72、73中
に埋め込み形成された導電性プラグ74、75および中間配
線層に形成された中継接続パターン76を介して接続され
ている。
【００６１】多結晶シリコン膜は、ＭＯＳＦＥＴのゲー
ト配線層などに用いられており、金属配線に用いられる
アルミニウム膜と比べて、周囲の絶縁膜が厚く、その熱
伝導性が低くなる。また、多結晶シリコン膜は、微細な
パターン加工が可能であり、同一世代の加工技術を用い
て０．１μｍレベルの加工が可能である。したがって、
多結晶シリコン膜を用いたフューズ素子の配線幅を例え
ば０．１μｍに加工した場合は、アルミニウム膜配線を
用いたフューズ素子と比べて、直流電流の印加による溶
断が効率的に行われる利点がある。
【００６２】図８は、図７（ａ）および（ｂ）に示した
多結晶シリコン膜を用いたフューズ素子の印加直流電流
対溶断時間特性を示した。
【００６３】図８から分かるように、多結晶シリコン膜
を用いたフューズ素子の印加直流電流は、図３（ａ）お
よび（ｂ）に示したアルミニウム膜配線を用いたフュー
ズ素子と比べて、小さな直流電流による溶断が可能とな
る。
【００６４】
【発明の効果】上述したように本発明の半導体集積回路
装置および半導体集積回路実装基板装置によれば、集積
回路チップのパッケージ、梱包、搬送等の取り扱いにお
いてESD に起因した素子破壊を防止できるとともに、通
常の使用時には入力保護ダイオードを信号入力端子から
分断でき、入力保護ダイオードに起因する高速動作の妨
げ（性能の制約）やラッチアップを防止することがで
き、高性能の回路動作が可能になる。
【００６５】また、本発明の半導体集積回路装置の入力
保護機能解除方法によれば、半導体集積回路装置の通常
の使用に先だって入力保護ダイオードを信号入力端子か
ら分断可能になり、入力保護ダイオードに起因する高速
動作の妨げやラッチアップを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＬＳＩの内部
の入力保護回路部を示す回路図。
【図２】図１中の入力保護回路に対するESD 印加動作を
モデル化して示す回路図。
【図３】図１中の各フューズ素子の平面パターンおよび
断面構造の一例を示す図。
【図４】二酸化シリコン膜で周囲を絶縁したアルミニウ
ム配線が溶断に至る時間を測定した実験結果の一例を示
す図。
【図５】本発明の第２の実施の形態に係るＬＳＩ実装回
路基板装置の一例を概略的に示す平面図。
【図６】本発明の第３の実施の形態に係るＬＳＩ実装回
路基板装置の入力保護特性解除方法の一例を示す図。
【図７】本発明の第４の実施の形態に係るＬＳＩの入力
保護回路で保護ダイオードに接続されるフューズ素子の
平面パターンおよび断面構造の一例を示す図。
【図８】図７に示した多結晶シリコン膜を用いたフュー
ズ素子の印加直流電流対溶断時間特性を示す図。
【図９】MOS 型の集積回路に設けられた典型的な入力保
護回路の一例を示す回路図。
【符号の説明】
10…信号入力端子、 11…ＭＯＳゲート入力回路、 F1…第１のフューズ素子、 F2…第２のフューズ素子、 D1…入力保護用の第１のダイオード、 D2…入力保護用の第２のダイオード。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 信号入力端子にＭＯＳゲート入力回路お
    よび入力保護回路が接続された半導体集積回路装置であ
    って、製造後の状態で外部からの制御により前記入力保
    護回路が前記信号入力端子から分断され得るように形成
    されたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 集積回路内部の電源配線に外部電源電位
    を供給するための電源端子と、 前記集積回路内部の接地配線に外部接地電位を供給する
    ための接地端子と、 前記集積回路内部のＭＯＳゲート入力回路に接続され、
    外部から入力信号を供給するための信号入力端子と、 前記信号入力端子と集積回路内部の電源ノードとの間に
    ＰＮ接合が順方向の向きで接続された入力保護用の第１
    のダイオードおよび前記信号入力端子と集積回路内部の
    接地ノードとの間にＰＮ接合が逆方向の向きで接続され
    た入力保護用の第２のダイオードのうちの少なくとも一
    方のダイオードと、 前記信号入力端子と前記第１のダイオードのＰ型領域と
    の間に挿入された第１のフューズ素子および前記外部信
    号入力端子と前記第２のダイオードのＮ型領域との間に
    挿入された第２のフューズ素子のうちの少なくとも一方
    のフューズ素子とを具備することを特徴とする半導体集
    積回路装置。
  3. 【請求項３】 前記フューズ素子は、100 μｊのパルス
    電力の印加では溶断せず、３０ｍＡ、２０秒以内の直流
    電流の印加により切断する特性を持つことを特徴とする
    請求項２記載の半導体集積回路装置。
  4. 【請求項４】 前記フューズ素子は、膜厚０．３μｍの
    アルミニウム配線の一部が０．２μｍの配線幅に形成さ
    れてなり、周囲が二酸化シリコン膜で絶縁されているこ
    とを特徴とする請求項３記載の半導体集積回路装置。
  5. 【請求項５】 前記フューズ素子は、多結晶シリコン膜
    の一部が細く形成されてなり、周囲が絶縁膜で覆われて
    いる特徴とする請求項３記載の半導体集積回路装置。
  6. 【請求項６】 請求項２乃至５のいずれか１項に記載の
    半導体集積回路装置と、 前記半導体集積回路装置が実装され、前記電源端子に接
    続される電源配線、前記接地端子に接続される接地配線
    および前記信号入力端子に接続される配線のパターンを
    有する回路基板とを具備することを特徴とする半導体集
    積回路実装基板装置。
  7. 【請求項７】 請求項６記載の半導体集積回路実装基板
    装置またはそれが組み込まれた電子装置における前記半
    導体集積回路装置に対して、実質的に前記信号入力端子
    と前記電源端子との間に正方向の電流を印加して前記第
    １のフューズ素子を切断するステップまたは実質的に前
    記信号入力端子と前記接地端子との間に負方向の電流を
    印加して前記第２のフューズ素子を切断するステップの
    うちの少なくとも一方のステップとを具備することを特
    徴とする半導体集積回路装置の入力保護機能解除方法。
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