JP6073705B2 - ヒューズ回路及び半導体集積回路装置 - Google Patents
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Description
ヒューズ回路1は、ヒューズF1とヒューズF2とで構成される。ヒューズF1とヒューズF2は、それぞれ2つの接続端子を有し、各ヒューズの一方の接続端子は共通に接続される。この接続点は、ヒューズ回路1の出力端子N1である。各ヒューズのもう一方の接続端子は、それぞれ異なる電位の配線に接続される。説明のために、この異なる電位を電位VSSと、電位VSSよりも高い電位の電位VDDとする。また、ヒューズF1の抵抗値をRf1、ヒューズF2の抵抗値をRf2、出力端子N1の電位をV1とする。
ヒューズF1およびヒューズF2を切断していない状態においては、出力端子N1の電位V1と、VDDからヒューズF1とヒューズF2を経由してVSSに流れる電流IFは、次式で表される。
IF=(VDD−VSS)÷(Rf1+Rf2)・・・(2)
抵抗体の抵抗値は、シート抵抗と抵抗の幅Wと長さLとで求まる。ヒューズF1とヒューズF2は略同一のレイアウト形状であるから、幅Wと長さLは略同一であり、ヒューズF1を構成する抵抗体のシート抵抗はヒューズF2を構成する抵抗体のシート抵抗よりも高い。即ち、抵抗値Rf1は抵抗値Rf2よりも大きくなる。従って、どちらのヒューズも切断していない状態においては、出力端子N1の電位V1は、VDDとVSSとの中点電位よりも、VSSに近い電位となる。
V1−VSS=(1÷5)・(VDD−VSS)・・・(3)
となる。これは、一般的にスイッチやNOT回路の状態を確定するのに十分な電位である。
V1−VSS=(1÷1001)×(VDD−VSS)・・・(4)
となる。すなわち電位V1はほぼVSSの電位に等しくなるから、本実施形態において好適である。
ヒューズF1を切断した場合には、出力端子N1の電位はVSSレベルになるから論理値は「0」となる。従って、検出回路4の出力N4が検出状態「1」の場合に出力N5は「1」となり、検出回路4の出力N4が非検出状態「0」の場合に出力N5は「0」となる。一方、ヒューズF2を切断した場合には、出力端子N1の電位はVDDレベルになるから論理値は「1」となる。
検出回路4は、磁電変換素子であるホール素子4aと、増幅回路4bと、比較回路4cと、基準電圧回路4dで構成される。ホール素子4aの4つの端子のうち対向する2つの端子にはそれぞれ電源端子が接続され、残りの2つの端子は増幅回路4bの入力に接続される。増幅回路4bの出力は比較回路4cの入力の一方に接続され、比較回路4cのもう一方の端子には基準電圧回路4dの一方の端子に接続される。比較回路4cの出力は検出回路4の出力端子N4に接続され、基準電圧回路4dのもう一方の端子は電源端子に接続される。図6に示した検出回路4は以上のように構成され、次のように動作する。
2 スイッチ回路
4 検出回路
4a ホール素子
4b 増幅回路
4c 比較回路
4d 基準電圧回路
Claims (3)
- 異なる電位の端子の間に直列に接続された第一のヒューズと第二のヒューズを備え、
前記第一のヒューズと前記第二のヒューズは、シート抵抗が異なる抵抗体であって、前記第一のヒューズの抵抗値と前記第二のヒューズの抵抗値が異なることを特徴とするヒューズ回路。 - 前記第一のヒューズと前記第二のヒューズは、一方が低抵抗ポリシリコンであり、他方が高抵抗ポリシリコンであることを特徴とする請求項1に記載のヒューズ回路。
- 半導体基板上に集積された半導体集積回路装置であって
請求項1に記載のヒューズ回路と、
前記ヒューズ回路の出力端子に接続された論理回路と、を備えたことを特徴とする半導体集積回路装置。
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