JP4865302B2 - 半導体装置およびその製造方法 - Google Patents
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Description
半導体基板と、
該半導体基板上に設けられ、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクを含む電気ヒューズと、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの間に設けられた第1端子と、
前記第1のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第2端子と、
前記第2のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第3端子と、
前記第1端子に接続され、前記第1のヒューズリンクを切断するための電流を流すことの出来る第1スイッチング素子と、
前記第3端子に接続され、前記第2のヒューズリンクを切断するための電流を流すことの出来る第2スイッチング素子と、
前記第2端子に接続された電源と、
を備え、
前記第1のヒューズリンクは、前記第2のヒューズリンクよりも切断するのに必要な電流値が大きくなるように構成され、
前記第2のヒューズリンクを切断するときの電流経路に前記第1のヒューズリンクを含む様に構成されていることを特徴とする半導体装置が提供される。
また、本発明によれば、半導体基板と、
該半導体基板上に設けられ、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクを含む電気ヒューズと、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの間に設けられた第1端子と、
前記第1のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第2端子と、
前記第2のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第3端子と、
前記第1端子に接続され、前記第1のヒューズリンクを切断するための電流を流すことの出来る第1スイッチング素子と、
前記第3端子に接続され、前記第2のヒューズリンクを切断するための電流を流すことの出来る第2スイッチング素子と、
前記第2端子に接続された電源と、
を備え、
前記第1のヒューズリンクは、前記第2のヒューズリンクよりも切断するのに必要な電流値が大きくなるように構成され、
前記第2のヒューズリンクを切断するときの電流経路に前記第1スイッチング素子を含む様に構成されていることを特徴とする半導体装置が提供される。
半導体基板の上部に設けられ、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクを含む電気ヒューズを備え、
前記第1のヒューズリンクを介して前記第2のヒューズリンクに第1の電流を流して前記第2のヒューズリンクを切断する工程と、
前記第1の電流よりも電流値が高い第2の電流を前記第1のヒューズリンクに流して前記第1のヒューズリンクを切断する工程と、
を含む半導体装置の製造方法が提供される。
本実施の形態において、半導体装置100は、半導体基板(不図示)と、半導体基板上に形成された絶縁膜(不図示)と、その上に形成された電気ヒューズ200と、電気ヒューズ200の一端に接続された電源線220と、電気ヒューズ200の他端に接続された判定回路210とを含む。本実施の形態において、判定回路210は、切断するトランジスタの制御回路の機能も有する。
ここで、判定対象の電気ヒューズ200に接続された判定回路210から所定の信号を出力するとともに、電源線220を接地する。この状態で、電源線220との導通を検出することにより、判定対象の電気ヒューズ200が切断されているか否かを判定することができる。
図4(a)は、半導体装置100の上面図を部分的に示す図である。ここでは、第1のヒューズリンク202が銅含有金属膜により構成され、第2のヒューズリンク204がポリシリコン膜により構成された場合の例を示す。図4(b)は、図4(a)のA−A’断面図である。半導体装置100は、半導体基板102と、その上に形成されたフィールド絶縁膜104と、その上に形成された第2のヒューズリンク204と、その上に形成された層間絶縁膜(不図示)と、その上に形成された第1のヒューズリンク202とを含む。第2のヒューズリンク204は、MOSトランジスタのゲート電極と同じ層に、ゲート電極と同一工程で形成することができる。第2のヒューズリンク204と第1のヒューズリンク202とは、層間絶縁膜中に形成された第1のプラグ230を介して電気的に接続することができる。
半導体装置100は、図1に示した第1のトランジスタ206および第2のトランジスタ208にかえて、第3のトランジスタ250および第4のトランジスタ252を含む。この構成において、まず、第1のヒューズリンク202を切断する。第1のヒューズリンク202を切断する際には、第4のトランジスタ252をオンとするとともに第3のトランジスタ250をオフとする。これにより、第1のヒューズリンク202に電源線220からの電流が流れ、第1のヒューズリンク202が切断される。つづいて、第2のヒューズリンク204を切断する際には、第3のトランジスタ250および第4のトランジスタ252をオンとする。これにより、第3のトランジスタ250、第2のヒューズリンク204および第4のトランジスタ252の順に電源線220からの電流が流れ、第2のヒューズリンク204が切断される。
102 半導体基板
104 フィールド絶縁膜
200 電気ヒューズ
202 第1のヒューズリンク
204 第2のヒューズリンク
205 端子
206 第1のトランジスタ
208 第2のトランジスタ
210 判定回路
220 電源線
221 電源線
250 第3のトランジスタ
252 第4のトランジスタ
Claims (8)
- 半導体基板と、
該半導体基板上に設けられ、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクを含む電気ヒューズと、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの間に設けられた第1端子と、
前記第1のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第2端子と、
前記第2のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第3端子と、
前記第1端子に接続され、前記第1のヒューズリンクを切断するための電流を流すことの出来る第1スイッチング素子と、
前記第3端子に接続され、前記第2のヒューズリンクを切断するための電流を流すことの出来る第2スイッチング素子と、
前記第2端子に接続された電源と、
を備え、
前記第1のヒューズリンクは、前記第2のヒューズリンクよりも切断するのに必要な電流値が大きくなるように構成され、
前記第2のヒューズリンクを切断するときの電流経路に前記第1のヒューズリンクを含む様に構成されていることを特徴とする半導体装置。 - 半導体基板と、
該半導体基板上に設けられ、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクを含む電気ヒューズと、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの間に設けられた第1端子と、
前記第1のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第2端子と、
前記第2のヒューズリンクの前記第1端子が設けられた側とは反対側に設けられた第3端子と、
前記第1端子に接続され、前記第1のヒューズリンクを切断するための電流を流すことの出来る第1スイッチング素子と、
前記第3端子に接続され、前記第2のヒューズリンクを切断するための電流を流すことの出来る第2スイッチング素子と、
前記第2端子に接続された電源と、
を備え、
前記第1のヒューズリンクは、前記第2のヒューズリンクよりも切断するのに必要な電流値が大きくなるように構成され、
前記第2のヒューズリンクを切断するときの電流経路に前記第1スイッチング素子を含む様に構成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1スイッチング素子は、ソース・ドレインのいずれか一方が前記第1端子に接続されるとともにソース・ドレインのいずれか他方が接地された第1のトランジスタにより構成され、
前記第2スイッチング素子は、ソース・ドレインのいずれか一方が前記第3端子に接続されるとともにソース・ドレインのいずれか他方が接地された第2のトランジスタにより構成されている半導体装置。 - 請求項1から3いずれかに記載の半導体装置において、
前記第1のヒューズリンクおよび第2のヒューズリンクは、異なる材料により構成された半導体装置。 - 請求項1から4いずれかに記載の半導体装置において、
前記第1のヒューズリンクおよび第2のヒューズリンクは、異なる形状を有する半導体装置。 - 請求項1から5いずれかに記載の半導体装置において、
前記第1のヒューズリンクは銅を主成分として含む銅含有金属膜により構成され、前記第2のヒューズリンクはポリシリコン膜により構成された半導体装置。 - 半導体基板の上部に設けられ、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクを含む電気ヒューズを備え、
前記第1のヒューズリンクを介して前記第2のヒューズリンクに第1の電流を流して前記第2のヒューズリンクを切断する工程と、
前記第1の電流よりも電流値が高い第2の電流を前記第1のヒューズリンクに流して前記第1のヒューズリンクを切断する工程と、
を含む半導体装置の製造方法。 - 請求項1から6いずれかに記載の半導体装置を製造する方法であって、
前記第1のヒューズリンクを介して前記第2のヒューズリンクに電流を流して前記第2のヒューズリンクを切断する工程と、
前記第1のヒューズリンクに電流を流して前記第1のヒューズリンクを切断する工程と、
を含む半導体装置の製造方法。
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JP5149576B2 (ja) * | 2007-09-21 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
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US20120105136A1 (en) * | 2010-10-27 | 2012-05-03 | Thermaltherapeutic Systems, Inc. | Fuse link system for disposable component |
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US10181713B2 (en) * | 2014-10-17 | 2019-01-15 | Globalfoundries Inc. | Methods of post-process dispensation of plasma induced damage protection component |
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---|---|---|---|---|
US4769791A (en) * | 1986-08-06 | 1988-09-06 | Advanced Micro Devices, Inc. | On-chip pulse-width control circuit for SRAM memories |
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JPH0338861A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | 半導体装置 |
EP1227504B1 (en) * | 1991-08-28 | 2004-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
US5508969A (en) * | 1993-01-08 | 1996-04-16 | Integrated Device Technology, Inc. | Adjacent row shift redundancy circuit having signal restorer coupled to programmable links |
US5412593A (en) * | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
US6014052A (en) * | 1997-09-29 | 2000-01-11 | Lsi Logic Corporation | Implementation of serial fusible links |
US6021078A (en) * | 1998-01-27 | 2000-02-01 | Motorola, Inc. | Fuse circuit and method therefor which minimizes fuse grow back effect |
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US6227637B1 (en) * | 1998-05-14 | 2001-05-08 | Lsi Logic Corporation | Circuit and method for encoding and retrieving a bit of information |
US6356496B1 (en) * | 2000-07-07 | 2002-03-12 | Lucent Technologies Inc. | Resistor fuse |
JP2004063518A (ja) * | 2002-07-25 | 2004-02-26 | Sony Corp | 半導体装置 |
KR100476694B1 (ko) * | 2002-11-07 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 퓨즈 구조물 및 그 제조 방법 |
JP4364515B2 (ja) * | 2003-01-09 | 2009-11-18 | Okiセミコンダクタ株式会社 | ヒューズレイアウト,及びトリミング方法 |
JP2005039220A (ja) | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
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KR100535648B1 (ko) * | 2004-04-20 | 2005-12-08 | 주식회사 하이닉스반도체 | 블럭 선택 회로 |
US7176551B2 (en) * | 2004-05-19 | 2007-02-13 | United Microelectronics Corp. | Fuse structure for a semiconductor device |
JP2006210718A (ja) * | 2005-01-28 | 2006-08-10 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
US7190044B1 (en) * | 2005-08-30 | 2007-03-13 | United Microelectronics Corp. | Fuse structure for a semiconductor device |
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