JP7370291B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体装置は、特定の機能を実現する回路（以下、「機能回路」とする）を備えている。機能回路は、例えば、電圧値や電流値等の回路特性を製造後に変更可能にする観点から、経路にツェナーダイオードやフューズ等の切断可能な素子を含む回路（トリミング回路）を有して構成されることがある（例えば、特許文献１参照）。

特許文献１に記載されるトリミング回路は、電源と接地との間に、直列に接続された２本のフューズを含んでいる。このトリミング回路は、電源と直列に接続された２本のフューズとの間に、さらに、一端が電源と接続され、他端が電源側のフューズに接続される抵抗素子を含んでいる。このトリミング回路を有する半導体装置では、トリミング回路に含まれる２本のフューズのうち、一方のフューズを切断し、他方のフューズを残す（切断しない）ことによって、回路特性を変更することができる。

特開２００６－３４４７９３号公報

しかしながら、上述した従来の半導体装置では、回路特性を切り替える２本の直列接続されたフューズが正しい状態で切断されているか否かを事後的に検出することが困難な場合が生じ得る。具体的には、誤って２本のフューズが両方切断されてしまった場合と、切断されるべきフューズが切断されずに２本のフューズが両方残ってしまった場合である。以下、２本のフューズが共に切断されていない状態又は切断されている状態を、「異常な切断状態」と呼称する。

誤って２本のフューズが両方切断されてしまった場合には、トリミング回路と接続される端子の電位が浮いてしまう。従って、２本のフューズが両方切断されてしまった場合、正しい状態で切断されているのか、誤った状態で切断されているのかの検出が困難であった。

また、正しい切断状態が、電源側のフューズを切断し、接地側のフューズを残す状態である場合、２本のフューズが正しく切断されれば、２本のフューズの接続点の電圧は接地電圧となる。ところが、誤って２本のフューズが両方残った場合においても、２本のフューズの接続点の電圧は接地電圧となる。従って、電源側のフューズを切断し、接地側のフューズを残す場合には、正しい切断状態と、２本のフューズが両方残った誤った切断状態との違いを検出することができなかった。

本発明は、上述した事情に鑑みて、２本の直列接続されたフューズが共に短絡又は切断されている異常な切断状態を検出可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、第１端及び第２端をそれぞれ含む第１のフューズ及び第２のフューズを有し、前記第１のフューズの第２端と前記第２のフューズの第１端とが接続されて構成されるトリミング回路と、第１の電源と接続される第１端と、第２端とを含む第１の電流源と、第１端と、第２の電源と接続される第２端とを含む第２の電流源と、前記第１の電流源の前記第２端と接続される第１端と、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される第２端とを含む第１のスイッチと、前記第１のスイッチの第２端、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される第１端と、前記第２の電流源の前記第１端と接続される第２端とを含む第２のスイッチと、第１の電源と接続される第１端と、前記第１のフューズの第１端と接続される第２端とを含む第３の電流源と、前記第２のフューズの第２端と接続される第１端と、第２の電源と接続される第２端とを含む第４の電流源と、前記第１のスイッチの第２端、前記第２のスイッチの第１端、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される入力端と、出力端とを含むラッチ回路と、前記ラッチ回路の出力端と接続される第１入力端と、前記ラッチ回路の前記入力端と接続される第２入力端と、前記第１入力端に入力される信号と前記第２入力端に入力される信号との一致又は不一致を判定した結果を表す信号を出力する出力端とを含む判定回路と、を備えることを特徴とする。

本発明に係る半導体装置は、第１端及び第２端をそれぞれ含む第１のフューズ及び第２のフューズと、前記第１のフューズの第２端と接続される第１端と、前記第２のフューズの第１端と接続される第２端とを含む第１のスイッチと、を有するトリミング回路と、第１の電源と接続される第１端と、第２端とを含む第１の電流源と、第１端と、第２の電源と接続される第２端とを含む第２の電流源と、前記第１の電流源の第２端と接続される第１端と、前記第２のフューズの第１端及び前記第１のスイッチの第２端と接続される第２端とを含む第２のスイッチと、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される第１端と、前記第２の電流源の前記第１端と接続される第２端とを含む第３のスイッチと、第１の電源と接続される第１端と、前記第１のフューズの第１端と接続される第２端とを含む第３の電流源と、前記第２のフューズの第２端と接続される第１端と、第２の電源と接続される第２端とを含む第４の電流源と、前記第１のスイッチの第１端、前記第３のスイッチの第１端及び前記第１のフューズの第２端と接続される第１入力端と、前記第１のスイッチの第２端、前記第２のスイッチの第２端及び前記第２のフューズの第１端と接続される第２入力端と、前記第１入力端に入力される信号と、前記第２入力端に入力される信号との一致又は不一致を判定した結果を表す信号を出力する出力端とを含む判定回路と、を備えることを特徴とする。

本発明によれば、２本の直列接続されたフューズが共に短絡又は切断されている異常な切断状態を検出することができる。

第１の実施形態に係る半導体装置の回路図である。 第２の実施形態に係る半導体装置の回路図である。 第２の実施形態に係る半導体装置における制御回路の他の例を示すブロック図である。

以下、本発明の実施形態に係る半導体装置を、図面を参照して説明する。

［第１の実施形態］
図１は、第１の実施形態に係る半導体装置の一例である半導体装置１Ａの回路図である。
図１によれば、半導体装置１Ａは、トリミング回路１０Ａと、電流源１１～１４と、スイッチＳＷ１と、スイッチＳＷ２と、ラッチ回路２３と、ＥＸＮＯＲ回路２４と、制御回路２５Ａと、を備えている。

トリミング回路１０Ａは、直列接続されるフューズＦ１及びフューズＦ２を有している。第１のフューズとしての フューズＦ１及び第２のフューズとしてのフューズＦ２は、それぞれ第１端及び第２端を含んでいる。フューズＦ１とフューズＦ２とは、フューズＦ１の第２端とフューズＦ２の第１端とが接続されることによって、直列に接続されている。フューズＦ１とフューズＦ２との接続点は、ノードＮ２を形成している。

第１の電源３と第２の電源４との間には、２本の電流経路が形成されている。１本目の電流経路には、電流源１１と電流源１２とが直列に接続されている。また、電流源１１と電流源１２との間には、スイッチＳＷ１とスイッチＳＷ２とが直列に接続されている。スイッチＳＷ１とスイッチＳＷ２との接続点は、ノードＮ１を形成している。

第１の電流源としての電流源１１は、第１の電源３と接続される第１端と、第２端とを含んでいる。第２の電流源としての電流源１２は、第１端と、第２の電源４と接続される第２端とを含んでいる。

第１のスイッチとしてのスイッチＳＷ１は、電流源１１の第２端と接続される第１端と、フューズＦ１の第２端及びフューズＦ２の第１端と接続される第２端とを含んでいる。スイッチＳＷ１は、さらに、制御信号の入力端である制御端を含んでいる。この制御端には制御信号ＣＳ１が供給される。

第２のスイッチとしてのスイッチＳＷ２は、スイッチＳＷ１の第２端、フューズＦ１の第２端及びフューズＦ２の第１端と接続される第１端と、電流源１２の第１端と接続される第２端とを含んでいる。スイッチＳＷ２は、さらに、制御信号の入力端である制御端を含んでいる。この制御端には制御信号ＣＳ２が供給される。

２本目の電流経路には、電流源１３と電流源１４とが直列に接続されている。電流源１３と電流源１４との間には、トリミング回路１０Ａが接続されている。

第３の電流源としての電流源１３は、第１の電源３と接続される第１端と、フューズＦ１の第１端と接続される第２端とを含んでいる。第４の電流源としての電流源１４は、フューズＦ２の第２端と接続される第１端と、第２の電源４と接続される第２端とを含んでいる。

また、ノードＮ１とノードＮ２とは接続されている。すなわち、ノードＮ１及びノードＮ２は同一のノードを形成している（以下、このノードをノードＮ１と呼称する）。ノードＮ１は、さらに、バッファーである 直列接続された２個のインバータ２１、２２を介してラッチ回路２３と接続されている。

ラッチ回路２３は、インバータ２１、２２を介して、スイッチＳＷ１の第２端、スイッチＳＷ２の第１端、フューズＦ１の第２端及びフューズＦ２の第１端と接続される入力端と、出力端とを含んでいる。

判定回路としてのＥＸＮＯＲ回路２４は、ラッチ回路２３の出力端と接続される第１入力端２４ａと、ラッチ回路２３の入力端と接続される第２入力端２４ｂと、出力端を含んでいる。この出力端は、半導体装置１Ａの出力端子Ｔｏと接続されている。

制御回路２５Ａは、トリガ信号ＴＲＧが入力される入力端と、制御信号ＣＳ１が出力される第１出力端と、制御信号ＣＳ２が出力される第２出力端と、を含んでいる。制御回路２５Ａの第１出力端は、スイッチＳＷ１の制御端と接続されている。制御回路２５Ａの第２出力端は、スイッチＳＷ２の制御端と接続されている。
次に、半導体装置１Ａの動作について説明する。

電流源１１～１４は、それぞれ、電流Ｉ１～Ｉ４を供給している 。スイッチＳＷ１には第１の制御信号としての制御信号ＣＳ１が入力される。スイッチＳＷ２には第２の制御信号としての制御信号ＣＳ２が入力される。制御信号ＣＳ１、ＣＳ２は、例えば、制御回路２５Ａから供給される。制御回路２５Ａは、トリガ信号ＴＲＧが入力されると、制御信号ＣＳ１及び制御信号ＣＳ２を生成し、それぞれ、スイッチＳＷ１及びスイッチＳＷ２へ出力する。

制御信号ＣＳ１は、第１の信号レベルであるローレベル（以下、「Ｌレベル」とする）と第２の信号レベルであるハイレベル（以下、「Ｈレベル」とする）とを遷移する。制御信号ＣＳ１に基づいて、スイッチＳＷ１の開閉は制御される。スイッチＳＷ２の開閉は、制御信号ＣＳ２に基づいて制御される。制御信号ＣＳ２及びスイッチＳＷ２の開閉は、制御信号ＣＳ１及びスイッチＳＷ１の開閉と同様である。

ラッチ回路２３は、スイッチＳＷ１及びスイッチＳＷ２が、それぞれ、閉状態及び開状態である第１の開閉状態におけるノードＮ１の電位をラッチする。その後、スイッチＳＷ１及びスイッチＳＷ２を、第１の開閉状態から第２の開閉状態へ開閉状態を遷移させる。

スイッチＳＷ１及びスイッチＳＷ２が第２の開閉状態へ遷移すると、ラッチ回路２３から出力される信号ＳＯ１ が第１入力端２４ａに入力されるとともに、ラッチ回路２３へ入力される信号ＳＯ２が第２入力端２４ｂに入力される。信号ＳＯ１は、スイッチＳＷ１が閉じ、スイッチＳＷ２が開いている状態におけるノードＮ１の電位を示している。信号ＳＯ２は、スイッチＳＷ１が開き、スイッチＳＷ２が閉じている状態におけるノードＮ１の電位を示している。

ＥＸＮＯＲ回路２４は、制御信号ＣＳ２の信号レベルがＨレベルの期間において、信号ＳＯ１、ＳＯ２の信号レベルが一致しているか否（不一致）かを判定する。ＥＸＮＯＲ回路２４は、信号ＳＯ１、ＳＯ２が共にＬレベル又はＨレベルである場合、すなわち両方の信号ＳＯ１、ＳＯ２が一致している場合、一致と判定した結果を表すＨレベルの信号ＯＵＴを出力端子Ｔｏへ出力する。一方、ＥＸＮＯＲ回路２４は、信号ＳＯ１及び信号ＳＯ２がＬレベル及びＨレベル又はＨレベル及びＬレベルである場合、すなわち両方の信号ＳＯ１、ＳＯ２の信号レベルが不一致の場合、不一致と判定した結果を表すＬレベルの信号ＯＵＴを出力端子Ｔｏへ出力する。

次に、半導体装置１Ａを適用してフューズＦ１、Ｆ２の短絡 （非切断）及び切断の状態を検出する方法（以下、「状態検出方法」とする）について説明する。

＜第１の状態検出方法＞
第１の状態検出方法では、電流Ｉ１～Ｉ４が下記式（１）～（３）の条件を満たすように設定されている。具体的に説明すれば、電流Ｉ１と電流Ｉ２とが等しく（下記式（１）参照）、電流Ｉ３と電流Ｉ４とが等しく（下記式（２）参照）、電流Ｉ３（＝Ｉ４）が電流Ｉ２（＝Ｉ１）に対して十分に大きく（下記式（３）参照）設定されている。電流Ｉ３、Ｉ４が電流Ｉ１、Ｉ２に対して十分に大きいとは、電流Ｉ３、Ｉ４が電流Ｉ１、Ｉ２に対して１桁以上大きいことをいう。
Ｉ１＝Ｉ２ ・・・（１）
Ｉ３＝Ｉ４ ・・・（２）
Ｉ２＜＜Ｉ３ ・・・（３）

制御信号ＣＳ１及び制御信号ＣＳ２は、信号レベルがＬレベル→Ｈレベル→Ｌレベルと遷移する。また、制御信号ＣＳ２は、制御信号ＣＳ１の信号レベルがＬレベル→Ｈレベル→Ｌレベルと遷移した後に、その信号レベルがＬレベル→Ｈレベル→Ｌレベルと遷移するように設定されている。上記制御信号ＣＳ１、ＣＳ２の設定によって、第２の開閉状態は、スイッチＳＷ１が開き、スイッチＳＷ２が閉じた状態に設定される。

第１の開閉状態におけるノードＮ１の電位、すなわち信号ＳＯ１について説明する。
第１の開閉状態では、フューズＦ１、Ｆ２が共に短絡されている場合及びフューズＦ１、Ｆ２が共に切断されている場合、ノードＮ１の電位は第１の電源３の電位、すなわち、Ｈレベルになる。また、フューズＦ１が短絡され、フューズＦ２が切断されている場合、上記式（３）の関係から、ノードＮ１の電位はＨレベルになる。さらに、フューズＦ１が切断され、フューズＦ２が短絡されている場合、上記式（３）の関係から、ノードＮ１の電位は第２の電源４の電位、すなわちＬレベルになる。

ラッチ回路２３は、例えば、制御信号ＣＳ１の信号レベルがＨレベルからＬレベルへ遷移する際、すなわちスイッチＳＷ１がオフするタイミングで、第１の開閉状態（スイッチＳＷ１が閉じ、スイッチＳＷ２が開いた状態）におけるノードＮ１の電位をラッチする。

続いて、第２の開閉状態におけるノードＮ１の電位、すなわち信号ＳＯ２と、信号ＯＵＴについて説明する。

第２の開閉状態では、フューズＦ１、Ｆ２が共に短絡されている場合及びフューズＦ１、Ｆ２が共に切断されている場合、ノードＮ１の電位は第２の電源４の電位、すなわち、Ｌレベルになる。また、フューズＦ１が短絡され、フューズＦ２が切断されている場合、上記式（３）の関係から、ノードＮ１の電位は第１の電源３の電位、すなわちＨレベルになる。さらに、フューズＦ１が切断され、フューズＦ２が短絡されている場合、上記式（３）の関係から、ノードＮ１の電位はＬレベルになる。

信号ＯＵＴは、信号ＳＯ１、ＳＯ２が共にＬレベル又はＨレベルである場合、その信号レベルはＨレベルになる。一方、信号ＳＯ１及び信号ＳＯ２がＬレベル及びＨレベル又はＨレベル及びＬレベルである場合、信号ＯＵＴの信号レベルはＬレベルになる。

第１の状態検出方法によれば、フューズＦ１、Ｆ２が想定される状態で切断された正常な切断状態であれば、信号ＯＵＴの信号レベルはＨレベルになる。ここで、正常な切断状態は、フューズＦ１、Ｆ２の何れか一方が切断され、他方が短絡されている状態である。一方、フューズＦ１、Ｆ２が想定外の状態で切断された異常な切断状態であれば、信号ＯＵＴの信号レベルはＬレベルになる。ここで、異常な切断状態は、フューズＦ１、Ｆ２が共に切断又は短絡されている状態である。

故に、第１の状態検出方法によれば、信号ＯＵＴの信号レベルがＬレベルの場合に、フューズＦ１、Ｆ２が異常な切断状態であることを検出できる。

また、フューズＦ１、Ｆ２が切断されているか否（短絡されている）か、すなわちフューズＦ１、Ｆ２の切断状態を検出する際に、フューズＦ１、Ｆ２に大電流を流す必要がない。従って、第１の状態検出方法によれば、フューズＦ１、Ｆ２への損傷発生を防止することができる。

さらに、第１の状態検出方法によれば、半導体装置１Ａがパッケージ状態であっても、フューズＦ１、Ｆ２の異常な切断状態を検出することができる。

＜第２の状態検出方法＞
第２の状態検出方法は、第１の状態検出方法に対して、電流Ｉ１と電流Ｉ２の設定と、第２の開閉状態の設定が相違するが、その他は第１の状態検出方法と実質的に相違しない。そこで、第２の状態検出方法を説明するにあたり、第１の状態検出方法と重複する説明については、簡略又は省略して説明する。

第２の状態検出方法では、電流Ｉ１～Ｉ４が上記式（２）及び（３）並びに下記式（４）の条件を満たすように設定されている。具体的に説明すれば、電流Ｉ１は電流Ｉ２よりも小さく（下記式（４）参照）、電流Ｉ３と電流Ｉ４とが等しく（上記式（２）参照）、電流Ｉ３（＝Ｉ４）が電流Ｉ２（＞Ｉ１）よりも十分に大きく（上記式（３）参照）設定されている。
Ｉ１＜Ｉ２ ・・・（４）

制御信号ＣＳ１及び制御信号ＣＳ２は、信号レベルがＬレベル→Ｈレベル→Ｌレベルと遷移する。制御信号ＣＳ２は、制御信号ＣＳ１の信号レベルがＨレベルである期間にその信号レベルがＬレベルからＨレベルに遷移する。上記制御信号ＣＳ１、ＣＳ２の設定によって、第１の開閉状態では、制御信号ＣＳ１及び制御信号ＣＳ２が、それぞれ、Ｈレベル及びＬレベルとなる。また、第２の開閉状態では、制御信号ＣＳ１及び制御信号ＣＳ２は、共にＨレベルとなる。

従って、第２の状態検出方法では、第１の開閉状態は、スイッチＳＷ１が閉じ、スイッチＳＷ２が開いた状態に設定される。第２の開閉状態は、スイッチＳＷ１、ＳＷ２が共に閉じた状態に設定される。また、ラッチ回路２３は、第１の開閉状態（スイッチＳＷ１が閉じ、スイッチＳＷ２が開いた状態）に遷移した後、第２の開閉状態（スイッチＳＷ１、ＳＷ２が共に閉じた状態）に遷移する前に、ノードＮ１の電位をラッチする。すなわち、第１の開閉状態におけるノードＮ１の電位がラッチされる。

第２の状態検出方法における信号ＳＯ１、信号ＳＯ２及び信号ＯＵＴの信号レベルの遷移は、第１の状態検出方法における信号ＳＯ１、信号ＳＯ２及び信号ＯＵＴの信号レベルの遷移と同様である。従って、Ｌレベルの信号ＯＵＴがＥＸＮＯＲ回路２４から出力されていれば、フューズＦ１、Ｆ２が異常な切断状態であることを検出できる。第２の状態検出方法によれば、第１の状態検出方法と同様の効果を得ることができる。

＜第３の状態検出方法＞
第３の状態検出方法は、第１の状態検出方法に対して、電流Ｉ３と電流Ｉ４の設定及びフューズＦ１、Ｆ２が共に短絡されている場合における信号ＳＯ１の信号レベルが相違するが、その他は第１の状態検出方法と実質的に相違しない。そこで、第３の状態検出方法を説明するにあたり、第１の状態検出方法と重複する説明については、簡略又は省略して説明する。

第３の状態検出方法では、電流Ｉ１～Ｉ４が上記式（１）及び（３）並びに下記式（５）の条件を満たすように設定されている。具体的に説明すれば、電流Ｉ１は電流Ｉ２と等しく（上記式（１）参照）、電流Ｉ３は電流Ｉ４よりも小さく（下記式（５）参照）、電流Ｉ３（＜Ｉ４）が電流Ｉ２（＝Ｉ１）よりも十分に大きく（上記式（３）参照）設定されている。
Ｉ３＜Ｉ４ ・・・（５）

第１の開閉状態では、フューズＦ１、Ｆ２が共に短絡されている場合、上記式（３）及び（５）の関係から、ノードＮ１の電位は、第２の電源４の電位になる。すなわち信号ＳＯ１の信号レベルはＬレベルになる。なお、フューズＦ１、Ｆ２が共に切断されている場合、フューズＦ１が短絡され、フューズＦ２が切断されている場合及びフューズＦ１が切断され、フューズＦ２が短絡されている場合における信号ＳＯ１の信号レベルは、第１の状態検出方法と同様である。

また、第２の開閉状態では、フューズＦ１、Ｆ２が共に短絡されている場合、フューズＦ１、Ｆ２が共に切断されている場合、フューズＦ１が短絡され、フューズＦ２が切断されている場合及びフューズＦ１が切断され、フューズＦ２が短絡されている場合における信号ＳＯ２の信号レベルは、第１の状態検出方法と同様である。

信号ＯＵＴの信号レベルは、フューズＦ１、Ｆ２が共に短絡されている場合、一致を示すＨレベルになる。また、フューズＦ１、Ｆ２が共に切断されている場合、フューズＦ１が短絡され、フューズＦ２が切断されている場合及びフューズＦ１が切断され、フューズＦ２が短絡されている場合における信号ＯＵＴの信号レベルは、第１の状態検出方法と同様である。

また、第３の状態検出方法では、フューズＦ１、Ｆ２が共に短絡されている場合、上記式（１）、（３）及び（５）の条件から、半導体装置１Ａ内の消費電流がゼロにならない 。半導体装置１Ａ内の消費電流について説明すれば、上述した第１、２の状態検出方法では、何れの場合においても消費電流は発生しない。すなわち、消費電流はゼロである。また、第３の状態検出方法では、フューズＦ１、Ｆ２が共に短絡されている場合を除く３つの場合において、半導体装置１Ａ内の消費電流はゼロである。

第３の状態検出方法では、フューズＦ１、Ｆ２が正常な切断状態にある場合の他、フューズＦ１、Ｆ２が共に短絡されている場合においても、信号ＯＵＴの信号レベルがＨレベルとなる。一見すると、フューズＦ１、Ｆ２が正常な切断状態にある場合と、フューズＦ１、Ｆ２が共に短絡されたフューズＦ１、Ｆ２の異常な切断状態との区別ができないようにも思える。しかしながら、第３の状態検出方法では、フューズＦ１、Ｆ２が正常な切断状態にある場合における半導体装置１Ａ内の消費電流と、フューズＦ１、Ｆ２が共に短絡された場合における半導体装置１Ａ内の消費電流とでは、電流の有無という明確な差異が生じる。

第３の状態検出方法によれば、第１の状態検出方法及び第２の状態検出方法と同様の効果を得ることができる。また、第３の状態検出方法によれば、信号ＯＵＴの信号レベル及び半導体装置１Ａ内の消費電流の２個の情報から、フューズＦ１、Ｆ２の異常な切断状態をより詳細に判別することができる。具体的に説明すれば、フューズＦ１、Ｆ２の異常な切断状態のうち、フューズＦ１、Ｆ２が共に短絡されている状態なのか、フューズＦ１、Ｆ２が共に切断されている状態なのかを判別することができる。

なお、上述した第３の状態検出方法は、電流Ｉ１が電流Ｉ２と等しい場合、すなわち上記式（１）が成立する場合を説明しているが、電流Ｉ１は必ずしも電流Ｉ２と等しくなくてもよい。電流Ｉ１は電流Ｉ２よりも小さくてもよい。この場合における信号ＳＯ１、ＳＯ２、ＯＵＴ及び消費電流の有無は、電流Ｉ１が電流Ｉ２と等しい場合における信号ＳＯ１、ＳＯ２、ＯＵＴ及び消費電流の有無と同様である。換言すれば、第３の状態検出方法は、電流Ｉ１が電流Ｉ２以下（Ｉ１≦Ｉ２）であればよい。

本実施形態によれば、フューズＦ１、Ｆ２が共に短絡している状態又はフューズＦ１、Ｆ２が共に切断されている状態である異常な切断状態を検出することができる。また、本実施形態によれば、半導体装置１Ａがパッケージ状態であっても、フューズＦ１、Ｆ２が正常な切断状態であるか否（異常な切断状態である）かを検出することができる。さらに、フューズＦ１、Ｆ２を損傷させることなく、フューズＦ１、Ｆ２が正常な切断状態であるか否かを検出することができる。

また、第３の状態検出方法を適用すれば、フューズＦ１、Ｆ２の異常な切断状態のうち、フューズＦ１、Ｆ２が共に短絡している状態及びフューズＦ１、Ｆ２が共に切断されている状態の何れの状態であるかを検出することができる。

［第２の実施形態］
図２は第２の実施形態に係る半導体装置の一例である半導体装置１Ｂの回路図である。図２に示される半導体装置１Ｂは、フューズＦ１、Ｆ２の短絡及び切断の状態を検出する状態（以下、「状態検出モード」とする）である。

半導体装置１Ｂは、半導体装置１Ａに対して、トリミング回路１０Ａ及び制御回路２５Ａの代わりにトリミング回路１０Ｂ及び制御回路２５Ｂを備える点と、スイッチＳＷ１の第２端及びスイッチＳＷ２の第１端の接続先と、ラッチ回路２３が省略されている点とで相違するが、その他の点は同様である。そこで、本実施形態では、上記相違する点を中心に説明し、半導体装置１Ａと重複する説明については省略する。

図２によれば、半導体装置１Ｂは、トリミング回路１０Ｂと、電流源１１～１４と、スイッチＳＷ１と、スイッチＳＷ２と、ＥＸＮＯＲ回路２４と、制御回路２５Ｂと、を備えている。

トリミング回路１０Ｂは、直列接続されるフューズＦ１及びフューズＦ２と、第１のスイッチとしてのスイッチＳＷ３と、を有している。スイッチＳＷ３は、フューズＦ１の第２端と接続される第１端と、フューズＦ２の第１端と接続される第２端と、制御信号としての制御信号ＣＳ１が入力される制御端と、を含んでいる。

スイッチＳＷ３の第１端は、フューズＦ１の第２端に加え、さらに第３のスイッチとしてのスイッチＳＷ２の第１端と接続されている。スイッチＳＷ３の第１端、フューズＦ１の第２端及びスイッチＳＷ２の第１端の接続点は、ノードＮ３を形成している。さらに、ノードＮ３は、インバータ２７を介して第１入力端２４ａと接続されている。

スイッチＳＷ３の第２端は、フューズＦ２の第１端に加え、さらに第２のスイッチとしてのスイッチＳＷ１の第２端と接続されている。スイッチＳＷ３の第２端、フューズＦ２の第１端及びスイッチＳＷ１の第２端の接続点は、ノードＮ４を形成している。ノードＮ４は、インバータ２８を介して第２入力端２４ｂと接続されている。

制御回路２５Ｂは、トリガ信号ＴＲＧが入力される入力端と、制御信号としての制御信号ＣＳ１が出力される出力端と、を含んでいる。制御回路２５Ｂの出力端は、スイッチＳＷ１、ＳＷ２、ＳＷ３の各制御端と接続されている。

スイッチＳＷ３は、スイッチＳＷ１、ＳＷ２と逆の開閉状態で開閉するスイッチである。具体的に説明すれば、スイッチＳＷ１、ＳＷ２が開状態ではＳＷ３が閉状態になる。また、スイッチＳＷ１、ＳＷ２が閉状態ではＳＷ３が開状態になる。

次に、半導体装置１Ｂの動作について説明する。
電流源１１～１４は、それぞれ、電流Ｉ１～Ｉ４を供給している。スイッチＳＷ１、ＳＷ２、ＳＷ３の各制御端には制御信号ＣＳ１が入力される。

制御信号ＣＳ１は、例えば、制御回路２５Ｂから供給される。制御回路２５Ｂは、トリガ信号ＴＲＧが入力されると、制御信号ＣＳ１を生成し、それぞれ、スイッチＳＷ１、ＳＷ２、ＳＷ３の各制御端へ出力する。スイッチＳＷ１、ＳＷ２、ＳＷ３は、制御信号ＣＳ１に基づいて、開状態又は閉状態に制御される。

半導体装置１Ｂは、フューズＦ１、Ｆ２の短絡及び切断の状態を検出しない状態である通常モードと、状態検出モードとを切り替えることができる。通常モードと状態検出モードとは、制御信号ＣＳ１の信号レベルが切り替えられることによって切り替えられる。

半導体装置１Ｂのモードは、例えば、制御信号ＣＳ１の信号レベルがＬレベルの場合には通常モードとなり、制御信号ＣＳ１の信号レベルがＨレベルの場合には状態検出モードとなる。通常モードでは、スイッチＳＷ１、ＳＷ２、ＳＷ３は、それぞれ、開状態、開状態及び閉状態である。状態検出モードでは、スイッチＳＷ１、ＳＷ２、ＳＷ３は、それぞれ、閉状態、閉状態及び開状態である。

半導体装置１Ｂが通常モードから状態検出モードへ遷移すると、スイッチＳＷ１、ＳＷ２、ＳＷ３は、それぞれ、閉状態、閉状態及び開状態へ遷移する。状態検出モードでは、信号ＳＯ１が第１入力端２４ａに入力されるとともに、信号ＳＯ２が第２入力端２４ｂに入力される。信号ＳＯ１は、ノードＮ３の電位がインバータ２７によって反転された信号である。信号ＳＯ２は、ノードＮ４の電位がインバータ２８によって反転された信号である。

ＥＸＮＯＲ回路２４は、制御信号ＣＳ１の信号レベルがＨレベルの期間、すなわち状態検出モードのとき、信号ＳＯ１、ＳＯ２の信号レベルが一致しているか否（不一致）かを判定する。

次に、半導体装置１Ｂを適用したフューズＦ１、Ｆ２の状態検出方法（以下、「第４の状態検出方法」とする）について説明する。

第４の状態検出方法では、電流Ｉ３、Ｉ４が電流Ｉ１、Ｉ２に対して十分に大きく設定されている。なお、電流Ｉ１と電流Ｉ２との大小関係及び電流Ｉ３と電流Ｉ４との大小関係は、電流Ｉ３、Ｉ４が電流Ｉ１、Ｉ２に対して十分に大きければ不問である。すなわち、電流Ｉ１は、電流Ｉ２と等しくてもよいし、電流Ｉ２と異なっていてもよい。電流Ｉ３は、電流Ｉ４と等しくてもよいし、電流Ｉ４と異なっていてもよい。但し、電流Ｉ３、Ｉ４が電流Ｉ１、Ｉ２に対して十分に大きいという条件から、Ｉ２＜Ｉ１及びＩ４＜Ｉ３の場合においても、電流Ｉ１は電流Ｉ４に対して十分に小さい（Ｉ１＜＜Ｉ４）を満たすように設定されている。

状態検出モードにおいて、ノードＮ３の電位は、フューズＦ１が短絡されている場合、Ｉ３＞＞Ｉ２からＨレベルになる。また、フューズＦ１が切断されている場合、電流Ｉ２によってＬレベルになる。従って、信号ＳＯ１の信号レベルは、フューズＦ１が短絡されている場合にはＬレベルに、フューズＦ１が切断されている場合にはＨレベルになる。

ノードＮ４の電位は、フューズＦ２が短絡されている場合、Ｉ４＞＞Ｉ１からＬレベルになる。また、フューズＦ２が切断されている場合、電流Ｉ１によってＨレベルになる。従って、信号ＳＯ２の信号レベルは、フューズＦ２が短絡されている場合にはＨレベルに、フューズＦ２が切断されている場合にはＬレベルになる。

信号ＯＵＴの信号レベル及び信号ＯＵＴの信号レベルと対応するフューズＦ１、Ｆ２の短絡及び切断の状態は、第１の状態検出方法と同様である。すなわち、第４の状態検出方法では、信号ＯＵＴの信号レベルがＨレベルの場合にフューズＦ１、Ｆ２が正常な切断状態であり、信号ＯＵＴの信号レベルがＬレベルの場合にフューズＦ１、Ｆ２が異常な切断状態であることを検出できる。

本実施形態によれば、フューズＦ１、Ｆ２の異常な切断状態を検出することができる。また、半導体装置１Ｂがパッケージ状態であっても、フューズＦ１、Ｆ２が正常な切断状態であるか否（異常な切断状態である）かの検出することができる。さらに、フューズＦ１、Ｆ２を損傷させることなく、フューズＦ１、Ｆ２が正常な切断状態であるか否かを検出することができる。

なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。

例えば、上述した実施形態では、半導体装置１Ａ、１Ｂが、それぞれ、制御回路２５Ａ、２５Ｂを備えている例を説明したが、半導体装置１Ａ、１Ｂはこの例に限定されない。半導体装置１Ａは、必ずしも制御回路２５Ａを備えていなくてもよい。制御回路２５Ａが省略された半導体装置１Ａは、半導体装置１Ａの外部に設けた制御回路からそれぞれ制御信号ＣＳ１、ＣＳ２がスイッチＳＷ１、ＳＷ２の各制御端に供給されるように構成されていてもよい。また、半導体装置１Ａは、スイッチＳＷ１、ＳＷ２を手動によって開閉可能なスイッチを適用して構成されていてもよい。

上述した半導体装置１Ａは、ノードＮ１とラッチ回路２３の入力端との間にインバータ２１、２２が接続されている例であるが、必ずしもインバータ２１、２２が接続されていなくてもよい。

半導体装置１Ｂは、必ずしも制御回路２５Ｂを備えていなくてもよい。制御回路２５Ｂが省略された半導体装置１Ｂは、半導体装置１Ｂの外部に設けた制御回路からそれぞれ制御信号ＣＳ１がスイッチＳＷ１、ＳＷ２、ＳＷ３の各制御端に供給されるように構成されていてもよい。また、半導体装置１Ｂは、スイッチＳＷ１～ＳＷ３を手動によって開閉可能なスイッチを適用して構成されていてもよい。

上述した実施形態では、半導体装置１Ａ、１Ｂが、判定回路としてのＥＸＮＯＲ回路２４を備えている例を説明したが、半導体装置１Ａ、１Ｂはこの例に限定されない。判定回路は、ラッチ回路２３に入力される信号と、ラッチ回路２３から出力される信号とが不一致する場合にＨレベルの信号を出力するように構成されていてもよい。すなわち、半導体装置１Ａ、１Ｂは、ＥＸＮＯＲ回路２４の代わりに、ＥＸＯＲ回路を備えていてもよい。

また、論理回路は、ラッチ回路２３に入力される信号と、ラッチ回路２３から出力される信号との一致又は不一致を判定可能であれば、その構成は問わない。すなわち、論理回路は、必ずしもＥＸＮＯＲ回路２４やＥＸＯＲ回路を備える構成でなくてもよい。例えば、ＥＸＮＯＲ回路２４やＥＸＯＲ回路の代わりに、例えば、ＡＮＤ素子、ＯＲ素子及びインバータ等の論理素子を複数個接続して構成される、ＥＸＮＯＲ回路２４又はＥＸＯＲ回路と等価な回路を備えていてもよい。

なお、半導体装置１Ｂは、スイッチＳＷ１及びスイッチＳＷ２と、スイッチＳＷ３とが互いに排他的に開閉動作するように構成されていればよく、必ずしも図２に例示される例に限定されない。半導体装置１Ｂは、例えば、スイッチＳＷ１～ＳＷ３と、図３に例示される制御回路２５Ｃとを備え、制御信号ＣＳに基づいてスイッチＳＷ３が開閉制御され、制御信号ＣＳＸに基づいてスイッチＳＷ１及びスイッチＳＷ２が開閉制御されるように構成されていてもよい。

この半導体装置１Ｂにおいて、第２の制御信号としての制御信号ＣＳＸは、第１の制御信号としての制御信号ＣＳの反転信号である。すなわち、制御信号ＣＳＸは、制御信号ＣＳの信号レベルと排他的に信号レベルが遷移する制御信号である。また、スイッチＳＷ１～ＳＷ３は、制御端に入力される制御信号に基づく開閉状態が同じ開閉状態となるスイッチである。第１のスイッチとしてのスイッチＳＷ３は、制御信号ＣＳが入力される制御端を含んでいる。第２のスイッチとしてのスイッチＳＷ１及び第３のスイッチとしてのスイッチＳＷ２は、それぞれ、制御信号ＣＳＸが入力される制御端を含んでいる。

また、半導体装置１Ｂは、他の構成として、制御端に入力される制御信号に基づく開閉状態が同じ開閉状態となるスイッチＳＷ１～ＳＷ３と、制御回路２５Ｂとを備え、さらに、スイッチＳＷ３の制御端と制御回路２５Ｂの出力端との間に接続されるインバータを備える構成でもよい。

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１Ａ、１Ｂ 半導体装置
３ 第１の電源
４ 第２の電源
１０Ａ、１０Ｂ トリミング回路
１１ 電流源（第１の電流源）
１２ 電流源（第２の電流源）
１３ 電流源（第３の電流源）
１４ 電流源（第４の電流源）
２３ ラッチ回路
２４ ＥＸＮＯＲ回路（判定回路）
２４ａ 第１入力端
２４ｂ 第２入力端
２５Ａ、２５Ｂ、２５Ｃ 制御回路
Ｆ１ フューズ（第１のフューズ）
Ｆ２ フューズ（第２のフューズ）
ＳＷ１ スイッチ（第２のスイッチ、第１のスイッチ）
ＳＷ２ スイッチ（第３のスイッチ、第２のスイッチ）
ＳＷ３ スイッチ（第１のスイッチ）

Claims (5)

1. 第１端及び第２端をそれぞれ含む第１のフューズ及び第２のフューズを有し、前記第１のフューズの第２端と前記第２のフューズの第１端とが接続されて構成されるトリミング回路と、
   第１の電源と接続される第１端と、第２端とを含む第１の電流源と、
   第１端と、第２の電源と接続される第２端とを含む第２の電流源と、
   前記第１の電流源の第２端と接続される第１端と、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される第２端とを含む第１のスイッチと、
   前記第１のスイッチの第２端、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される第１端と、前記第２の電流源の第１端と接続される第２端とを含む第２のスイッチと、
   第１の電源と接続される第１端と、前記第１のフューズの第１端と接続される第２端とを含む第３の電流源と、
   前記第２のフューズの第２端と接続される第１端と、第２の電源と接続される第２端とを含む第４の電流源と、
   前記第１のスイッチの第２端、前記第２のスイッチの第１端、前記第１のフューズの第２端及び前記第２のフューズの第１端と接続される入力端と、出力端とを含むラッチ回路と、
   前記ラッチ回路の出力端と接続される第１入力端と、前記ラッチ回路の入力端と接続される第２入力端と、前記第１入力端に入力される信号と前記第２入力端に入力される信号との一致又は不一致を判定した結果を表す信号を出力する出力端とを含む判定回路と、
   を備えることを特徴とする半導体装置。
2. 前記第１のスイッチの開閉を制御する第１の制御信号及び前記第２のスイッチの開閉を制御する第２の制御信号を生成する制御回路をさらに備え、
   前記第１のスイッチは、前記第１の制御信号が入力される制御端を含み、
   前記第２のスイッチは、前記第２の制御信号が入力される制御端を含んで構成される請求項１記載の半導体装置。
3. 第１端及び第２端をそれぞれ含む第１のフューズ及び第２のフューズと、前記第１のフューズの第２端と接続される第１端と、前記第２のフューズの第１端と接続される第２端とを含む第１のスイッチと、を有するトリミング回路と、
   第１の電源と接続される第１端と、第２端とを含む第１の電流源と、
   第１端と、第２の電源と接続される第２端とを含む第２の電流源と、
   前記第１の電流源の前記第２端と接続される第１端と、前記第２のフューズの第１端及び前記第１のスイッチの第２端と接続される第２端とを含む第２のスイッチと、
   前記第１のフューズの第２端及び前記第１のスイッチの第１端と接続される第１端と、前記第２の電流源の前記第１端と接続される第２端とを含む第３のスイッチと、
   第１の電源と接続される第１端と、前記第１のフューズの第１端と接続される第２端とを含む第３の電流源と、
   前記第２のフューズの第２端と接続される第１端と、第２の電源と接続される第２端とを含む第４の電流源と、
   前記第１のスイッチの第１端、前記第３のスイッチの第１端及び前記第１のフューズの第２端と接続される第１入力端と、前記第１のスイッチの第２端、前記第２のスイッチの第２端及び前記第２のフューズの第１端と接続される第２入力端と、前記第１入力端に入力される信号と、前記第２入力端に入力される信号との一致又は不一致を判定した結果を表す信号を出力する出力端とを含む判定回路と、
   を備えることを特徴とする半導体装置。
4. 第１の信号レベル及び第２の信号レベルを遷移する制御信号を生成する制御回路をさらに備え、
   前記第１のスイッチは、前記制御信号が入力される制御端を含み、前記第１の信号レベ
   ルの前記制御信号が入力されると閉じ、前記第２の信号レベルの前記制御信号が入力されると開くように構成され、
   前記第２のスイッチは、前記制御信号が入力される制御端を含み、前記第１の信号レベルの前記制御信号が入力されると開き、前記第２の信号レベルの前記制御信号が入力されると閉じるように構成され、
   前記第３のスイッチは、前記制御信号が入力される制御端を含み、前記第１の信号レベルの前記制御信号が入力されると開き、前記第２の信号レベルの前記制御信号が入力されると閉じるように構成される請求項３記載の半導体装置。
5. 第１の信号レベル及び第２の信号レベルを遷移する第１の制御信号と、前記第１の制御信号の信号レベルと排他的に信号レベルが遷移する第２の制御信号とを生成する制御回路をさらに備え、
   前記第１のスイッチは、前記第１の制御信号が入力される制御端を含み、
   前記第２のスイッチ及び前記第３のスイッチは、前記第２の制御信号が入力される制御端を含んで構成される請求項３記載の半導体装置。