KR101497998B1 - 안티―퓨즈들을 프로그래밍하기 위한 방법 및 디바이스 - Google Patents

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Abstract

디바이스는, 제 1 전압 기준(121)에 선택적으로 결합될 수 있는 제 1 전극과 제 2 전압 기준(123)에 선택적으로 결합될 수 있는 제 2 전극을 포함하는 안티-퓨즈(anti-fuse:122)를 포함한다. 상기 디바이스는 안티-퓨즈(122)의 제 1 전극에 결합된 제 1 전류 전극과, 안티-퓨즈(122)의 제 2 전극에 결합된 제 2 전류 전극과, 제어 전극을 포함하는 션트 트랜지스터(shunt transistor:124)를 더 포함한다. 상기 디바이스는 안티-퓨즈용으로 의도된 제 1 프로그램 동작에 응답하여 션트 트랜지스터를 디스에이블하도록 구성된 제어 논리부(126)를 부가로 포함한다. 제어 논리부(126)는 또한, 안티-퓨즈용으로 의도되지 않은 제 2 프로그램 동작에 응답하여 션트 트랜지스터를 인에이블하도록 구성될 수 있다.
션트 트랜지스터, 안티-퓨즈 셀, 안티-퓨즈 어레이, 산화물 브레이크다운 전압

Description

안티―퓨즈들을 프로그래밍하기 위한 방법 및 디바이스{METHOD AND DEVICE FOR PROGRAMMING ANTI-FUSES}
본 개시내용은 일반적으로 안티-퓨즈들(anti-fuses)을 프로그래밍하는 것에 관한 것이며, 특히, 안티-퓨즈들의 부주의한 프로그래밍을 방지하는 것에 관한 것이다.
안티-퓨즈들은, 집적 회로 디바이스의 기능을 맞춤화하거나(예를 들면 특정 모드를 설정하거나 출력을 트리밍함으로써), 결함이 있는 소자 주위의 회로의 경로를 변경하거나, 생산 수율(production yield)을 개선하기 위해 소자들을 백업하는데 흔히 이용된다. 안티-퓨즈들은 프로그래밍되거나 "블로우(blown)될" 때, 고저항 상태에서 저저항 상태로 변한다. 도전층들 사이의 낮은 브레이크다운(breakdown) 전압을 가진 산화물층이 통상적으로 안티-퓨즈를 구현하는데 이용된다. 산화물 브레이크다운 전압보다 높은 도전층들 사이에 프로그램 전압의 인가시, 산화물층에는 산화물 단절이 발생하고, 그에 의해 도전층들 사이에 도전 경로를 생성하고, 따라서, 안티-퓨즈를 저저항 상태로 변화시킨다.
집적 회로에 인가될 수 있는 프로그램 전압들의 제한된 범위로 인해, 이용 가능한 특정 IC 제조 공정을 위한 산화물의 가장 얇은 형태를 활용하는 것이 통상 적으로 바람직하며, 산화물 형태는, 산화물 브레이크다운 전압이 IC 제조 공정 중에 디바이스들이 견딜 수 있는 최대 전압보다 낮도록 선택된다. 그러나, 비교적 낮은 산화물 브레이크다운 전압들을 가진 비교적 얇은 산화물층들로 인해, 안티-퓨즈들은 통상적으로 망가지기 쉽고, 안티-퓨즈들 사이의 기생 커패시턴스 결합으로 인해 근접한 안티-퓨즈가 프로그래밍될 때 블로우될 수 있다.
도 1은 본 개시내용의 한 실시예에 따른 안티-퓨즈 어레이를 도시한 블록도.
도 2는 본 개시내용의 적어도 하나의 실시예에 따른 한 예시적 안티-퓨즈 셀을 도시한 회로도.
도 3은 본 개시내용의 적어도 하나의 실시예에 따른 안티-퓨즈 셀을 프로그래밍하기 위한 방법을 도시한 흐름도.
도 4는 본 개시내용의 적어도 하나의 실시예에 따른 병렬 션트 트랜지스터들(shunt transistors)의 선택적 작동을 이용하여 안티-퓨즈 셀들을 선택적으로 프로그래밍하기 위한 방법을 도시한 흐름도.
도 5는 본 개시내용의 적어도 하나의 실시예에 따른 안티-퓨즈 어레이의 한 예시적 구현을 도시한 블록도.
본 개시내용은 첨부 도면들을 참조함으로써 더욱 양호하게 이해될 수 있고, 많은 특징들 및 이점들이 당업자에게 명백하게 된다. 상이한 도면들의 동일한 참조 기호들의 이용은 유사하거나 동일한 항목들을 나타낸다.
본 개시내용의 한 양태에 따라, 방법은 제 1 안티-퓨즈용으로 의도된 제 1 프로그램 동작의 개시에 응답하여 안티-퓨즈와 병렬로 결합된 션트 트랜지스터를 디스에이블하는 단계를 포함한다. 이 방법은 안티-퓨즈용으로 의도되지 않은 제 2 프로그램 동작의 개시에 응답하여 션트 트랜지스터를 인에이블하는 단계를 더 포함한다.
본 개시내용의 다른 양태에 따라, 디바이스는 제 1 전압 기준에 결합 가능한 제 1 전극과 제 2 전압 기준에 결합 가능한 제 2 전극을 포함하는 안티-퓨즈를 포함한다. 디바이스는 안티-퓨즈의 제 1 전극에 결합된 제 1 전류 전극과, 안티-퓨즈의 제 2 전극에 결합된 제 2 전류 전극과, 제어 전극을 포함하는 션트 트랜지스터를 더 포함한다. 디바이스는 안티-퓨즈용으로 의도된 제 1 프로그램 동작에 응답하여 션트 트랜지스터를 디스에이블하도록 구성된 제어 논리부를 부가로 포함한다. 제어 논리부는 또한, 안티-퓨즈용으로 의도되지 않은 제 2 프로그램 동작에 응답하여 션트 트랜지스터를 인에이블하도록 구성될 수 있다.
본 개시내용의 다른 양태에 따라, 디바이스는 안티-퓨즈 셀들의 어레이를 포함하며, 각각의 안티-퓨즈 셀은 병렬로 결합된 안티-퓨즈 및 션트 트랜지스터를 포함한다. 디바이스는 프로그램 동작에 응답하여 어레이의 제 1 안티-퓨즈 셀의 제 1 션트 트랜지스터를 디스에이블하고, 프로그램 동작에 응답하여 어레이의 제 2 안티-퓨즈 셀의 제 2 션트 트랜지스터를 인에이블한다. 프로그램 동작은 제 1 안티-퓨즈 셀용으로 의도되고 제 2 안티-퓨즈 셀용으로 의도되지 않는다.
도 1 내지 도 5는 부주의하게 프로그래밍한 근접한 안티-퓨즈들의 위험을 감소시키거나 제거하면서 안티-퓨즈들을 프로그래밍하기 위한 예시적 기술들을 도시한다. 적어도 하나의 실시예에서, 어레이의 일부 또는 전부의 안티-퓨즈 셀들은 병렬로 결합된 안티-퓨즈 및 션트 트랜지스터를 각각 포함하고, 그에 의해 션트 트랜지스터는 다른 안티-퓨즈 셀이 프로그래밍되는 동안 안티-퓨즈의 부주의한 프로그래밍을 방지하면서 안티-퓨즈의 프로그래밍을 허용하기 위해 선택적으로 인에이블되거나 디스에이블된다. 안티-퓨즈용으로 의도된 프로그램 동작의 개시에 응답하여(즉, 안티-퓨즈를 프로그래밍하도록 의도된 프로그램 동작), 션트 트랜지스터가 디스에이블되고, 그에 의해 션트 트랜지스터를 전류 전극들 사이의 개방 회로로 만든다. 따라서, 프로그램 전압이 안티-퓨즈에 인가될 수 있어서, 디스에이블된 션트 트랜지스터에 의해 상당한 전류 유출 없이 블로우되게 한다. 반대로, 안티-퓨즈용으로 의도되지 않은 프로그램 동작의 개시에 응답하여(즉, 안티-퓨즈가 프로그래밍되지 않은 상태로 남아있도록 의도되는 프로그램 동작), 션트 트랜지스터가 효과적으로 전류 전극들 사이의 단락 회로가 되도록 션트 트랜지스터가 인에이블되고, 그에 의해 근접한 안티-퓨즈와의 기생 커패시턴스 결합에 의해 야기된 오류 전류(errant current)가 션트 트랜지스터를 통해 안티-퓨즈 주위에 션트되게 하고, 따라서, 안티-퓨즈의 부주의한 프로그래밍에 대한 잠재성을 감소시키거나 제거한다.
또한, 적어도 하나의 실시예에서, 병렬 션트 트랜지스터들은 안티-퓨즈들의 어레이의 안티-퓨즈들을 선택적으로 프로그래밍하는데 이용될 수 있다. 각각의 어레이의 안티-퓨즈들은 2개의 전압 기준 라인들 사이에 각각 결합될 수 있고, 그에 의해 프로그램 전압이 2개의 전압 기준 라인들 양단에 인가된다. 프로그래밍되도록 의도된 안티-퓨즈들에 대해, 연관된 션트 트랜지스터들이 디스에이블될 수 있고, 그에 의해 연관된 안티-퓨즈들을 통해 프로그래밍 전류들을 구동한다. 프로그래밍되지 않은 상태로 남아 있도록 의도된 안티-퓨즈들에 대해, 연관된 션트 트랜지스터들이 인에이블될 수 있고, 그에 의해 연관된 안티-퓨즈들 주위에 션트 트랜지스터를 통한 프로그램 전압의 인가에 의해 유발된 임의의 전류를 션트시킨다.
도 1은 본 개시내용의 적어도 하나의 실시예에 따른 집적 회로(IC) 디바이스의 한 예시적 안티-퓨즈 어레이(100)를 도시한다. 안티-퓨즈 어레이(100)는 퓨즈 제어 모듈(102) 및 퓨즈 제어 모듈(102)에 의해 제어되는 안티-퓨즈 셀들의 블록 또는 세트를 포함한다. 도시된 예에서, 안티-퓨즈 셀들의 세트는 4개의 안티-퓨즈 셀들(104, 106, 108 및 110)("안티-퓨즈 셀들(104 내지 110)"이라고 칭함)을 포함한다. 그러나, 세트의 안티-퓨즈 셀들의 수는 구현에 따라 더 많거나 적은 안티-퓨즈 셀들을 포함할 수 있다.
퓨즈 제어 모듈(102)(즉, 제어 논리부)은 프로그램 제어 시그널링(111)을 수신하는 입력부, 판독 제어 시그널링(112)을 수신하는 입력부, 및 각각의 안티-퓨즈 셀들(104, 106, 108 및 110)로 퓨즈 제어 시그널링(114, 116, 118 및 120)(이후 "퓨즈 제어 시그널링(114 내지 120)")을 제공하기 위한 복수의 출력부들을 포함한다. 프로그램 제어 시그널링(111)은 안티-퓨즈 셀들(104 내지 110)의 프로그래밍을 제어하기 위한 시그널링을 포함한다. 한 실시예에서, 프로그램 제어 시그널링(111)은, 안티-퓨즈 어레이(110)가 구현되는 IC 디바이스의 동작 구성요소의 기능을 변경하거나, 테스트 동안 결함이 있는 것으로 식별된 구성요소 주위의 회로의 경로를 변경하거나, 또는 IC 디바이스의 모드를 설정하도록 특정 안티-퓨즈 셀들(104 내지 110)을 프로그래밍하기 위하여 사용자에 의한 구성동안 또는 제조 동안 생성된다. 판독 제어 시그널링(112)은, 의도된 트리밍, 경로 변경 또는 모드 설정 동작들을 실시하도록 IC 디바이스의 동작 동안 안티-퓨즈 셀들(104 내지 110)의 상태들에 대한 액세스를 제어하기 위한 시그널링을 포함한다. 퓨즈 제어 시그널링(114 내지 120)은 본 명세서에 기술된 바와 같이, 프로그램 제어 시그널링(111) 및 판독 제어 시그널링(112)에 기초하여, 대응하는 안티-퓨즈 셀들(104 내지 110)의 동작을 제어하기 위해 하나 이상의 신호들을 포함할 수 있다.
안티-퓨즈 셀들(104 내지 110)의 각각은 안티-퓨즈(122), 션트 트랜지스터(124), 션트 제어 모듈(126) 및 퓨즈 상태 모듈(128)을 포함한다. 안티-퓨즈 셀들(104 내지 110)의 각각은 안티-퓨즈(122)를 통한 전류 흐름을 제어하거나 제한하기 위하여 바이어스 저항기(130)를 더 포함할 수 있다. 대안적으로, 전류원이 이용될 수 있다. 안티-퓨즈(122)는 바이어스 저항기(130)를 통해 제 1 전압 기준 라인(즉, VFUSE 라인; 121)에 접속되고, 제 2 전압 기준 라인(즉, Vss 라인; 123)에 접속된다. 안티-퓨즈(122)는 폴리-산화물-도핑된 실리콘 또는 금속-산화물-금속 안티-퓨즈들 등을 포함한 임의의 다양한 형태의 안티-퓨즈들을 포함할 수 있다. 션트 트랜지스터(124)는 안티-퓨즈(122)와 병렬로 접속되어, 프로그래밍되거나 블로우된 상태로 안티-퓨즈(122)에 의해 제공되는 전류 경로와 병렬인 대안적인 전류 경로를 형성하도록 한다. 션트 트랜지스터(124)는 전계 효과 트랜지스터(FET: field effect transistor)와 같은 임의의 다양한 트랜지스터 형태들을 포함할 수 있다. 예시된 예에서, 션트 트랜지스터(124)는 n형 트랜지스터를 포함한다. 션트 제어 모듈(126)은 퓨즈 제어 시그널링(114 내지 120) 중 대응하는 하나를 수신하기 위한 입력부와 수신된 퓨즈 제어 시그널링에 기초하여 션트 트랜지스터(124)를 선택적으로 인에이블하거나 디스에이블하기 위한 션트 제어 시그널링(132)을 제공하기 위한 출력부를 포함한다. 퓨즈 상태 모듈(128)은 안티-퓨즈(122)의 퓨즈 상태(예를 들면 프로그래밍되거나 프로그래밍되지 않은)를 결정하고 퓨즈 상태 시그널링(134, 136, 138 및 140)(이후 "퓨즈 상태 시그널링(134 내지 140)") 중 대응하는 하나에 대한 퓨즈 상태의 표시자를 제공하도록 구성된다. 도 2를 참조하여 상세히 기술된 바와 같이, 적어도 하나의 실시예에서, 션트 제어 모듈(126) 및 퓨즈 상태 모듈(128)은 하나 이상의 논리 게이트들로서 하드웨어로 구현될 수 있다.
발생하는 프로그램 동작 동안, 예를 들면, IC 디바이스의 사용자 또는 제공자에 의한 구성 동안 또는 제조 동안, 퓨즈 제어 모듈(102)은, 어레이의 어떤 안티-퓨즈들이 프로그래밍되어야 할지를 표시하는 프로그램 제어 시그널링(111)을 수신한다. 퓨즈 제어 모듈(102)은 표시된 프로그래밍을 실행하기 위한 수신된 프로그램 제어 시그널링(111)에 기초하여 퓨즈 제어 시그널링(114 내지 120)을 구성한다. 프로그래밍되도록 의도된 안티-퓨즈 셀에 대해, 퓨즈 제어 모듈(102)은 대응하는 퓨즈 제어 시그널링을 구성하여, 안티-퓨즈 셀의 션트 제어 모듈(126)이 그 션트 트랜지스터(124)를 디스에이블하도록 한다. 프로그래밍될 안티-퓨즈 셀의 션트 트랜지스터(124)를 디스에이블한 후에, 안티-퓨즈(122)의 산화물 브레이크다운 전압을 초과한 프로그램 전압은 안티-퓨즈(122)를 "블로우"하거나 프로그래밍하도록 VFUSE 라인(121)에 인가되고, 그에 의해 안티-퓨즈(122)를 저저항 상태로 변하게 한다. 예시를 위해, 안티-퓨즈에 대한 통상적인 산화물 브레이크다운 전압은 예를 들면, 3볼트(V)가 될 수 있고, 따라서 안티-퓨즈(122)를 프로그래밍하도록 VFUSE 라인(121)에 인가된 프로그램 전압(VPROG)은 예를 들면 7.5V를 포함할 수 있다. 정규 동작 동안(안티-퓨즈(122)의 퓨즈 상태를 판독하는 것을 포함), VFUSE 라인(121)에 인가된 전압(VNORM)은 산화물 브레이크다운 전압보다 적고, 통상적으로, 안티-퓨즈(122)가 구현되는 구성요소의 동작 전압, 예를 들면 1.5V이다.
안티-퓨즈 어레이(100)의 안티-퓨즈들(122)의 비교적 가까운 근접성(proximity) 및 비교적 높은 프로그램 전압은, 기생 용량으로 인해 프로그래밍되는 안티-퓨즈 셀에 근접하는 안티-퓨즈들(122)에 전류의 도입을 유발할 수 있다. 안티-퓨즈들에서 통상적으로 구현되는 산화물층의 상대적 얇은 두께로 인해, 이러한 표류 전류(stray current)의 도입은 또 다른 안티-퓨즈(122)의 프로그래밍 동안 근접한 안티-퓨즈들(122)을 부주의하게 블로우할 수 있다. 예시를 위해, 적당한 사전 주의들 없이, 안티-퓨즈 셀(106)의 안티-퓨즈(122)의 프로그래밍은 안티-퓨즈 셀(106)에 대한 인접성으로 인해 안티-퓨즈 셀(104) 및 안티-퓨즈 셀(108)의 안티-퓨즈들(122)의 의도되지 않은 프로그래밍을 유발할 수 있다.
근접한 안티-퓨즈 셀들의 부주의한 프로그래밍을 감소시키거나 제거하기 위하여, 퓨즈 제어 모듈(102)은 한 실시예에서, 프로그래밍되는 안티-퓨즈 셀에 근접하는 안티-퓨즈 셀들에서 션트 트랜지스터(124)를 인에이블하도록 퓨즈 제어 시그널링을 구성하고, 그에 의해, 근접한 안티-퓨즈 셀들의 기생 커패시턴스 결합을 통해 도입되는 임의의 전류가 근접한 안티-퓨즈 셀들의 안티-퓨즈들 주위에 션트되도록 허용한다. 한 실시예에서, 안티-퓨즈 셀들의 서브세트의 각각은 프로그래밍되는 안티-퓨즈 셀에 대한 근접에 기초하여 오류 전류들을 션트하도록 구성된다. 예시를 위해, 안티-퓨즈 셀(106)이 프로그래밍된다고 가정한다. 안티-퓨즈 셀(106)로의 안티-퓨즈 셀들(104 및 108)의 근접으로 인해, 퓨즈 제어 모듈(102)은 퓨즈 제어 시그널링(114 및 118)을 구성할 수 있어서, 안티-퓨즈 셀(104)의 션트 트랜지스터(124) 및 안티-퓨즈 셀(108)의 션트 트랜지스터(124)는 안티-퓨즈 셀(106)의 프로그래밍 동안 인에이블되고, 그에 의해 안티-퓨즈 셀(106)의 프로그래밍에 의해 유발된 임의 오류 전류들이 안티-퓨즈 셀들(104 및 108)의 션트 트랜지스터들(124)을 통해 션트되도록 한다. 다른 실시예에서, 프로그램 동작 동안 프로그래밍되지 않은 안티-퓨즈 어레이(100)의 모든 안티-퓨즈 셀들은 프로그래밍되는 안티-퓨즈 셀의 근접에 상관없이 프로그램 동작 동안 오류 전류들을 션트시키도록 구성된다.
션트 트랜지스터들(124)의 사용에 의해 제공되는 표류 전류 방지 외에도, 션트 트랜지스터들(124)은 또한 안티-퓨즈 어레이(100)의 안티-퓨즈들(122)을 선택적으로 프로그래밍하기 위한 프로그램 선택 회로로서 이용될 수 있다. 프로그래밍될 안티-퓨즈들(122)과 연관된 션트 트랜지스터들(124)은 프로그램 동작 동안 디스에이블될 수 있고, 그에 의해, 대응하는 안티-퓨즈(122)를 통해 프로그램 전류를 용이하게 한다. 반대로, 프로그래밍되지 않은 상태로 남아 있어야 하는 안티-퓨즈들(122)과 연관된 션트 트랜지스터들(124)은 프로그램 동작 동안 인에이블될 수 있고, 그에 의해 안티-퓨즈 셀들(104 내지 110)의 각각과 공통인 VFUSE 라인(121)에 프로그램 전압이 인가되는 동안 대응하는 안티-퓨즈(122) 주위로 전류를 션트시킨다.
도 2는 본 개시내용의 적어도 하나의 실시예에 따른 안티-퓨즈 셀(200)의 한 예시적 구현을 도시한다. 안티-퓨즈 셀(200)은 도 1의 안티-퓨즈 셀들(104 내지 110)에 대응한다.
안티-퓨즈 셀(200)은 도 1에 대해 상술된 안티-퓨즈(122), 션트 트랜지스터(124), 션트 제어 모듈(126), 퓨즈 상태 모듈(128), 및 바이어스 저항기(130)를 포함한다. 도 2의 도시된 예에서, 션트 제어 모듈(126)은 인버터(202) 및 NOR 게이트(204)를 포함하고, 퓨즈 상태 모듈(128)은 트랜지스터(206) 및 트랜지스터(208)를 포함한다. 또한, 도 1의 퓨즈 제어 모듈(102)에 의해 제공된 퓨즈 제어 시그널링(114 내지 120)과 같은, 안티-퓨즈(122)로 제어 논리부에 의해 제공된 퓨즈 제어 시그널링은 판독/기록(RW) 라인(210) 및 프로그램 인 (PIN) 라인(212)을 포함한다. RW 라인(210)은 안티-퓨즈 셀(200)을 구성하도록 동작하여 안티-퓨즈(122)의 상태가 퓨즈 상태 모듈(128)을 통해 결정될 수 있도록 한다. RW 라인(210)은 또한, 안티-퓨즈(122)를 프로그래밍하기 위해 PIN 라인(212)과 함께 안티-퓨즈 셀(200)을 구성하도록 동작한다.
안티-퓨즈(122)는 바이어스 저항기(130)를 통해 VFUSE 라인(121)에 접속된 제 1 전극과 Vss 라인(123)에 접속된 제 2 전극을 포함한다. 션트 트랜지스터(124)는 안티-퓨즈(122)의 제 1 전극에 접속된 제 1 전류 전극과 Vss 라인(123)에 접속된 제 2 전류 전극과 제어 전극을 포함한다. NOR 게이트(204)는 PIN 라인(212)에 접속된 입력부와, 인버터(202)를 통해 RW 라인(210)에 접속된 입력부와, 션트 트랜지스터(124)의 제어 전극에 접속된 출력부를 포함한다. 트랜지스터(206)는 바이어스 저항기(130)를 통해 VFUSE 라인(121)에 접속된 제 1 전류 전극과, 노드(214)에 접속된 제 2 전류 전극과, 인버터(202)를 통해 RW 라인(210)에 접속된 제어 전극을 포함한다. 트랜지스터(208)는 노드(214)에 접속된 제 1 전류 전극과, Vss 라인(123)에 접속된 제 2 전류 전극과, RW 라인(210)에 접속된 제어 전극을 포함한다. 노드(214)는 안티-퓨즈(122)의 퓨즈 상태(예를 들면 "블로우되거나" "블로우되지 않은")를 나타내는 퓨즈 상태 시그널링(234)(도 1의 퓨즈 상태 시그널링(134 내지 140)과 유사함)을 제공하기 위한 출력에 접속된다.
적어도 하나의 실시예에서, 동일한 RW 라인(210)은 복수의 안티-퓨즈 셀들(200)에 분포되는 반면, PIN 라인(212)은 단일 안티-퓨즈 셀(200)(또는 대안적으로 복수의 안티-퓨즈 셀들의 서브세트)에 특정하다. 따라서, RW 라인(210)은 프로그램 동작 동안 안티-퓨즈 셀들(200)의 블록을 선택하는데 이용될 수 있고, 각각의 안티-퓨즈 셀(200)에 대한 각각의 PIN 라인(212)은, 안티-퓨즈 셀들의 선택된 블록의 안티-퓨즈 셀들이 프로그램 동작 동안 프로그래밍되게 제어하도록 개별적으로 설정될 수 있다.
예시된 예를 위하여, RW 라인(210)은 안티-퓨즈 셀(200)의 퓨즈 상태를 결정하기 위하여 안티-퓨즈 셀(200)에 대한 판독 동작 동안 로우 논리 상태(예를 들면 논리 "0")로 구동되고, RW 라인(210)은 안티-퓨즈(122)를 프로그래밍하거나 블로우하기 위하여 안티-퓨즈 셀(200)에 대한 프로그램 동작 동안 하이 논리 상태(예를 들면 논리 "1")로 구동된다고 가정한다. 유사하게, PIN 라인(212)은 또한 안티-퓨즈 셀(200)에 대한 프로그램 동작 동안 논리 하이 상태로 구동되고, 안티-퓨즈 셀(200)에 대한 판독 동작 동안 로우(또는 삼중 상태)로 구동된다고 가정한다.
안티-퓨즈 셀(200)에 대한 프로그램 동작 동안, 안티-퓨즈(122)의 산화물 브레이크다운 전압을 상당히 초과하는 프로그램 전압 VPROG이 VFUSE 라인(121)에 인가된다. 프로그램 전압 VPROG의 인가 전에 또는 그와 동시에, 제어 논리부(예를 들면, 도 1의 퓨즈 제어 모듈(102))는 RW 라인(210) 및 PIN 라인(212) 둘 다를 논리 "1"로 설정한다. 따라서, NOR 게이트(204)의 출력은 논리 "0"으로 구동되고, 그에 의해 션트 트랜지스터(124)가 실질적으로 비도전 상태로 들어가게 한다. 또한, RW 라인(210)의 논리 "1" 상태는 트랜지스터(206)가 비도전 상태로 들어가게 하고, 트랜지스터(208)가 도전 상태로 들어가게 하고, 그에 의해, 노드(214)를 Vss로 풀링하고 VFUSE 라인(121)에서 인가된 프로그램 전압 VPROG로부터 노드(214)에 접속된 임의의 다운스트림 회로를 효과적으로 분리시킨다.
프로그램 전압 VPROG의 인가와 션트 트랜지스터(124)의 비도전 상태로의 구성의 결과로서, 산화물 브레이크다운 전압을 초과한 전압은 바이어스 저항기(130)를 통해 안티-퓨즈(122)의 전극들 사이에 인가되고, 그에 의해 안티-퓨즈(122)의 산화물 단절을 유발한다(즉, 안티-퓨즈(122)를 "블로우"하게 함). 안티-퓨즈(122)의 산화물 브레이크다운은 안티-퓨즈(122)의 전극들 사이의 도전성의 실질적 증가를 유발하여, 안티-퓨즈(122)가 실질적으로 비도전 상태에서 실질적으로 도전 상태로 변한다. 프로그램 동작이 완료된 후, VFUSE 라인(121) 상의 전압은 낮은 동작 전압(VNORM)으로 돌아간다.
안티-퓨즈 셀(200)에 대한 판독 동작 동안, RW 라인(210)은 논리 "0"으로 설정된다. 결과적으로, NOR 게이트(204)의 출력은 논리 "0"으로 설정되고, 그에 의해 션트 트랜지스터(124)를 비도전 상태로 설정하거나 유지한다. RW 라인(210)의 논리 "0" 상태는 트랜지스터(206)가 도전 상태로 들어가게 하고 트랜지스터(208)가 비도전 상태로 들어가게 하고, 그에 의해 안티-퓨즈(122)의 제 1 전극을 트랜지스터(206)를 통해 노드(214)에 접속하고, Vss 라인(123)으로부터 노드(214)를 분리시킨다. 따라서, 노드(214)의 전압과 퓨즈 상태 시그널링(234)의 전압은 안티-퓨즈(122)의 전극들 사이의 전압차와 실질적으로 동일하다. 안티-퓨즈(122)가 이전에 블로우된 경우에, 안티-퓨즈(122)의 전극들 사이의 도전성은 실질적으로 하이이고, 따라서, 퓨즈 상태 시그널링(234)의 전압 레벨은 Vss와 대략 동일할 것이다. 반대로, 안티-퓨즈(122)가 아직 블로우되지 않은 경우에, 안티-퓨즈(122)의 전극들 사이의 도전성은 실질적으로 로우이고, 따라서, 퓨즈 상태 시그널링(234)의 전압 레벨은 VFUSE 라인(121)의 전압(예를 들면 VNORM)에 가까울 것이다. 따라서, 예시된 실시예에서, 안티-퓨즈(122)의 퓨즈 상태는 퓨즈 상태 시그널링(234)의 전압 레벨에 기초하여 판독 동작 동안 결정될 수 있다.
안티-퓨즈(122)가 프로그래밍되지 않은 상태로 남아 있도록 의도되는 프로그램 동작 동안, 제어 논리부는 RW 라인(210)을 논리 "1"로 설정하고 제어 논리부는 프로그래밍되도록 의도되지 않은 안티-퓨즈 셀(200)에 대한 PIN 라인(212)을 논리 "0"으로 설정하거나 유지한다. 결과적으로, NOR 게이트(204)의 출력은 논리 "1"로 설정되고, 그에 의해 션트 트랜지스터(124)가 실질적으로 도전 상태로 들어가게 한다. 이 상태에서, 션트 트랜지스터(124)는 안티-퓨즈(122)와 병렬로 단락의 역할을 하여, VFUSE 라인(121)으로의 프로그램 전압 VPROG의 인가는 션트 트랜지스터(124)를 통해 안티-퓨즈(122)로부터 떨어진 전류의 션트를 유발한다. 또한, 근접한 안티-퓨즈 셀에 대한 기록 동작으로 인해 안티-퓨즈 셀(200)에서 생성된 임의의 오류 전류들은 션트 트랜지스터(124)를 통해 안티-퓨즈(122) 주위에 션트될 것이며, 이것은 근접한 안티-퓨즈가 프로그래밍되는 동안 안티-퓨즈 셀(200)의 부주의한 프로그래밍을 감소시키거나 제거한다.
도 2가 바이어스 저항기(130)가 프로그램 동작 동안 안티-퓨즈(122)에 인가된 전류를 제어하거나 제한하는데 이용되는 특정 구현을 도시하였지만, 프로그래밍 동안 전류를 제어하기 위한 다른 기술들이 이용될 수 있음을 알 것이다. 예를 들면, 대안적 실시예에서, 전류원은 프로그래밍 동안 안티-퓨즈(122)를 통한 전류를 유도하는데 이용될 수 있다.
도 3은 본 개시내용의 적어도 하나의 실시예에 따른 다양한 안티-퓨즈 동작들 동안 션트 트랜지스터(에를 들면 도 2의 안티-퓨즈 셀(200))를 갖는 안티-퓨즈 셀을 구성하기 위한 예시적 방법(300)을 도시한다. 블록(302)에서, 안티-퓨즈 동작은 안티-퓨즈 어레이에 대해 개시된다. 블록(304)에서, 안티-퓨즈 어레이의 안티-퓨즈 셀은 안티-퓨즈 동작이 예를 들면 RW 라인(210)(도 2)을 통해 판독 동작인지의 여부를 결정한다. 판독 동작의 경우에, 블록(306)에서, 안티-퓨즈 셀은 그 션트 저항기를 디스에이블하고(즉, 션트 저항기가 실질적으로 비도전 상태를 가지도록 구성하고), 상술된 바와 같이 안티-퓨즈의 퓨즈 상태를 나타내는 전압 또는 다른 특성을 출력한다.
블록(308)에서, 안티-퓨즈 셀은, 안티-퓨즈 동작이 예를 들면 RW 라인(210) 및 PIN 라인(212)(도 2)을 통해 안티-퓨즈 셀에 대한 기록 동작인지의 여부를 결정한다. 안티-퓨즈 셀에 대한 기록 동작의 경우에, 블록(310)에서, 안티-퓨즈 셀은 상술된 바와 같이 안티-퓨즈가 프로그래밍되도록 허용하도록 션트 트랜지스터를 디스에이블한다.
블록(312)에서, 안티-퓨즈 셀은 안티-퓨즈 동작이 안티-퓨즈 어레이에서의 상이한 안티-퓨즈에 대한 기록 동작인지의 여부를 결정한다. 상이한 안티-퓨즈에 대한 기록 동작의 경우에, 블록(314)에서, 안티-퓨즈는, 기생 커패시턴스 결합에 의해 야기된 오류 전류들 또는 다른 안티-퓨즈의 프로그래밍 동안의 다른 현상을 방지하기 위하여 안티-퓨즈의 주위에 단락을 형성하도록 션트 트랜지스터를 인에이블한다. 그렇지 않으면, 다음 안티-퓨즈 동작이 개시될 수 있고, 블록들(302, 304, 306, 308, 310, 312, 및 314)에 의해 표시된 공정이 다음 안티-퓨즈 동작에 대해 반복될 수 있다.
한 실시예에서, 안티-퓨즈의 션트 트랜지스터는 프로그래밍되는 다른 안티-퓨즈에 대한 안티-퓨즈의 근접에 기초하여 선택적으로 인에이블된다. 예시를 위하여, 프로그래밍되는 안티-퓨즈에 인접하거나 그로부터 미리 결정된 간격을 가지는 안티-퓨즈들만의 션트 트랜지스터들이 인에이블될 수 있는 반면, 미리 결정된 간격을 벗어난 다른 안티-퓨즈들의 션트 트랜지스터들은 디스에이블된 상태로 남아 있을 수 있다. 대안적으로, 프로그래밍되지 않는 모든 안티-퓨즈 셀들의 션트 트랜지스터들이 인에이블될 수 있다. 또한, 한 실시예에서 모든 안티-퓨즈 셀들의 션트 트랜지스터들은 프로그램 동작 또는 판독 동작이 안티-퓨즈 셀 자체에서 발생하지 않는 한 디폴트로 인에이블될 수 있다. 따라서, 프로그램 동작을 수행하는 처리는, 프로그래밍되는 안티-퓨즈 셀에 근접하고(예를 들면, 인접하거나, 미리 결정된 간격 내에 있거나, 또는 미리 결정된 논리적 배열 내에 있고)는 안티-퓨즈 셀들을 식별하고, 그 후에 식별된 근접한 안티-퓨즈 셀들의 션트 트랜지스터들을 선택적으로 인에이블하는 단계를 포함한다.
도 4는 본 개시내용의 적어도 하나의 실시예에 따른 안티-퓨즈 어레이의 안티-퓨즈들과 병렬인 션트 트랜지스터들을 선택적으로 인에이블하고 디스에이블함으로써 안티-퓨즈 어레이의 안티-퓨즈들을 선택적으로 프로그래밍하기 위한 예시적 방법(400)을 도시한다. 다음의 설명을 위해, 안티-퓨즈 어레이는 도 1 및 도 2의 예시적 안티-퓨즈 셀들에 대응하는 안티-퓨즈 셀들의 어레이를 포함한다고 가정한다.
블록(402)에서, 프로그램 동작이 개시되고, 프로그램 동작이 의도되는 안티-퓨즈 어레이의 안티-퓨즈 셀들의 제 1 세트가 식별되고, 블록(404)에서, 프로그램 동작이 의도되지 않은 안티-퓨즈 어레이의 안티-퓨즈 셀들의 제 1 세트가 식별된다. 안티-퓨즈 어레이의 각각의 안티-퓨즈 셀은, 예를 들면 다른 디바이스로부터의 프로그래밍 제어 시그널링(111)(도 1 참조)에 기초하여 프로그래밍되도록 의도되거나, 프로그래밍되지 않은 상태로 남아 있도록 의도되는 것으로서 식별될 수 있다.
블록(406)에서, 제어 논리부는 안티-퓨즈 셀들의 제 1 세트의 션트 트랜지스터들을 디스에이블하고, 블록(408)에서, 제어 논리부는 안티-퓨즈 셀들의 제 2 세트의 션트 트랜지스터들을 인에이블한다. 블록(410)에서, 프로그램 전압 VPROG(또는 대안적으로 프로그램 전류)이, 각각의 안티-퓨즈 셀이 접속되는 2개의 전압 기준 라인들 사이에 인가된다. 프로그램 전압 VPROG의 인가 동안, 프로그램 전류들은 제 1 세트의 안티-퓨즈 셀들의 안티-퓨즈들을 통해 형성되는데, 대응하는 션트 트랜지스터들이 디스에이블되고, 따라서 개방 회로들의 역할을 하기 때문이다. 대조적으로, 프로그램 전압 VPROG의 인가 동안, 전압 기준 라인들은 제 2 세트의 안티-퓨즈 셀들의 인에이블된 션트 트랜지스터들을 통해 함께 단락되고, 그에 의해 프로그램 전압 VPROG이 인가되는 동안 제 2 세트의 안티-퓨즈 셀들의 안티-퓨즈들을 통한 프로그래밍 전류들의 형성을 방지한다.
도 5는 본 개시내용의 적어도 하나의 실시예에 따른 안티-퓨즈 션트 기술을 이용한 시스템(500)의 예시적 구현을 도시한다. 예시된 예에서, 시스템(500)은 직렬/병렬 인터페이스(SPI)(502), 퓨즈 박스(504), 및 전압 기준 모듈(506)과 같은 퓨즈 박스(504)에 결합된 동작 구성요소를 포함한다. 퓨즈 박스(504)는 퓨즈 제어 모듈(512)(도 1의 퓨즈 제어 모듈(102)과 유사함) 및 3개의 안티-퓨즈 셀들(514, 516 및 518)(이후 "안티-퓨즈 셀들(514 내지 518)")을 포함하고, 그에 의해 안티-퓨즈 셀들(514 내지 518)의 각각은 상술된 바와 같이 병렬로 접속된 안티-퓨즈 및 션트 트랜지스터를 포함한다. 안티-퓨즈 셀들(514 내지 518)의 각각의 안티-퓨즈의 퓨즈 상태에 의해 제어된 비트값(예를 들면 전압 레벨)은 전압 기준 모듈(506)에 의해 출력된 전압 VREF를 트리밍하는데 이용되는 트림 입력 Trim[0:2]으로서 이용된다. 예시된 실시예에서, 비트 Trim[0]의 값은 안티-퓨즈 셀(514)의 퓨즈 상태에 기초하고, 비트 Trim[1]의 값은 안티-퓨즈 셀(516)의 퓨즈 상태에 기초하고, 비트 Trim[2]의 값은 안티-퓨즈 셀(518)의 퓨즈 상태에 기초한다.
적어도 하나의 실시예에서, 제어 정보는, 전압 VREF의 미리 결정된 트리밍을 달성하는 Trim[0:2]에 대한 값을 제공하기 위하여 일부 또는 모든 안티-퓨즈 셀들(514 내지 518)의 프로그래밍을 지시하도록 SPI(502)를 통해 수신될 수 있다. 상술된 바와 같이, 퓨즈 제어 모듈(512)은 프로그래밍 동안 안티-퓨즈 셀들(514 내지 518)을 제어할 수 있어서, 프로그래밍되는 안티-퓨즈 셀들의 션트 트랜지스터들은 프로그래밍을 허용하기 위해 디스에이블되고, 프로그래밍되지 않은 상태로 남아 있어야 할 안티-퓨즈 셀들의 션트 트랜지스터들은 연관된 안티-퓨즈들로부터 떨어져 임의의 오류 전류들을 션트하도록 인에이블된다. 이러한 션트 트랜지스터들의 선택적 인에이블은 프로그래밍되지 않도록 의도된 안티-퓨즈 셀들이 부주의하게 프로그래밍되는 것을 방지한다. 마찬가지로, 퓨즈 제어 모듈(512)은 Trim[0:2] 값을 얻기 위해 판독 동작 동안 안티-퓨즈 셀들(514 내지 518)을 제어할 수 있어서, 션트 트랜지스터들은 안티-퓨즈 셀들(514 내지 518)의 퓨즈 상태들의 결정을 방해하는 것을 회피하도록 디스에이블된다.
도 5가 병렬 접속된 션트 트랜지스터를 갖는 안티-퓨즈 셀들의 특정 구현을 도시하였지만, 안티-퓨즈 셀들은 본 개시내용의 범위를 벗어나지 않고 다른 형태의 동작 구성요소들의 동작들을 구성하도록 다른 구현들에서 이용될 수 있다. 예를 들면, 하나 이상의 안티-퓨즈 셀들이 특정 회로를 인에이블하거나 디스에이블하거나, 고장난 회로의 주위의 경로를 변경을 위해 특정 동작 모드를 설정하는데 이용될 수 있다.
이 문서에서, "제 1", "제 2" 등과 같은 관련 용어들은 하나의 엔티티 또는 동작을 다른 엔티티 또는 동작과 구별하기 위해서만 사용될 수 있고, 이러한 엔티티들 또는 동작들 사이의 실제 관계 또는 순서를 요구하거나 내포할 필요는 없다. 용어들 "포함한다(comprises)" 및 "포함하는(comprising)"과 그 파생어들은 비배제적 포함을 커버하도록 의도되어, 요소들의 목록을 포함하는 공정, 방법, 물품 또는 장치는 이들 요소들만을 포함하는 것이 아니라, 그러한 공정, 방법, 물품 또는 장치에 고유한 또는 명백히 나열되지 않은 다른 요소들을 포함할 수 있다.
본 명세서에 이용된 용어 "다른(another)"은 적어도 2개 이상으로 규정된다. 용어들 "포함하는(including)", "가지는(having)" 또는 그 파생어들은 포함하는 것으로서 규정된다. 전기-광학 기술을 참조하여 본 명세서에 이용된 용어 "결합된(coupled)"은 반드시 직접적이거나 반드시 기계적일 필요는 없지만 접속되는 것으로서 규정된다.
용어들 "인가(assert)" 또는 "설정(set)" 및 "무효 (negate)"(또는 "비인가(deassert)" "해제(clear)")는 신호, 상태 비트 또는 유사한 장치의 논리적으로 진실 또는 논리적으로 거짓 상태에 각각 있도록 렌더링하는 것을 의미할 때 이용된다. 논리적으로 진실 상태가 논리 레벨 일이면, 논리적으로 거짓 상태는 논리 레벨 영이 된다. 논리적으로 진실 상태가 논리 레벨 영이면, 논리적으로 거짓 상태는 논리 레벨 일이 된다.
본 개시내용의 다른 실시예들, 이용들 및 이점들은 본 명세서에 개시된 개시내용의 명세 및 실행을 고려하여 본 기술분야의 통상의 기술자에게 명백할 것이다. 명세 및 도면들은 예시적인 것으로서만 고려되어야 하고, 따라서, 본 개시내용의 범위는 다음의 청구항들 및 등가물들에 의해서만 제한되는 것으로 의도된다.

Claims (20)

  1. 안티-퓨즈들을 프로그램하기 위한 방법에 있어서,
    제 1 안티-퓨즈(anti-fuse)용으로 의도된 제 1 프로그램 동작의 개시에 응답하여 상기 제 1 안티-퓨즈와 병렬로 결합된 제 1 션트 트랜지스터(shunt transistor)를 디스에이블하는 단계; 및
    상기 제 1 안티-퓨즈용으로 의도되지 않은 제 2 프로그램 동작의 개시에 응답하여 상기 제 1 션트 트랜지스터를 인에이블하는 단계를 포함하고,
    제 2 안티-퓨즈용으로 의도된 상기 제 2 프로그램 동작의 개시에 응답하여 상기 제 2 안티-퓨즈와 병렬로 결합된 제 2 션트 트랜지스터를 디스에이블하는 단계; 및
    상기 제 2 안티-퓨즈용으로 의도되지 않은 상기 제 1 프로그램 동작의 개시에 응답하여 상기 제 2 션트 트랜지스터를 인에이블하는 단계를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 션트 트랜지스터를 디스에이블하는 단계는 상기 제 1 안티-퓨즈에 대한 상기 제 2 안티-퓨즈의 근접성(proximity)에 기초하여 상기 제 1 션트 트랜지스터를 선택적으로 디스에이블하는 단계를 포함하는, 안티-퓨즈들을 프로그램하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 제 1 안티-퓨즈에 대한 판독 동작의 개시에 응답하여 상기 제 1 션트 트랜지스터를 디스에이블하는 단계를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 판독 동작 동안, 상기 제 1 안티-퓨즈의 전극들 사이의 전압차에 기초하여 상기 제 1 안티-퓨즈의 퓨즈 상태를 결정하는 단계를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 퓨즈 상태에 기초하여 구성요소의 동작을 제어하는 단계를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 제 1 프로그램 동작 동안 상기 제 1 안티-퓨즈를 프로그래밍하기 위해 상기 제 1 안티-퓨즈에 프로그램 전압을 인가하는 단계를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 방법.
  8. 안티-퓨즈들을 프로그램하기 위한 디바이스에 있어서,
    제 1 전압 기준에 결합 가능한 제 1 전극과, 제 2 전압 기준에 결합 가능한 제 2 전극을 포함하는 제 1 안티-퓨즈;
    상기 제 1 안티-퓨즈의 상기 제 1 전극에 결합된 제 1 전류 전극과, 상기 제 1 안티-퓨즈의 상기 제 2 전극에 결합된 제 2 전류 전극과, 제어 전극을 포함하는 제 1 션트 트랜지스터; 및
    상기 제 1 안티-퓨즈용으로 의도된 제 1 프로그램 동작에 응답하여 상기 제 1 션트 트랜지스터를 디스에이블하도록 구성된 제 1 제어 논리부를 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 제어 논리부는 상기 제 1 안티-퓨즈용으로 의도되지 않은 제 2 프로그램 동작에 응답하여 상기 제 1 션트 트랜지스터를 인에이블하도록 구성되는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  10. 제 8 항에 있어서,
    상기 제 1 제어 논리부는 상기 제 1 안티-퓨즈에 대한 판독 동작에 응답하여 상기 제 1 션트 트랜지스터를 디스에이블하도록 구성되는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  11. 제 10 항에 있어서,
    상기 판독 동작 동안 상기 제 1 안티-퓨즈의 상기 제 1 전극과 상기 제 2 전극 사이의 전압차를 결정하도록 구성된 퓨즈 상태 모듈을 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  12. 제 11 항에 있어서,
    상기 퓨즈 상태 모듈은:
    상기 전압차를 나타내는 전압을 제공하기 위한 출력부;
    상기 제 1 전압 기준에 결합된 제 1 전극과, 상기 출력부에 결합된 제 2 전극과, 제 1 제어 신호를 수신하기 위한 제어 전극을 포함하는 제 1 트랜지스터로서, 상기 제 1 제어 신호가 제 1 상태에 있을 때 인에이블되고 상기 제 1 제어 신호가 제 2 상태에 있을 때 디스에이블되는, 상기 제 1 트랜지스터; 및
    상기 출력부에 접속된 제 1 전극과, 상기 제 2 전압 기준에 접속된 제 2 전류 전극과, 제 2 제어 신호를 수신하기 위한 제어 전극을 포함하는 제 2 트랜지스터로서, 상기 제 2 제어 신호는 상기 제 1 제어 신호의 역(inverse)이고, 상기 제 2 트랜지스터는 상기 제 2 제어 신호가 상기 제 1 상태에 있을 때 인에이블되고 상기 제 2 제어 신호가 상기 제 2 상태에 있을 때 디스에이블되는, 상기 제 2 트랜지스터를 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  13. 제 8 항에 있어서,
    상기 제 1 전압 기준에 결합 가능한 제 1 전극과, 상기 제 2 전압 기준에 결합 가능한 제 2 전극을 포함하는 제 2 안티-퓨즈;
    상기 제 2 안티-퓨즈의 상기 제 1 전극에 결합된 제 1 전류 전극과, 상기 제 2 안티-퓨즈의 상기 제 2 전극에 결합된 제 2 전류 전극과, 제어 전극을 포함하는 제 2 션트 트랜지스터; 및
    상기 제 1 프로그램 동작에 응답하여 상기 제 2 션트 트랜지스터를 인에이블하도록 구성된 제 2 제어 논리부를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  14. 제 13 항에 있어서,
    상기 제 2 제어 논리부는 상기 제 2 안티-퓨즈용으로 의도된 제 2 프로그램 동작에 응답하여 상기 제 2 션트 트랜지스터를 디스에이블하도록 구성되는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 제어 논리부는 상기 제 2 프로그램 동작에 응답하여 상기 제 1 션트 트랜지스터를 인에이블하도록 구성되는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  16. 안티-퓨즈들을 프로그램하기 위한 디바이스에 있어서,
    안티-퓨즈 셀들의 어레이로서, 각각의 안티-퓨즈 셀은 병렬로 결합된 안티-퓨즈 및 션트 트랜지스터를 포함하는, 상기 안티-퓨즈 셀들의 어레이; 및
    퓨즈 제어 모듈로서,
    제 1 프로그램 동작에 응답하여 상기 어레이의 제 1 안티-퓨즈 셀의 제 1 션트 트랜지스터를 디스에이블하고;
    상기 제 1 프로그램 동작에 응답하여 상기 어레이의 제 2 안티-퓨즈 셀의 제 2 션트 트랜지스터를 인에이블하고, 상기 제 1 프로그램 동작은 상기 제 1 안티-퓨즈 셀용으로 의도되지만 상기 제 2 안티-퓨즈 셀용으로 의도되지 않도록 구성된, 상기 퓨즈 제어 모듈을 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  17. 제 16 항에 있어서,
    상기 퓨즈 제어 모듈은:
    제 2 프로그램 동작에 응답하여 상기 제 2 션트 트랜지스터를 디스에이블하고;
    상기 제 2 프로그램 동작에 응답하여 상기 제 1 션트 트랜지스터를 인에이블하고, 상기 제 2 프로그램 동작은 상기 제 2 안티-퓨즈 셀용으로 의도되지만 상기 제 1 안티-퓨즈 셀용으로 의도되지 않도록 구성되는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  18. 제 16 항에 있어서,
    상기 퓨즈 제어 모듈은:
    상기 제 1 안티-퓨즈 셀의 상기 안티-퓨즈에 대한 판독 동작에 응답하여 상기 제 1 션트 트랜지스터를 디스에이블하고;
    상기 제 2 안티-퓨즈 셀의 상기 안티-퓨즈에 대한 판독 동작에 응답하여 상기 제 2 션트 트랜지스터를 디스에이블하도록 구성되는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  19. 제 16 항에 있어서,
    상기 제 1 안티-퓨즈 셀에 결합되어, 상기 제 1 안티-퓨즈 셀의 상기 안티-퓨즈의 퓨즈 상태를 결정하도록 구성된 퓨즈 상태 모듈을 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
  20. 제 19 항에 있어서,
    상기 제 1 안티-퓨즈 셀에 결합되어, 상기 제 1 안티-퓨즈 셀의 상기 안티-퓨즈의 상기 퓨즈 상태에 기초하여 구성 가능한 동작 구성요소를 더 포함하는, 안티-퓨즈들을 프로그램하기 위한 디바이스.
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