JP2006344793A

JP2006344793A - トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法

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Publication number: JP2006344793A
Application number: JP2005169510A
Authority: JP
Inventors: Koichi Hagino; 浩一萩野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-06-09
Filing date: 2005-06-09
Publication date: 2006-12-21
Anticipated expiration: 2025-06-09
Also published as: JP4819407B2

Abstract

【課題】トリミング用ヒューズの配線が簡単で特性劣化やノイズの影響を受けにくいトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法を得る。
【解決手段】基準電圧発生回路２の第１トリミング回路１１と第２トリミング回路１２のトリミング方法を決定し、該決定したトリミング状態になるようにテスト信号ＴＥＳＴ１及びＴＥＳＴ２の各信号レベルを設定して第１トリミング回路１１及び第２トリミング回路１２にそれぞれ入力し、出力電圧Ｖｏを測定し、測定した出力電圧Ｖｏに基づいて出力電圧検出回路３のヒューズＦ１０及びＦ１１のトリミング内容を決定し、基準電圧発生回路２のヒューズＦ１〜Ｆ４を選択的に切断すると共に出力電圧検出回路３のヒューズＦ１０，Ｆ１１を決定された内容に基づいて選択的に切断するようにした。
【選択図】図１

Description

本発明は、トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法に関し、特に相互に関連する特性を備えた複数の回路に関わるトリミングを、１工程で行うことができるようにしたトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法に関する。

従来、トリミングを行って回路特性を調整する部分が複数箇所存在し、更にそれらの回路特性が相互に関連する場合は、最初に最も基準となる回路の特性を決定するためのトリミングを行い、そのトリミング結果を受けて次の回路の特性を決定するためのトリミングを行っていた。
図５は、従来の定電圧回路の例を示した回路図であり、図５を用いて従来のトリミング方法を説明する。
図５の定電圧回路１００は、シリーズレギュレータをなしており、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１０１と、出力電圧Ｖｏを分圧して分圧電圧Ｖｏ１を生成し出力する出力電圧検出回路１０２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流の制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１５と、分圧電圧Ｖｏ１が基準電圧Ｖｒになるように出力トランジスタＭ１５の動作制御を行う誤差増幅回路１０３とで構成されている。

基準電圧発生回路１０１は、２つのデプレッション型ＮＭＯＳトランジスタＭ１，Ｍ３と、２つのエンハンスメント型ＮＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ２，Ｍ４と、トリミング手段である２つのヒューズＦ５，Ｆ６とで構成されている。
ヒューズＦ５及びＦ６がそれぞれ切断されていない状態、すなわち、トリミングを行っていない初期状態では、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３はそれぞれ０バイアスされている。このため、デプレッション型ＮＭＯＳトランジスタＭ１及びＭ３の各ドレインにはそれぞれ固有のドレイン電流ｉｄ１及びｉｄ３が対応して流れる。ＮＭＯＳトランジスタＭ２とＭ４の各ドレイン電流ｉｄ２とｉｄ４の和は、ドレイン電流ｉｄ１とｉｄ３の和と同じであり、ＮＭＯＳトランジスタＭ２とＭ４の各ゲートが接続され、該接続部がＮＭＯＳトランジスタＭ２のドレインに接続されている。このことから、ＮＭＯＳトランジスタＭ２及びＭ４の各ゲート電圧は、ドレイン電流ｉｄ２とｉｄ４で決まる電圧に設定され、該電圧が基準電圧Ｖｒになる。

一方、基準電圧Ｖｒは、製造プロセスのバラツキの影響で温度特性が変化する。図６は、基準電圧Ｖｒの温度特性例を示した図であり、縦軸が基準電圧Ｖｒであり、横軸が温度である。図６において、実線で示した温度特性Ｓ１は目標とする温度特性であり、２５℃付近で基準電圧Ｖｒが最大になり、２５℃付近から温度が上がるか又は下がるに連れて徐々に基準電圧Ｖｒの電圧が低下するが、広い温度範囲に渡って基準電圧Ｖｒの変動を小さく抑えることができる。図６において、１点鎖線で示した温度特性Ｓ２と破線で示した温度特性Ｓ３は、製造プロセスの変動によって、温度特性が変化した場合の特性図である。温度特性Ｓ２は、温度が上がるに連れて基準電圧Ｖｒが上昇し、温度特性Ｓ３は、温度が上がるに連れて基準電圧Ｖｒが低下する。温度特性Ｓ２及びＳ３は、温度変動による基準電圧Ｖｒの変化が大きく、このまま定電圧回路の基準電圧源として用いた場合は、定電圧回路の仕様を満足することができない。

基準電圧Ｖｒの温度特性は、基準電圧発生回路１０１で使用しているＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを変えることで制御することができる。温度特性Ｓ２の場合は、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３のＷ／Ｌを小さくするか、ＮＭＯＳトランジスタＭ２とＭ４のＷ／Ｌを大きくすることで、温度特性Ｓ１に近づけることができる。
また、温度特性がＳ３の場合は、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３のＷ／Ｌを大きくするか、ＮＭＯＳトランジスタＭ２とＭ４のＷ／Ｌを小さくすることで、温度特性Ｓ１に近づけることができる。

しかし、完成した半導体装置ではＭＯＳトランジスタの素子面積を減らしたり増やしたりすることはできないことから、図５の回路のようにデプレッション型ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の各々に、ヒューズＦ５とＦ６を介して並列に接続したデプレッション型ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４を備え、ヒューズを切断することでＭＯＳトランジスタのＷ／Ｌの値を変えたのと同じ効果を持たせることができる。
例えば、温度特性がＳ２の場合は、ヒューズＦ５を切断することで、温度特性をＳ１に近づけることができるが、デプレッション型ＮＭＯＳトランジスタＭ３のドレイン電流ｉｄ３がなくなってしまう。このため、ＮＭＯＳトランジスタＭ２とＭ４の各ドレイン電流が減少し、図７で示すように、基準電圧Ｖｒは温度特性Ｓ２から温度特性Ｓ１に低下する。

また、温度特性Ｓ３の場合は、ヒューズＦ６を切断することで、温度特性をＳ１に近づけることができるが、ＮＭＯＳトランジスタＭ４のドレイン電流ｉｄ４がなくなってしまう。このため、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３のドレイン電流ｉｄ１とｉｄ３がすべてＮＭＯＳトランジスタＭ２のドレイン電流ｉｄ２になることから、基準電圧Ｖｒは、図７に示すように温度特性Ｓ３から温度特性Ｓ１に上昇する。
このように、基準電圧発生回路１０１でトリミングを行うと、基準電圧Ｖｒの温度特性は改善されるが、基準電圧Ｖｒが変動してしまうため、定電圧回路１００の出力電圧Ｖｏも変動してしまう。このことから、基準電圧発生回路１０１のトリミングを施した後、出力電圧Ｖｏの調整が必要になる。定電圧回路１００の出力電圧Ｖｏは、ヒューズＦ１０とＦ１１の切断の組み合わせによって調整することができ、基準電圧Ｖｒの温度特性を調整した後、出力電圧検出回路１０２でトリミングを行うことで、所望の出力電圧Ｖｏに調整することができる。

このように、定電圧回路１００のトリミングによる調整を行うには、第１の工程で基準電圧発生回路１０１の温度特性を測定して基準電圧発生回路２のトリミング内容を決定し、第２の工程で基準電圧発生回路２のトリミングを実行し、第３の工程で定電圧回路１００の出力電圧Ｖｏを測定し、出力電圧検出回路１０２のトリミング内容を決定し、第４の工程で出力電圧検出回路１０２のトリミングを実行する必要があり、工程が多くなっていた。
また、前記の例ではトリミングを行う回路が２箇所であったが、複数の回路特性が相互に関連し、しかも各々の回路でトリミングを行う場合は、測定を行ってトリミング内容を決定する前工程と、実際にトリミングを行う後工程の２つの工程を何度も繰り返して行わなくてはならず、製造工程が増加するため、半導体装置のコストアップの要因になっていた。

そこで、トリミングの工数を少なくするために、図８で示すようにトリミング用ヒューズＦに直列にＭＯＳトランジスタＭを接続し、ＭＯＳトランジスタＭのゲートをテストモード信号で制御することにより、ヒューズＦを切断したのと同じ状態にすることができるようにした（例えば、特許文献１参照。）。このため、実際にヒューズを切断する前に、トリミングした状態を作り出して他の回路の調整も可能にしたことから、トリミングの工程を１度にまとめて行えるようにしている。
特開平７−１４１０４１号公報

しかし、図８の回路のように、トリミング用ヒューズＦに直列にＭＯＳトランジスタＭを接続した場合、ヒューズＦをＭＯＳトランジスタの近くに配置することが困難な場合が多いことから、ＭＯＳトランジスタＭとヒューズＦの配線が長くなり、配線の引き回し等で半導体装置の回路レイアウトが複雑になり、特性劣化やノイズの影響を受けやすくなるため、高精度の特性が要求される用途に適さないという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、トリミング用ヒューズの配線が簡単で特性劣化やノイズの影響を受けにくいトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法を得ることを目的とする。

この発明に係る半導体装置は、ヒューズを切断することでトリミングを行う１つ以上のトリミング回路を有する半導体装置において、
前記トリミング回路は、
制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、
前記ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせる制御回路と、
を備え、
前記制御回路は、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行うものである。

具体的には、前記制御回路は、
切断されると前記半導体スイッチをオンさせる第１のヒューズと、
切断されると前記半導体スイッチをオフさせる第２のヒューズと、
を備え、
前記第１及び第２の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行うようにした。

また、この発明に係る半導体装置は、制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた定電圧回路を有する半導体装置において、
前記出力電圧制御部は、
２つの電界効果トランジスタのゲート電極の仕事関数差を用いて前記基準電圧を生成する基準電圧発生回路を備え、
該基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズを有し、該選択されたヒューズの切断に応じて前記各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路と、
からなるトリミング回路を備え、
前記制御回路は、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン／オフ制御を行うものである。

具体的には、前記制御回路は、
切断されると対応する前記半導体スイッチをオンさせる各第１のヒューズと、
切断されると対応する前記半導体スイッチをオフさせる各第２のヒューズと、
を備え、
前記第１及び第２の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン／オフ制御を行うようにした。

また、前記出力電圧制御部は、
前記出力端子の電圧を分圧して前記比例電圧を生成する出力電圧検出回路を備え、
該出力電圧検出回路は、
前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路と、
該抵抗回路の所定の抵抗に対応して設けられた、トリミングによって選択的に切断される１つ以上の第３のヒューズと、
を備え、
該第３のヒューズが選択的に切断されることによって、前記比例電圧を生成する際の分圧比が変えられるようにした。

また、前記基準電圧発生回路は、前記テスト信号に応じて前記各半導体スイッチを選択的にオンさせて前記基準電圧の温度特性の調整が行われ、該基準電圧発生回路及び前記出力電圧検出回路は、該基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、前記各ヒューズが選択的に一括してトリミングされるようにした。

また、この発明に係る半導体装置のトリミング方法は、制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせる制御回路とを備え、該ヒューズを切断することでトリミングが行われる半導体装置のトリミング方法において、
前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記ヒューズの切断の実行選択を行うようにした。

また、この発明に係る半導体装置のトリミング方法は、制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
２つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置のトリミング方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うようにした。

また、前記トリミング回路の各ヒューズと、前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路の所定の該抵抗に対応して設けられた前記出力電圧検出回路の１つ以上のヒューズとを、前記基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、選択的に一括してトリミングされるようにした。

また、この発明に係る半導体装置の製造方法は、制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせる制御回路とを備え、前記ヒューズを切断することでトリミングが行われる半導体装置の製造方法において、
前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記ヒューズの切断の実行選択を行うようにした。

また、この発明に係る半導体装置の製造方法は、制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
２つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置の製造方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うようにした。

本発明のトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法によれば、相互に関連する特性を備えた複数箇所の回路に関わるトリミングを、１工程にまとめて行うことができるようになり、工程の短縮を図ることができ、しかも従来のようにヒューズと半導体スイッチを直列に接続せずに、ヒューズを半導体スイッチをオン／オフするための制御回路側に設けるようにしたことから、半導体スイッチと回路に関わる配線を短くすることができ、半導体装置内での回路レイアウトが単純になり、レイアウトの複雑化に伴う特性劣化を防止することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置のトリミング回路の構成例を示した図であり、図１ではシリーズレギュレータをなす定電圧回路を例にして示している。
図１の定電圧回路１は、シリーズレギュレータをなしており、電源電圧Ｖｄｄを所定の定電圧に変換して出力端子ＯＵＴから出力する。
定電圧回路１は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏを分圧して分圧電圧Ｖｏ１を生成し出力する出力電圧検出回路３と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流の制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１５と、分圧電圧Ｖｏ１が基準電圧Ｖｒになるように出力トランジスタＭ１５の動作制御を行う誤差増幅回路４とで構成されている。

基準電圧発生回路２は、２つのデプレッション型ＮＭＯＳトランジスタＭ１，Ｍ３、２つのＮＭＯＳトランジスタＭ２，Ｍ４、第１トリミング回路１１及び第２トリミング回路１２で構成されている。第１トリミング回路１１は、エンハンスメント型ＰＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ５、ＯＲ回路ＯＲ１、抵抗Ｒ１，Ｒ２及びヒューズＦ１，Ｆ２からなり、第２トリミング回路１２は、ＰＭＯＳトランジスタＭ６、ＯＲ回路ＯＲ２、抵抗Ｒ３，Ｒ４及びヒューズＦ３，Ｆ４からなる。
また、出力電圧検出回路３は、抵抗Ｒ１０〜Ｒ１３及びヒューズＦ１０，Ｆ１１で構成され、誤差増幅回路４は、ＰＭＯＳトランジスタＭ１０，Ｍ１１及びＮＭＯＳトランジスタＭ１２〜Ｍ１４で構成されている。

電源電圧Ｖｄｄと出力端子ＯＵＴとの間には、出力トランジスタＭ１５が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間には抵抗Ｒ１０〜Ｒ１３が直列に接続されている。抵抗Ｒ１１に並列にヒューズＦ１０が接続され、抵抗Ｒ１２に並列にヒューズＦ１１が接続され、抵抗Ｒ１１とＲ１２との接続部から分圧電圧Ｖｏ１が出力される。
基準電圧発生回路２において、電源電圧Ｖｄｄと接地電圧との間には、デプレッション型ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が直列に接続され、デプレッション型ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２との接続部には、デプレッション型ＮＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の各ゲートがそれぞれ接続され、該接続部から基準電圧Ｖｒが出力される。

また、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間には、ＰＭＯＳトランジスタＭ５、デプレッション型ＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ６及びＮＭＯＳトランジスタＭ４が直列に接続されている。デプレッション型ＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ６との接続部には、デプレッション型ＮＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４の各ゲートが接続され、該接続部は、デプレッション型ＮＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の接続部に接続されている。
第１トリミング回路１１及び第２トリミング回路１２は電源電圧Ｖｄｄ２を電源として作動し、該電源電圧Ｖｄｄ２は、電源電圧Ｖｄｄと分離されている。これは、電源電圧Ｖｄｄがアナログ回路用の電源であり、電源電圧Ｖｄｄ２はデジタル回路用の電源であることに起因する。

電源電圧Ｖｄｄ２と接地電圧Ｖｓｓとの間には、抵抗Ｒ１、ヒューズＦ１及びＦ２が直列に接続され、ヒューズＦ１とＦ２との接続部ＡはＯＲ回路ＯＲ１の一方の入力端に接続されている。ＯＲ回路ＯＲ１の他方の入力端は、抵抗Ｒ２によって接地電圧Ｖｓｓにプルダウンされており、外部からテスト信号ＴＥＳＴ１が入力され、ＯＲ回路ＯＲ１の出力端はＰＭＯＳトランジスタＭ５のゲートに接続されている。なお、ＯＲ回路ＯＲ１の入力端と抵抗Ｒ２との接続部をＢとする。
同様に、電源電圧Ｖｄｄ２と接地電圧Ｖｓｓとの間には、抵抗Ｒ３、ヒューズＦ３及びＦ４が直列に接続され、ヒューズＦ３とＦ４との接続部ＣはＯＲ回路ＯＲ２の一方の入力端に接続されている。ＯＲ回路ＯＲ２の他方の入力端は、抵抗Ｒ４によって接地電圧Ｖｓｓにプルダウンされており、外部からテスト信号ＴＥＳＴ２が入力され、ＯＲ回路ＯＲ２の出力端はＰＭＯＳトランジスタＭ６のゲートに接続されている。なお、ＯＲ回路ＯＲ２の入力端と抵抗Ｒ２との接続部をＤとする。

次に、誤差増幅回路４において、ＮＭＯＳトランジスタＭ１２及びＭ１３は差動対をなし、ＰＭＯＳトランジスタＭ１０及びＭ１１はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ１０及びＭ１１の各ソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭ１０及びＭ１１の各ゲートは接続されて該接続部がＰＭＯＳトランジスタＭ１１のドレインに接続されている。ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ１２のドレインに、ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１３のドレインにそれぞれ接続されている。
ＮＭＯＳトランジスタＭ１２及びＭ１３のソースは接続され、該接続部と接地電圧との間にはＮＭＯＳトランジスタＭ１４が接続されている。ＮＭＯＳトランジスタＭ１２及びＭ１４の各ゲートには基準電圧Ｖｒがそれぞれ入力され、ＮＭＯＳトランジスタＭ１３のゲートには分圧電圧Ｖｏ１が入力されており、ＮＭＯＳトランジスタＭ１４は定電流源をなしている。

このような構成において、半導体スイッチをなすＰＭＯＳトランジスタＭ５は、ＯＲ回路ＯＲ１、抵抗Ｒ１，Ｒ２及びヒューズＦ１，Ｆ２からなる制御回路によってスイッチング制御される。同様に、半導体スイッチをなすＰＭＯＳトランジスタＭ６は、ＯＲ回路ＯＲ２、抵抗Ｒ３，Ｒ４及びヒューズＦ３，Ｆ４からなる制御回路によってスイッチング制御される。
第１トリミング回路１１において、ヒューズＦ１及びＦ２が切断されていない初期状態では、接続部Ａはローレベルに固定されることから、ＯＲ回路ＯＲ１からの出力信号の信号レベルは、接続部Ｂに入力されるテスト信号ＴＥＳＴ１の信号レベルで決定される。すなわち、テスト信号ＴＥＳＴ１がハイレベルのときはＯＲ回路ＯＲ１の出力端はハイレベルになり、テスト信号ＴＥＳＴ１がローレベルのときはＯＲ回路ＯＲ１の出力端はローレベルになる。なお、テスト信号ＴＥＳＴ１が入力されていない場合は、プルダウン抵抗Ｒ２によって接続部Ｂはローレベルになるため、オア回路ＯＲ１の出力端はローレベルになる。

ＰＭＯＳトランジスタＭ５は、ＯＲ回路ＯＲ１の出力端がハイレベルのときはオフし、ローレベルのときはオンする。すなわち、テスト信号ＴＥＳＴ１のレベルによってＰＭＯＳトランジスタＭ５をオン／オフ制御することができるため、テスト信号ＴＥＳＴ１によって、図５のヒューズＦ５を切ったり繋いだりするのと等価の動作を行うことができる。ＰＭＯＳトランジスタＭ５の動作状態が確定した場合は、テスト信号ＴＥＳＴ１が入力されなくても該ＰＭＯＳトランジスタＭ５の動作状態を維持できるように、トリミングによってヒューズＦ１又はＦ２の切断を行う。すなわち、ＰＭＯＳトランジスタＭ５をオンさせるように設定する場合は、ＯＲ回路ＯＲ１の出力端をローレベルにすればよいことから、ヒューズＦ１を切断する。逆に、ＰＭＯＳトランジスタＭ５をオフさせるように設定する場合は、ＯＲ回路ＯＲ１の出力端をハイレベルにすればよいことから、ヒューズＦ２を切断する。なお、トリミング状態が確定した場合は、テスト信号ＴＥＳＴ１はローレベルか、又はハイインピーダンス状態にしておく。

同様に、第２トリミング回路１２において、ヒューズＦ３及びＦ４が切断されていない初期状態では、接続部Ｃはローレベルに固定されることから、ＯＲ回路ＯＲ２からの出力信号の信号レベルは、接続部Ｄに入力されるテスト信号ＴＥＳＴ２の信号レベルで決定される。すなわち、テスト信号ＴＥＳＴ２がハイレベルのときはＯＲ回路ＯＲ２の出力端はハイレベルになり、テスト信号ＴＥＳＴ２がローレベルのときはＯＲ回路ＯＲ２の出力端はローレベルになる。なお、テスト信号ＴＥＳＴ２が入力されていない場合は、プルダウン抵抗Ｒ４によって接続部Ｄはローレベルになるため、ＯＲ回路ＯＲ２の出力端はローレベルになる。

ＰＭＯＳトランジスタＭ６は、ＯＲ回路ＯＲ２の出力端がハイレベルのときはオフし、ローレベルのときはオンする。すなわち、テスト信号ＴＥＳＴ２のレベルによってＰＭＯＳトランジスタＭ６をオン／オフ制御することができるため、テスト信号ＴＥＳＴ２によって、図５のヒューズＦ６を切ったり繋いだりするのと等価の動作を行うことができる。ＰＭＯＳトランジスタＭ６の動作状態が確定した場合は、テスト信号ＴＥＳＴ２が入力されなくても該ＰＭＯＳトランジスタＭ６の動作状態を維持できるように、トリミングによってヒューズＦ３又はＦ４の切断を行う。すなわち、ＰＭＯＳトランジスタＭ６をオンさせるように設定する場合は、ＯＲ回路ＯＲ２の出力端をローレベルにすればよいことから、ヒューズＦ３を切断する。逆に、ＰＭＯＳトランジスタＭ５をオフさせるように設定する場合は、ＯＲ回路ＯＲ２の出力端をハイレベルにすればよいことから、ヒューズＦ４を切断する。なお、トリミング状態が確定した場合は、テスト信号ＴＥＳＴ２はローレベルか、又はハイインピーダンス状態にしておく。

ＰＭＯＳトランジスタＭ５及びＭ６がそれぞれオンしている状態では、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３はそれぞれ０バイアスされている。このため、デプレッション型ＮＭＯＳトランジスタＭ１及びＭ３の各ドレインにはそれぞれ固有のドレイン電流ｉｄ１及びｉｄ３が対応して流れる。ＮＭＯＳトランジスタＭ２とＭ４の各ドレイン電流ｉｄ２とｉｄ４の和は、ドレイン電流ｉｄ１とｉｄ３の和と同じである。また、ＮＭＯＳトランジスタＭ２とＭ４の各ゲートが接続され、該接続部がＮＭＯＳトランジスタＭ２のドレインに接続されている。これらのことから、ＮＭＯＳトランジスタＭ２及びＭ４の各ゲート電圧は、ドレイン電流ｉｄ２とｉｄ４で決まる電圧に設定され、該電圧が基準電圧Ｖｒになる。

基準電圧Ｖｒの温度特性は、基準電圧発生回路２で使用しているＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを変えることで制御することができる。図６の温度特性Ｓ２の場合は、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３のＷ／Ｌを小さくするか、ＮＭＯＳトランジスタＭ２とＭ４のＷ／Ｌを大きくすることで、目標とする図６の温度特性Ｓ１に近づけることができる。
また、温度特性が図６のＳ３の場合は、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３のＷ／Ｌを大きくするか、ＮＭＯＳトランジスタＭ２とＭ４のＷ／Ｌを小さくすることで、図６の温度特性Ｓ１に近づけることができる。

しかし、完成した半導体装置ではＭＯＳトランジスタの素子面積を減らしたり増やしたりすることはできないことから、図１の回路のようにデプレッション型ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の各々に、半導体スイッチをなすＰＭＯＳトランジスタＭ５とＭ６を介して並列に接続したデプレッション型ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４を備え、ＰＭＯＳトランジスタＭ５又はＭ６をオフさせることでＭＯＳトランジスタのＷ／Ｌの値を変えたのと同じ効果を持たせることができる。
例えば、基準電圧Ｖｒの温度特性が図６のＳ２の場合は、ＰＭＯＳトランジスタＭ５をオフさせることで、該温度特性を図６のＳ１に近づけることができるが、デプレッション型ＮＭＯＳトランジスタＭ３のドレイン電流ｉｄ３がなくなってしまう。このため、ＮＭＯＳトランジスタＭ２とＭ４の各ドレイン電流が減少し、図７で示すように、基準電圧Ｖｒは温度特性Ｓ２から温度特性Ｓ１に低下する。

また、基準電圧Ｖｒが温度特性Ｓ３である場合は、ＰＭＯＳトランジスタＭ６をオフさせることで、該温度特性をＳ１に近づけることができるが、ＮＭＯＳトランジスタＭ４のドレイン電流ｉｄ４がなくなってしまう。このため、デプレッション型ＮＭＯＳトランジスタＭ１とＭ３のドレイン電流ｉｄ１とｉｄ３がすべてＮＭＯＳトランジスタＭ２のドレイン電流ｉｄ２になることから、基準電圧Ｖｒは、図７に示すように温度特性Ｓ３から温度特性Ｓ１に上昇する。
このように、基準電圧発生回路２でトリミングを行うと、基準電圧Ｖｒの温度特性は改善されるが、基準電圧Ｖｒが変動してしまうため、定電圧回路１の出力電圧Ｖｏも変動してしまう。このことから、基準電圧発生回路２のトリミングを施した後、出力電圧Ｖｏの調整が必要になる。

誤差増幅回路４は、基準電圧Ｖｒと分圧電圧Ｖｏ１との差電圧を増幅して出力トランジスタＭ１５のゲートに出力する。出力電圧検出回路３は、出力トランジスタＭ１５のドレインと接地電圧Ｖｓｓとの間に直列に接続された４個の抵抗Ｒ１０〜Ｒ１３で構成されている。定電圧回路１の出力電圧Ｖｏは、下記（ａ）〜（ｄ）式で示すように、ヒューズＦ１０とＦ１１の切断の組み合わせによって調整することができ、基準電圧Ｖｒの温度特性を調整した後、出力電圧検出回路３でトリミングを行うことで、所望の出力電圧Ｖｏに調整することができる。

ヒューズＦ１０及びＦ１１が共に切断されていない場合、出力電圧Ｖｏは下記（ａ）式のようになる。
Ｖｏ＝Ｖｒ×｛（ｒ１０＋ｒ１３）／ｒ１３｝………………（ａ）
ヒューズＦ１０だけを切断した場合、出力電圧Ｖｏは下記（ｂ）式のようになる。
Ｖｏ＝Ｖｒ×｛（ｒ１０＋ｒ１１＋ｒ１３）／ｒ１３｝………………（ｂ）
ヒューズＦ１１だけを切断した場合、出力電圧Ｖｏは下記（ｃ）式のようになる。
Ｖｏ＝Ｖｒ×｛（ｒ１０＋ｒ１２＋ｒ１３）／（ｒ１２＋ｒ１３）｝………………（ｃ）
ヒューズＦ１０及びＦ１１が共に切断された場合、出力電圧Ｖｏは下記（ｄ）式のようになる。
Ｖｏ＝Ｖｒ×｛（ｒ１０＋ｒ１１＋ｒ１２＋ｒ１３）／（ｒ１２＋ｒ１３）｝………………（ｄ）
なお、前記（ａ）〜（ｄ）式において、ｒ１０〜ｒ１３は抵抗Ｒ１０〜Ｒ１３の抵抗値を示している。

このようなことから、定電圧回路１の調整手順は以下のようになる。
第１の工程では、
（１）定電圧回路１に通電を行い、基準電圧Ｖｒの電圧値と定電圧回路１の消費電流を測定する。消費電流を測定するとき、テスト信号ＴＥＳＴ１がハイレベルのときとローレベルのときの消費電流の差から、デプレッション型ＮＭＯＳトランジスタＭ３の０バイアス電流を間接的に測定することができる。
（２）これらの測定値と、過去の製造データを比較することで、基準電圧発生回路２の温度特性を予測することができる。温度特性の予測値から、基準電圧発生回路２の第１トリミング回路１１と第２トリミング回路１２のトリミング方法を決定する。
（３）前記（２）で決定したトリミング状態になるようにテスト信号ＴＥＳＴ１及びＴＥＳＴ２の各信号レベルを設定し、第１トリミング回路１１及び第２トリミング回路１２にそれぞれ入力する。
（４）定電圧回路１の出力電圧Ｖｏを測定する。
（５）測定した出力電圧Ｖｏに基づいて出力電圧検出回路３のヒューズＦ１０及びＦ１１のトリミング内容を決定する。

次に、第２の工程では、
（１）前記第１の工程の（２）で決定した内容に基づいて、基準電圧発生回路２のヒューズＦ１〜Ｆ４を選択的に切断する。
（２）出力電圧検出回路３のヒューズＦ１０，Ｆ１１を前記第１の工程の（５）で決定された内容に基づいて選択的に切断する。
このように、相互に関連する特性を備えた複数箇所の回路に関わるトリミングを、前記第２の工程のように１つの工程にまとめて行うことができ、工程の短縮を図ることができる。更に、従来のようにヒューズと半導体スイッチをなすＭＯＳトランジスタを直列に接続せずに、半導体スイッチをなすＭＯＳトランジスタをオン／オフするための制御回路側にヒューズを設けるようにしたため、半導体スイッチと回路間の配線を短くすることができ、半導体装置内での回路レイアウトが単純になるようにすることができ、レイアウトの複雑化に伴う特性劣化を防止することができる。

なお、前記説明では、半導体スイッチＭ５及びＭ６にＰＭＯＳトランジスタを使用した場合を例にして示したが、半導体スイッチが使用される回路の電位によってＮＭＯＳトランジスタや、デプレッション型のＭＯＳトランジスタを使用してもよい。また、半導体スイッチＭ５及びＭ６に、図２で示すような、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせたアナログスイッチとインバータからなるスイッチ回路を使用してもよい。

また、図３は、本発明の第１の実施の形態における半導体装置のトリミング回路の他の構成例を示した図であり、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、第１トリミング回路１１及び第２トリミング回路１２の回路構成を変えたことにある。
図３において、第１トリミング回路１１は、ＰＭＯＳトランジスタＭ５、インバータＩＮＶ３１、抵抗Ｒ３１，Ｒ３２及びヒューズＦ３１〜Ｆ３３からなり、第２トリミング回路１２は、ＰＭＯＳトランジスタＭ６、インバータＩＮＶ３５、抵抗Ｒ３５，Ｒ３６及びヒューズＦ３５〜Ｆ３７からなる。

電源電圧Ｖｄｄ２と接地電圧Ｖｓｓとの間には、ヒューズＦ３１、抵抗Ｒ３１、Ｒ３２及びヒューズＦ３２が直列に接続され、抵抗Ｒ３１とＲ３２との接続部はＰＭＯＳトランジスタＭ５のゲートに接続されている。また、テスト信号ＴＥＳＴ１は、インバータＩＮＶ３１で信号レベルが反転された後、ヒューズＦ３３を介して抵抗Ｒ３１と抵抗Ｒ３２の接続部に入力される。同様に、電源電圧Ｖｄｄ２と接地電圧Ｖｓｓとの間には、ヒューズＦ３５、抵抗Ｒ３５、Ｒ３６及びヒューズＦ３６が直列に接続され、抵抗Ｒ３５とＲ３６との接続部はＰＭＯＳトランジスタＭ６のゲートに接続されている。また、テスト信号ＴＥＳＴ２は、インバータＩＮＶ３５で信号レベルが反転された後、ヒューズＦ３７を介して抵抗Ｒ３５と抵抗Ｒ３６の接続部に入力される。

このような構成において、ヒューズＦ３１〜Ｆ３３が切断される前は、テスト信号ＴＥＳＴ１がインバータＩＮＶ３１を介してＰＭＯＳトランジスタＭ５のゲートに入力される。トリミングによって、ヒューズＦ３１をカットするとＰＭＯＳトランジスタＭ５をオンさせ、ヒューズＦ３２をカットするとＰＭＯＳトランジスタＭ５をオフさせることができる。ヒューズＦ３１又はＦ３２をカットした後、ヒューズＦ３３をカットし、ＰＭＯＳトランジスタＭ５がテスト信号ＴＥＳＴ１の影響を受けないようにする。同様に、ヒューズＦ３５〜Ｆ３７が切断される前は、テスト信号ＴＥＳＴ２がインバータＩＮＶ３５を介してＰＭＯＳトランジスタＭ６のゲートに入力される。トリミングによって、ヒューズＦ３５をカットするとＰＭＯＳトランジスタＭ６をオンさせ、ヒューズＦ３６をカットするとＰＭＯＳトランジスタＭ６をオフさせることができる。ヒューズＦ３５又はＦ３６をカットした後、ヒューズＦ３７をカットし、ＰＭＯＳトランジスタＭ６がテスト信号ＴＥＳＴ２の影響を受けないようにする。このようにすることにより、図１と同じような効果を得ることができる。

また、図４は、本発明の第１の実施の形態における半導体装置のトリミング回路の他の構成例を示した図であり、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、第１トリミング回路１１及び第２トリミング回路１２の回路構成を変えたことにある。
図４において、第１トリミング回路１１は、ＰＭＯＳトランジスタＭ５、インバータＩＮＶ４１、抵抗Ｒ４１，Ｒ４２及びヒューズＦ４１，Ｆ４２からなり、第２トリミング回路１２は、ＰＭＯＳトランジスタＭ６、インバータＩＮＶ４５、抵抗Ｒ４５，Ｒ４６及びヒューズＦ４５，Ｆ４６からなる。

電源電圧Ｖｄｄ２と接地電圧Ｖｓｓとの間には、抵抗Ｒ４１、ヒューズＦ４１、Ｆ４２及び抵抗Ｒ４２が直列に接続され、ヒューズＦ４１とＦ４２との接続部はＰＭＯＳトランジスタＭ５のゲートに接続されている。また、テスト信号ＴＥＳＴ１は、インバータＩＮＶ４１で信号レベルが反転された後、ヒューズＦ４２と抵抗Ｒ４２との接続部に入力される。同様に、電源電圧Ｖｄｄ２と接地電圧Ｖｓｓとの間には、抵抗Ｒ４５、ヒューズＦ４５、Ｆ４６及び抵抗Ｒ４６が直列に接続され、ヒューズＦ４５とＦ４６との接続部はＰＭＯＳトランジスタＭ６のゲートに接続されている。また、テスト信号ＴＥＳＴ２は、インバータＩＮＶ４５で信号レベルが反転された後、ヒューズＦ４６と抵抗Ｒ４６との接続部に入力される。

このような構成において、ヒューズＦ４１及びＦ４２が切断される前は、テスト信号ＴＥＳＴ１がインバータＩＮＶ４１を介してＰＭＯＳトランジスタＭ５のゲートに入力される。トリミングによって、ヒューズＦ４１のみをカットするとＰＭＯＳトランジスタＭ５をオンさせ、ヒューズＦ４２のみをカットするとＰＭＯＳトランジスタＭ５をオフさせることができる。ヒューズＦ４１又はＦ４２をカットした後は、テスト信号ＴＥＳＴ１をハイレベルに固定する。このため、インバータＩＮＶ４１の出力端はローレベルになることから、抵抗Ｒ４２に電流を供給することがなく消費電流の増加を防止でき、トリミングでヒューズをカットして設定したＰＭＯＳトランジスタＭ５の動作に影響を与えることもない。

同様に、ヒューズＦ４５及びＦ４６が切断される前は、テスト信号ＴＥＳＴ２がインバータＩＮＶ４５を介してＰＭＯＳトランジスタＭ６のゲートに入力される。トリミングによって、ヒューズＦ４５のみをカットするとＰＭＯＳトランジスタＭ６をオンさせ、ヒューズＦ４６のみをカットするとＰＭＯＳトランジスタＭ６をオフさせることができる。ヒューズＦ４５又はＦ４６をカットした後は、テスト信号ＴＥＳＴ２をハイレベルに固定する。このため、インバータＩＮＶ４５の出力端はローレベルになることから、抵抗Ｒ４６に電流を供給することがなく消費電流の増加を防止でき、トリミングでヒューズをカットして設定したＰＭＯＳトランジスタＭ６の動作に影響を与えることもない。このようにすることにより、図１と同じような効果を得ることができる。

なお、前記説明では説明を簡単にするために、基準電圧発生回路２に含まれるトリミング可能なデプレション型ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４がそれぞれ１つの場合を例にして説明したが、定電圧回路１が要求する仕様に応じて、トリミング可能なＭＯＳトランジスタの数を増やすようにしてもよい。また、出力電圧Ｖｏにおいても、要求される仕様に応じて、出力電圧検出回路３におけるトリミング可能な抵抗を必要な数だけ増やすようにしてもよい。

本発明の第１の実施の形態における半導体装置のトリミング回路の構成例を示した図である。図１の半導体スイッチＭ５及びＭ６の他の回路構成例を示した図である。本発明の第１の実施の形態における半導体装置のトリミング回路の他の構成例を示した図である。本発明の第１の実施の形態における半導体装置のトリミング回路の他の構成例を示した図である。従来の定電圧回路の例を示した回路図である。基準電圧Ｖｒの温度特性例を示した図である。基準電圧Ｖｒの温度特性の変化例を示した図である。従来のトリミング回路の例を示した回路図である。

符号の説明

１定電圧回路
２基準電圧発生回路
３出力電圧検出回路
４誤差増幅回路
１１第１トリミング回路
１２第２トリミング回路
Ｍ５，Ｍ６ＰＭＯＳトランジスタ
Ｍ１５出力トランジスタ
ＯＲ１，ＯＲ２ＯＲ回路
Ｆ１〜Ｆ４，Ｆ１０，Ｆ１１，Ｆ３１〜Ｆ３３，Ｆ３５〜Ｆ３７，Ｆ４１，Ｆ４２，Ｆ４５，Ｆ４６ヒューズ
Ｒ１〜Ｒ４，Ｒ３１，Ｒ３２，Ｒ３５，Ｒ３６，Ｒ４１，Ｒ４２，Ｒ４５，Ｒ４６抵抗
ＩＮＶ３１，ＩＮＶ３５，ＩＮＶ４１，ＩＮＶ４５インバータ

Claims

ヒューズを切断することでトリミングを行う１つ以上のトリミング回路を有する半導体装置において、
前記トリミング回路は、
制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、
前記ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせる制御回路と、
を備え、
前記制御回路は、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行うことを特徴とする半導体装置。
前記制御回路は、
切断されると前記半導体スイッチをオンさせる第１のヒューズと、
切断されると前記半導体スイッチをオフさせる第２のヒューズと、
を備え、
前記第１及び第２の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行うことを特徴とする請求項１記載の半導体装置。
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた定電圧回路を有する半導体装置において、
前記出力電圧制御部は、
２つの電界効果トランジスタのゲート電極の仕事関数差を用いて前記基準電圧を生成する基準電圧発生回路を備え、
該基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御をそれぞれ行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズを有し、該選択されたヒューズの切断に応じて前記各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路と、
からなるトリミング回路を備え、
前記制御回路は、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン／オフ制御を行うことを特徴とする半導体装置。
前記制御回路は、
切断されると対応する前記半導体スイッチをオンさせる各第１のヒューズと、
切断されると対応する前記半導体スイッチをオフさせる各第２のヒューズと、
を備え、
前記第１及び第２の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン／オフ制御を行うことを特徴とする請求項３記載の半導体装置。
前記出力電圧制御部は、
前記出力端子の電圧を分圧して前記比例電圧を生成する出力電圧検出回路を備え、
該出力電圧検出回路は、
前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路と、
該抵抗回路の所定の抵抗に対応して設けられた、トリミングによって選択的に切断される１つ以上の第３のヒューズと、
を備え、
該第３のヒューズが選択的に切断されることによって、前記比例電圧を生成する際の分圧比が変えられることを特徴とする請求項３又は４記載の半導体装置。
前記基準電圧発生回路は、前記テスト信号に応じて前記各半導体スイッチを選択的にオンさせて前記基準電圧の温度特性の調整が行われ、該基準電圧発生回路及び前記出力電圧検出回路は、該基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、前記各ヒューズが選択的に一括してトリミングされることを特徴とする請求項５記載の半導体装置。
制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせる制御回路とを備え、該ヒューズを切断することでトリミングが行われる半導体装置のトリミング方法において、
前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記ヒューズの切断の実行選択を行うことを特徴とする半導体装置のトリミング方法。
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
２つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置のトリミング方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うことを特徴とする半導体装置のトリミング方法。
前記トリミング回路の各ヒューズと、前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路の所定の該抵抗に対応して設けられた前記出力電圧検出回路の１つ以上のヒューズとを、前記基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、選択的に一括してトリミングされることを特徴とする請求項８記載の半導体装置のトリミング方法。
制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせる制御回路とを備え、前記ヒューズを切断することでトリミングが行われる半導体装置の製造方法において、
前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン／オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記ヒューズの切断の実行選択を行うことを特徴とする半導体装置の製造方法。
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
２つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置の製造方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うことを特徴とする半導体装置の製造方法。
前記トリミング回路の各ヒューズと、前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路の所定の該抵抗に対応して設けられた前記出力電圧検出回路の１つ以上のヒューズとを、前記基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、選択的に一括してトリミングされることを特徴とする請求項１１記載の半導体装置の製造方法。