KR100526493B1

KR100526493B1 - 구동 능력을 조정할 수 있는 반도체 장치의 출력 회로

Info

Publication number: KR100526493B1
Application number: KR10-2003-0094184A
Authority: KR
Inventors: 우라카미아키; 나카지마미치오
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-04-14
Filing date: 2003-12-20
Publication date: 2005-11-08
Also published as: US6794909B1; JP2004320231A; KR20040089434A

Abstract

이 반도체 장치의 출력 회로에 있어서, 출력 버퍼 회로(4)는, 전원 전위 VDD의 라인과 출력 노드 N12 사이에 직렬 접속된 P 채널 MOS 트랜지스터(27.1) 및 저항 소자(29.1)를 포함한다. 퓨즈(39.1)가 절단되어 있지 않은 경우는 P 채널 MOS 트랜지스터(27.1)를 비도통으로 하고, 퓨즈(39.1)가 절단되어 있는 경우는 P 채널 MOS 트랜지스터(27.1) 및 P 채널 MOS 트랜지스터(21)를 도통시켜, 출력 버퍼 회로(4)의 전류 구동 능력을 조정한다. 이에 따라, 소망의 회로 특성을 얻을 수 있다. 또한, P 채널 MOS 트랜지스터(27.1)의 드레인과 출력 노드 N12 사이에 저항 소자(29.1)를 마련함으로써 정전기 방전 대책이 가능해진다.

Description

구동 능력을 조정할 수 있는 반도체 장치의 출력 회로{OUTPUT CIRCUIT OF SEMICONDUCTOR DEVICE HAVING ADJUSTABLE DRIVING CAPABILITY}

본 발명은 반도체 장치의 출력 회로에 관한 것으로, 특히, 내부 신호를 외부에 출력하는 반도체 장치의 출력 회로에 관한 것이다.

복수의 반도체 장치를 구비하는 시스템에 있어서, 반도체 장치간의 인터페이스의 고속화가 요구되고 있다. 예컨대, 메모리의 대용량화, 고속화, 소형화가 요구되는 휴대전화 시장에서는, 복수의 플래시 메모리나 스태틱 랜덤 액세스 메모리(SRAM) 등이 혼재된다. 이 경우, 반도체 장치간의 스위칭 시간을 안정적으로 소망의 값으로 하는 것이 과제로 된다.

종래의 반도체 장치의 출력 회로에서는, CMOS(Complementary Metal-Oxide-Semiconductor) 인버터를 복수개 병렬로 접속하는 구성이 많이 이용되고 있다. 이 출력 회로는 소망의 회로 특성을 갖도록 설계되지만, 제조 프로세스에서 MOS 트랜지스터의 특성에 편차가 발생하면 스위칭 시간이 소망의 값이 되지 않는다고 하는 문제가 있었다.

이 문제를 해결하기 위해, P 채널 MOS 트랜지스터에 병렬 접속된 PMOS 선택 회로의 복수의 P 채널 MOS 트랜지스터의 각 게이트와, N 채널 MOS 트랜지스터에 병렬 접속된 NMOS 선택 회로의 복수의 N 채널 MOS 트랜지스터의 각 게이트에, 각각 퓨즈부를 마련한 버퍼 회로가 제안되어 있다. 이 경우, 적절히 퓨즈부를 절단하여 일부의 P 채널 MOS 트랜지스터 또는 N 채널 MOS 트랜지스터를 절단하는 것에 의해, 버퍼 회로의 회로 특성을 최적화할 수 있도록 된다(예컨대, 일본 특허 공개 평성 제7-38408호 공보(이하, 문서 1이라고 함) 참조).

또한, CM0S 구조의 인버터 회로를 복수개 병렬로 접속한 버퍼 회로에 있어서, 적어도 하나의 인버터 회로의 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터에 대하여, 그 각 MOS 트랜지스터에 공급되는 전원을 차단하는 구동 회로를 마련하여, 구동되는 각 MOS 트랜지스터의 수를 적절히 변경함으로써, 버퍼 회로의 임계값을 변경시킬 수도 있다(예컨대, 일본 특허 공개 평성 제5-152930호 공보(이하, 문서 2라고 함) 참조).

또한, 고부하를 구동하는 구동 회로에 있어서, 각 게이트에 퓨즈가 접속된 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터를 포함하는 복수의 병렬 접속된 인버터를 구비하고, 필요에 따라 각 인버터에 마련된 퓨즈를 절단함으로써, 구동 능력을 조정할 수도 있다(예컨대, 일본 특허 공개 평성 제5-308272호 공보(이하, 문서 3이라고 함) 참조).

또한, 출력 회로의 트랜지스터와 등가인 더미 트랜지스터를 갖는 모니터 회로를 이용하여, 이 더미 트랜지스터의 전류값을 모니터링한 결과에 근거하여 출력 회로에 설정 신호를 부여함으로써, LSI 장치의 동작시에 출력 회로의 출력 특성을 자동적으로 설정할 수도 있다(예컨대, 일본 특허 공개 2000-357956호 공보(이하, 문서 4라고 함) 참조).

본 발명은, 상기 문서 1∼4에 제안되어 있는 방법과는 별도의 방법에 따라 출력 회로의 회로 특성의 최적화를 도모한 것이다. 또한, 최근, 반도체 장치의 미세화, 고 집적화에 의한 산화막의 박막화 등에 의해 장치 자체의 정전기 내량(耐量)이 저하하는 경향이 있기 때문에, 정전기 방전(ESD:Electro Static Discharge) 대책을 행해야 한다. 그러나, 상기 문서 1∼4에 제안되어 있는 방법에는, 트랜지스터의 정전기 방전 대책에 관한 기술은 보이지 않는다.

그러므로, 본 발명의 주된 목적은, 소망의 회로 특성을 얻을 수 있고, 또한 정전기 방전 대책이 가능한 반도체 장치의 출력 회로를 제공하는 것이다.

본 발명에 따른 반도체 집적 회로 장치의 출력 회로에서는, 각각 제 1 및 제 2 전원 전위의 라인과 출력 노드 사이에 접속되고, 그들의 입력 전극이 모두 내부 신호를 받는 제 1 도전 형식의 제 1 트랜지스터 및 제 2 도전 형식의 제 2 트랜지스터를 포함하는 인버터와, 제 1 전원 전위의 라인과 출력 노드 사이에 직렬 접속된 제 1 도전 형식의 제 3 트랜지스터 및 제 1 저항 소자와, 퓨즈를 포함하고, 퓨즈가 절단되어 있지 않은 경우는 제 3 트랜지스터를 비도통으로 하고, 퓨즈가 절단되어 있는 경우는 제 1 및 제 3 트랜지스터의 입력 전극을 접속하여, 출력 회로의 전류 구동 능력을 조정하는 조정 회로가 마련된다. 따라서, 제조 프로세스에서 발생하는 MOS 트랜지스터의 특성의 편차를 조정 회로로 보정함으로써, 소망의 회로 특성을 얻을 수 있다. 또한, 제 3 트랜지스터의 드레인과 출력 노드 사이에 저항 소자를 마련함으로써, 정전기 방전 대책이 가능해진다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부의 도면과 관련하여 이해되는 본 발명에 대한 다음의 상세한 설명으로부터 명백해질 것이다.

(실시예 1)

도 1에서, 실시예 1에 따른 반도체 집적 회로 장치는, 입력 단자(1, 6), 내부 회로(2), 출력 회로(9) 및 출력 단자(5, 8)를 구비한다. 출력 회로(9)는, 퓨즈 래더 회로(fuse ladder circuit)(3), 출력 버퍼 회로(4) 및 모니터 회로(7)를 포함한다. 또, 이하의 설명에서, / 기호는 반전을 나타낸다.

내부 회로(2)는, 외부로부터 복수의 입력 단자(1)를 거쳐서 입력된 복수의 신호에 따라서 소정의 동작을 행하고, 복수의 신호를 생성하여 각각 복수의 출력 버퍼 회로(4)에 부여한다. 퓨즈 래더 회로(3)는, 외부로부터의 리셋 신호 RS에 근거하여 서로 상보인 스위치 신호 φ1∼φn, /φ1∼/φn을 생성한다. 출력 버퍼 회로(4)는, 내부 회로(2)의 출력 신호 및 퓨즈 래더 회로(3)의 출력 스위치 신호 φ1∼φn, /φ1∼/φn을 받고, 스위치 신호 φ1∼φn, /φ1∼/φn에 따른 전류 구동 능력에 의해 내부 회로(2)의 출력 신호를 전류 증폭하여 출력 단자(5)에 전달한다. 모니터 회로(7)는, 외부로부터의 모니터 신호를 입력 단자(6)를 거쳐서 받고, 측정 신호를 출력 단자(8)에 출력한다.

도 2는 도 1에 나타낸 출력 버퍼 회로(4)의 구성을 나타내는 회로도이다. 도 2에서, 이 출력 버퍼 회로(4)는, 버퍼 회로(11), 전위 출력 회로(12, 13), 보정 회로(14) 및 전송 게이트(15.1∼15.n, 16.1∼16.n, 17.1∼17.n, 18.1∼18.n)를 구비한다.

버퍼 회로(11)는, P 채널 MOS 트랜지스터(19, 21) 및 N 채널 MOS 트랜지스터(20, 22)를 포함한다. P 채널 MOS 트랜지스터(19) 및 N 채널 MOS 트랜지스터(20)는, 전원 전위 VDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속되고, 그들의 게이트는 모두 내부 회로(2)의 출력 신호를 받는다. P 채널 MOS 트랜지스터(21) 및 N 채널 MOS 트랜지스터(22)는, 전원 전위 VDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속되고, 그들의 게이트는 모두 P 채널 MOS 트랜지스터(19)와 N 채널 MOS 트랜지스터(20) 사이의 출력 노드 N11에 접속된다.

내부 회로(2)의 출력 신호가 「H」 레벨인 경우, P 채널 MOS 트랜지스터(19)는 비도통이 되고, N 채널 MOS 트랜지스터(20)는 도통하여 출력 노드 N11은 「L」 레벨로 된다. 이에 따라, P 채널 MOS 트랜지스터(21)는 도통하고, N 채널 MOS 트랜지스터(22)는 비도통으로 되어 출력 노드 N12는 「H」 레벨로 된다. 한편, 내부 회로(2)의 출력 신호가 「L」 레벨인 경우, P 채널 MOS 트랜지스터(19)는 도통하고, N 채널 MOS 트랜지스터(20)는 비도통으로 되어 출력 노드 N11은 「H」 레벨로 된다. 이에 따라, P 채널 MOS 트랜지스터(21)는 비도통이 되고, N 채널 MOS 트랜지스터(22)는 도통하여 출력 노드 N12는 「L」 레벨로 된다. 버퍼 회로(11)는 내부 회로(2)의 출력 신호를 전류 증폭한다.

전위 출력 회로(12)는, P 채널 MOS 트랜지스터(23) 및 N 채널 MOS 트랜지스터(24)를 포함한다. P 채널 MOS 트랜지스터(23) 및 N 채널 MOS 트랜지스터(24)는, 전원 전위 VDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속되고, 그들의 게이트는 모두 접지 전위 GND의 라인에 접속된다.

P 채널 MOS 트랜지스터(23)는, 그 게이트가 「L」 레벨(접지 전위 GND)의 전위를 받아 도통하고, N 채널 MOS 트랜지스터(24)는, 그 게이트가 「L」 레벨(접지 전위 GND)의 전위를 받아 비도통이 된다. 이 때문에, 출력 노드 N13의 전위는 「H」 레벨로 된다.

전위 출력 회로(13)는, P 채널 MOS 트랜지스터(25) 및 N 채널 MOS 트랜지스터(26)를 포함한다. P 채널 MOS 트랜지스터(25) 및 N 채널 MOS 트랜지스터(26)는, 전원 전위 VDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속되고, 그들의 게이트는 모두 전원 전위 VDD의 라인에 접속된다.

P 채널 MOS 트랜지스터(25)는, 그 게이트가 「H」 레벨(전원 전위 VDD)의 전위를 받아 비도통이 되고, N 채널 MOS 트랜지스터(26)는, 그 게이트가 「H」 레벨(전원 전위 VDD)의 전위를 받아 도통한다. 이 때문에, 출력 노드 N14의 전위는 「L」 레벨로 된다.

전송 게이트(15.1∼15.n)는, 각각 출력 노드 N13과 노드 N15.1∼N15.n 사이에 접속된다. 전송 게이트(16.1∼16.n)는, 각각 출력 노드 N11과 노드 N15.1∼N15.n 사이에 접속된다. 전송 게이트(17.1∼17.n)는, 각각 출력 노드 N11과 노드 N16.1∼N16.n 사이에 접속된다. 전송 게이트(18.1∼18.n)는, 각각 출력 노드 N14와 노드 N16.1∼N16.n 사이에 접속된다. 전송 게이트(15.1∼15.n, 18.1∼18.n)의 P 채널 MOS 트랜지스터측의 게이트는 각각 퓨즈 래더 회로(3)의 출력 스위치 신호 φ1∼φn을 받고, 그들의 N 채널 MOS 트랜지스터측의 게이트는 각각 퓨즈 래더 회로(3)의 출력 스위치 신호 /φ1∼/φn을 받는다. 전송 게이트(16.1∼16.n, 17.1∼17.n)의 P 채널 MOS 트랜지스터측의 게이트는 각각 퓨즈 래더 회로(3)의 출력 스위치 신호 /φ1∼/φn을 받고, 그들의 N 채널 MOS 트랜지스터측의 게이트는 각각 퓨즈 래더 회로(3)의 출력 스위치 신호 φ1∼φn을 받는다.

스위치 신호 φ1∼φn이 「L」 레벨, 스위치 신호 /φ1∼/φn이 「H」 레벨인 경우, 전송 게이트(15.1∼15.n, 18.1∼18.n)는 도통하고, 전송 게이트(16.1∼16.n, 17.1∼17.n)는 비도통이 된다. 이 때문에, 노드 N15.1∼N15.n은 노드 N13과 같은 「H」 레벨로 되고, 노드 N16.1∼N16.n은 노드 N14와 같은 「L」 레벨로 된다.

스위치 신호 φ1∼φn이 「H」 레벨, 스위치 신호 /φ1∼/φn이 「L」 레벨인 경우, 전송 게이트(15.1∼15.n, 18.1∼18.n)는 비도통이 되고, 전송 게이트(16.1∼16.n, 17.1∼17.n)는 도통한다. 이 때문에, 노드 N15.1∼N15.n, N16.1∼N16.n은 출력 노드 N11과 같은 신호 레벨로 된다.

보정 회로(14)는, P 채널 MOS 트랜지스터(27.1∼27.n), N 채널 MOS 트랜지스터(28.1∼28.n) 및 저항 소자(29.1∼29.n, 30.1∼30.n)를 포함한다. P 채널 MOS 트랜지스터(27.1∼27.n)의 소스는 각각 전원 전위 VDD의 라인에 접속되고, 그들의 드레인은 각각 저항 소자(29.1∼29.n)를 거쳐서 출력 노드 N12에 접속되고, P 채널 MOS 트랜지스터(27.1∼27.n)의 게이트는 각각 노드 N15.1∼N15.n에 접속된다. 저항 소자(30.1∼30.n)의 한쪽 전극은 각각 모두 출력 노드 N12에 접속되고, 그들의 다른 쪽 전극은 각각 N 채널 MOS 트랜지스터(28.1∼28.n)를 거쳐서 접지 전위 GND의 라인에 접속되고, N 채널 MOS 트랜지스터(28.1∼28.n)의 게이트는 각각 노드 N16.1∼N16.n에 접속된다.

스위치 신호 φ1∼φn이 「L」 레벨, 스위치 신호 /φ1∼/φn이 「H」 레벨인 경우, 노드 N15.1∼N15.n은 「H」 레벨로 되고, 노드 N16.1∼N16.n은 「L」 레벨로 된다. 이에 따라, P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)는 비도통이 되기 때문에, 출력 버퍼 회로(4)는 버퍼 회로(11)만으로 구성되는 회로와 등가가 된다.

스위치 신호 φ1∼φn이 「H」 레벨, 스위치 신호 /φ1∼/φn이 「L」 레벨인 경우, 노드 N15.1∼N15.n, N16.1∼N16.n은 모두 출력 노드 N11과 같은 신호 레벨로 된다. 출력 노드 N11이 「L」 레벨인 경우, P 채널 MOS 트랜지스터(27.1∼27.n)는 도통하고, N 채널 MOS 트랜지스터(28.1∼28.n)는 비도통이 되기 때문에, 출력 노드 N12는 「H」 레벨로 된다. 한편, 출력 노드 N11이 「H」 레벨인 경우, P 채널 MOS 트랜지스터(27.1∼27.n)는 비도통이 되고, N 채널 MOS 트랜지스터(28.1∼28.n)는 도통하기 때문에, 출력 노드 N12는 「L」 레벨로 된다. 따라서, 스위치 신호 φ1∼φn, /φ1∼/φn의 각각을 「H」 레벨로 하는지, 「L」 레벨로 하는지에 따라, 출력 버퍼 회로(4)의 전류 구동 능력을 조정할 수 있다. 또, P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)는 사이즈가 작은 MOS 트랜지스터로 함으로써, 소형의 출력 버퍼 회로(4)를 실현할 수 있고, 또한 출력 버퍼 회로(4)의 전류 구동 능력의 미조정이 가능하게 된다.

P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)는 사이즈가 작기 때문에, 출력 노드 N12에 정전기 방전에 의한 서지 전압이 가해지면 파괴되어 버리는 일이 있다. 그러나, 저항 소자(29.1∼29.n)를 각각 P 채널 MOS 트랜지스터(27.1∼27.n)의 드레인과 출력 노드 N12 사이에 마련하고, 저항 소자(30.1∼30.n)를 각각 N 채널 MOS 트랜지스터(28.1∼28.n)의 드레인과 출력 노드 N12 사이에 마련함으로써, P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)가 받는 서지 전압의 영향을 적게 하고, P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)가 파괴되는 것을 방지한다.

도 3은 도 1에 나타낸 퓨즈 래더 회로(3)의 구성을 나타내는 회로도이다. 도 3에서, 이 퓨즈 래더 회로(3)는, 파형 생성 회로(31), P 채널 MOS 트랜지스터(32.1∼32.n), N 채널 MOS 트랜지스터(33.1∼33.n), 전송 게이트(34.1∼34.n), 인버터(35.1∼35.n, 36.1∼36.n, 37.1∼37.n, 38.1∼38.n) 및 퓨즈(39.1∼39.n)를 포함한다.

파형 생성 회로(31)는, 외부로부터의 리셋 신호 RS를 받아, 신호 A 및 서로 상보인 스위치 신호 B, /B를 생성한다. P 채널 MOS 트랜지스터(32.1∼32.n)는, 각각 전원 전위 VDD의 라인과 출력 노드 N31.1∼N31.n 사이에 접속되고, 그들의 게이트는 모두 파형 생성 회로(31)의 출력 신호 A를 받는다. n 채널 MOS 트랜지스터(33.1∼33.n)의 드레인은 각각 출력 노드 N31.1∼N31.n에 접속되고, 그들의 소스는 각각 퓨즈(39.1∼39.n)를 거쳐서 접지 전위 GND의 라인에 접속되고, N 채널 MOS 트랜지스터(33.1∼33.n)의 게이트는 모두 파형 생성 회로(31)의 출력 신호 A를 받는다. 전송 게이트(34.1∼34.n)는, 각각 출력 노드 N31.1∼N31.n과 노드 N32.1∼N32.n 사이에 접속된다. 전송 게이트(34.1∼34.n)의 P 채널 MOS 트랜지스터측의 게이트는 각각 파형 생성 회로(31)의 출력 스위치 신호 /B를 받고, 그들의 N 채널 MOS 트랜지스터측의 게이트는 각각 파형 생성 회로(31)의 출력 스위치 신호 B를 받는다. 인버터(35.1∼35.n)는 각각 노드 N32.1∼N32.n과 노드 N33.1∼N33.n 사이에 접속되고, 인버터(36.1∼36.n)는 각각 노드 N33.1∼N33.n과 노드 N32.1∼N32.n 사이에 접속되며, 이들은 래치 회로를 구성하고 있다. 인버터(37.1∼37.n)는, 각각 노드 N33.1∼N33.n으로부터의 신호를 받아, 스위치 신호 φ1∼φn을 출력하고, 또한, 인버터(38.1∼38.n)에 접속된다. 인버터(38.1∼38.n)는 스위치 신호 /φ1∼/φn을 출력한다.

도 4는 퓨즈 래더 회로(3)의 동작을 설명하기 위한 타이밍차트이다. 시각 t1에서 리셋 신호 RS가 「H」 레벨로 상승됨에 따라, 시각 t2에 파형 생성 회로(31)의 출력 신호 A가 「H」 레벨로 상승된다. 이 때, 전송 게이트(34.1∼34.n)는, 「L」 레벨의 스위치 신호 /B 및 「H」 레벨의 스위치 신호 B를 받아 도통하고 있기 때문에, 노드 N32.1∼N32.n은 출력 노드 N31.1∼N31.n의 신호를 그대로 받는다.

퓨즈(39.1∼39.n)가 절단되어 있지 않은 경우, 시각 t2에 신호 A가 「H」 레벨로 상승됨에 따라, P 채널 MOS 트랜지스터(32.1∼32.n)는 비도통이 되고, N 채널 MOS 트랜지스터(33.1∼33.n)는 도통한다. 이 때, 노드 N32.1∼N32.n의 신호 C는 「H」 레벨로부터 서서히 「L」 레벨로 하강한다. 신호 C의 신호 레벨이 인버터(35.1∼35.n)의 임계값보다도 낮게 됨에 따라, 시각 t3에 스위치 신호 φ1∼φn이 「L」 레벨로 하강된다. 또한, 시각 t1에서 리셋 신호 RS가 「H」 레벨로 상승됨에 따라, 시각 t4에 스위치 신호 /B가 「H」 레벨로 상승되고, 스위치 신호 B가 「L」 레벨로 하강된다. 이에 따라, 전송 게이트(34.1∼34.n)가 비도통이 되기 때문에, 출력 노드 N31.1∼N31.n과 노드 N32.1∼N32.n이 각각 전기적으로 절단된다. 이 때, 「L」 레벨의 신호 C는, 인버터(35.1∼35.n, 36.1∼36.n)로 구성되는 래치 회로에 의해서 래치되어 있기 때문에, 레벨이 불안정하게 되는 것이 방지된다. 시각 t5에 신호 A가 「L」 레벨로 하강됨에 따라, P 채널 MOS 트랜지스터(32.1∼32.n)는 도통하고, N 채널 MOS 트랜지스터(33.1∼33.n)는 비도통이 된다. 이 때, 노드 N31.1∼N31.n은 「H」 레벨로 상승되지만, 전송 게이트(34.1∼34.n)가 비도통으로 되어 있기 때문에, 신호 C 및 스위치 신호 φ1∼φn은 모두 「L」 레벨대로 변하지 않는다.

퓨즈(39.1∼39.n)가 절단되어 있는 경우, 시각 t2에 「H」 레벨로 상승된 신호 A에 따라 P 채널 MOS 트랜지스터(32.1∼32.n)는 비도통이 되고, N 채널 MOS 트랜지스터(33.1∼33.n)는 도통한다. 그러나, 절단된 퓨즈(39.1∼39.n)에 의해서, N 채널 MOS 트랜지스터(33.1∼33.n)와 접지 전위 GND의 라인이 각각 전기적으로 절단되어 있기 때문에, 신호 C 및 스위치 신호 φ1∼φn은 상시 「H」 레벨대로 된다.

도 5는 퓨즈 래더 회로(3)의 배치를 설명하기 위한 반도체 집적 회로 장치의 레이아웃도이다. 도 5에서, 이 반도체 집적 회로 장치의 구성 요소는, 반도체 칩(41) 상의 내부 회로 영역(42), 입출력 회로 영역(43∼46) 및 퓨즈 래더 회로 영역(47)에 배치된다.

내부 회로 영역(42)은 반도체 칩(41) 상의 중앙부에 배치되고, 입출력 회로 영역(43∼46)은 각각 내부 회로 영역(42)의 네 변의 외측에 배치된다. 퓨즈 래더 회로 영역(47)은 반도체 칩(41) 상의 좌/하의 코너에 배치된다.

내부 회로 영역(42)에는, 도 1에 나타낸 내부 회로(2)가 배치된다. 입출력 회로 영역(43∼46)에는 출력 버퍼 회로(4)가 배치된다. 퓨즈 래더 회로 영역(47)에는 퓨즈 래더 회로(3)가 배치된다. 모니터 회로(7)는 입출력 회로 영역(43∼46) 또는 퓨즈 래더 회로 영역(47) 등, 반도체 칩(41) 상의 임의의 장소에 배치된다.

또, 퓨즈 래더 회로 영역(47)은 반도체 칩(41) 상의 네 코너 중 어디에 배치해도 좋다. 이와 같이, 퓨즈 래더 회로 영역(47)을 반도체 칩(41) 상의 코너에 배치함으로써, 보다 소형의 반도체 집적 회로 장치를 실현할 수 있다.

도 6은 도 1에 나타낸 모니터 회로(7)의 구성을 나타내는 회로도이다. 이 모니터 회로(7)는, 도 3에 나타낸 퓨즈 래더 회로(3)의 퓨즈(39.1∼39.n) 중, 절단하는 퓨즈의 수를 판정하기 위해서 이용된다. 도 6에서, 모니터 회로(7)는 사이즈가 작은 P 채널 MOS 트랜지스터(51) 및 N 채널 MOS 트랜지스터(52)를 포함한다.

P 채널 MOS 트랜지스터(51) 및 N 채널 MOS 트랜지스터(52)는, 전원 전위 VDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속되고, 그들의 게이트는 모두 입력 단자(6)에 접속된다. P 채널 MOS 트랜지스터(51)와 N 채널 MOS 트랜지스터(52) 사이의 출력 노드는 출력 단자(8)에 접속된다.

외부로부터 입력 단자(6)에 입력된 모니터 신호가 「H」 레벨인 경우, P 채널 MOS 트랜지스터(51)는 비도통이 되고, N 채널 MOS 트랜지스터(52)는 도통하여 출력 단자(8)는 「L」 레벨로 된다. 한편, 모니터 신호가 「L」 레벨인 경우, P 채널 MOS 트랜지스터(51)는 도통하고, N 채널 MOS 트랜지스터(52)는 비도통으로 되어 출력 단자(8)는 「H」 레벨로 된다.

출력 단자(8)로부터의 측정 신호는, 반도체 칩의 출하 테스트시에 테스트 장치에 의해 측정된다. 테스트 장치는, 측정 신호의 전류값을 이용하여 프로그램에 의한 연산 처리를 행하고, 절단하는 퓨즈의 수를 판정한다. 절단한다고 판정된 퓨즈는 레이저 트리밍 등에 의해서 절단된다.

대규모의 반도체 칩의 출하 테스트시에, 테스트 장치의 프로브(침)로 그 출력 신호를 측정하면, 선단이 매우 가는 프로브에 큰 전류가 흐르기 때문에 프로브의 선단이 열산화되기 쉽다. 그러나, 출력 버퍼 회로(4)의 출력 신호를 측정하는 대신에, 작은 전류값을 갖는 모니터 회로(7)로부터의 측정 신호를 측정함으로써, 프로브의 열산화가 경감되어, 프로브의 장기 수명화가 도모된다.

다음에, 이 반도체 집적 회로 장치의 출력 회로(9)의 동작에 대하여 설명한다. 테스트 장치에 의해서 모니터 회로(7)로부터의 측정 신호를 측정한 결과에 근거하여, 퓨즈 래더 회로(3)의 2개의 퓨즈(39.1, 39.2)가 절단된 경우에 대하여 설명한다. 이 때, 퓨즈 래더 회로(3)의 출력 스위치 신호 φ1, φ2, /φ3∼/φn은 「H」 레벨, 스위치 신호 /φ1, /φ2, φ3∼φn은 「L」 레벨로 된다. 이에 따라, 전송 게이트(15.1, 15.2, 16.3∼16.n, 17.3∼17.n, 18.1, 18.2)는 비도통이 되고, 전송 게이트(15.3∼15.n, 16.1, 16.2, 17.1, 17.2, 18.3∼18.n)는 도통한다.

도 7은 이 경우의 출력 버퍼 회로(4)의 구성을 나타내는 등가 회로도이다. 도 7에서, 내부 회로(2)의 출력 신호가 「H」 레벨인 경우, P 채널 MOS 트랜지스터(19)가 비도통이 되고, N 채널 MOS 트랜지스터(20)가 도통하여 출력 노드 N11은 「L」 레벨로 된다. 이에 따라, P 채널 MOS 트랜지스터(21)가 도통하고, N 채널 MOS 트랜지스터(22)가 비도통으로 되어 출력 노드 N12는 「H」 레벨로 된다. 또한, 「L」 레벨의 출력 노드 N11에 따라서, P 채널 MOS 트랜지스터(27.1, 27.2)는 도통하고, N 채널 MOS 트랜지스터(28.1, 28.2)는 비도통으로 되어 출력 노드 N12는 「H」 레벨로 된다.

내부 회로(2)의 출력 신호가 「L」 레벨인 경우, P 채널 MOS 트랜지스터(19)가 도통하여, N 채널 MOS 트랜지스터(20)가 비도통으로 되어 출력 노드 N11은 「H」 레벨로 된다. 이에 따라, P 채널 MOS 트랜지스터(21)가 비도통이 되고, N 채널 MOS 트랜지스터(22)가 도통하여 출력 노드 N12는 「L」 레벨로 된다. 또한, 「H」 레벨의 출력 노드 N11에 따라서, P 채널 MOS 트랜지스터(27.1, 27.2)는 비도통이 되고, N 채널 MOS 트랜지스터(28.1, 28.2)는 도통하여 출력 노드 N12는 「L」 레벨로 된다. 이 경우, 보정 회로(14)를 마련함으로써, 출력 버퍼 회로(4)의 전류 구동 능력은 버퍼 회로(11)의 전류 구동 능력보다도 커진다.

또, 여기서는 절단하는 퓨즈가 2개인 경우에 대하여 설명했지만, 절단하는 퓨즈의 수를 변경함으로써, 출력 버퍼 회로(4)의 전류 구동 능력을 임의로 조정할 수 있다.

또한, 출력 버퍼 회로(4)의 전류 구동 능력의 조정 정밀도를 높이기 위해서는, 보정 회로(14)의 P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)의 사이즈를 더 작게 하면 좋다. 전류 구동 능력의 조정폭을 확대하기 위해서는, P 채널 MOS 트랜지스터(27.1∼27.n), N 채널 MOS 트랜지스터(28.1∼28.n) 및 이들에 접속하는 전송 게이트(15.1∼15.n, 16.1∼16.n, 17.1∼17.n, 18.1∼18.n)의 수를 더 늘리면 좋다.

도 8은 출력 버퍼 회로(4)의 스위칭 시간 tpd와, 출력 부하 CL 및 전류 구동 능력의 관계를 도시하는 도면이다. 도 8에서, 출력 버퍼 회로(4)의 스위칭 시간 tpd는, 출력 부하 CL이 클수록 길어지고, 또한 전류 구동 능력이 작을수록 길어진다. 종래의 반도체 집적 회로 장치의 출력 회로에서는, 제조된 MOS 트랜지스터의 특성에 편차가 있으면 그 영향을 받기 쉽고, 전류 구동 능력에 편차가 발생하기 때문에, 스위칭 시간 tpd가 소망의 값이 되지 않는 일이 있었다.

그러나, 본 실시예 1에서는, 제조 프로세스에서 발생하는 MOS 트랜지스터의 특성의 편차에 대응하여 절단하는 퓨즈의 수를 변경함으로써, 출력 버퍼 회로(4)의 전류 구동 능력을 조정할 수 있다. 이에 따라, 소망의 회로 특성을 얻을 수 있다. 또한, 보정 회로(14)에 저항 소자(29.1∼29.n, 30.1∼30.n)를 마련함으로써, 정전기 방전 대책이 가능해진다.

(실시예 2)

도 9는 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 출력 버퍼 회로(61)의 구성을 나타내는 회로도로서, 도 2와 대비되는 도면이다. 도 9를 참조하여, 이 출력 버퍼 회로(61)가 도 2의 출력 버퍼 회로(4)와 다른 점은, 전송 게이트(15.1∼15.n, 16.1∼16.n)의 입력 스위치 신호 φ1∼φn, /φ1∼/φn이 φP1∼φPn, /φP1∼/φPn에 의해 치환되고, 전송 게이트(17.1∼17.n, 18.1∼18.n)의 입력 스위치 신호 φ1∼φn, /φ1∼/φn이 φN1∼φNn, /φN1∼/φNn에 의해 치환되어 있는 점이다.

도 10은 도 9에 나타낸 출력 버퍼 회로(61)에 이용되는 퓨즈 래더 회로(71, 72)의 개략 구성을 나타내는 블록도이다. 도 10에서, 퓨즈 래더 회로(71)는, 외부로부터의 리셋 신호 RS에 근거하여 서로 상보인 스위치 신호 φN1∼φNn, /φN1∼/φNn을 생성한다. 퓨즈 래더 회로(72)는, 외부로부터의 리셋 신호 RS에 근거하여 서로 상보인 스위치 신호 φP1∼φPn, /φP1∼/φPn을 생성한다. 또, 이 퓨즈 래더 회로(71, 72)의 회로 구성은 도 3에 나타낸 퓨즈 래더 회로(3)의 회로 구성과 동일하다.

따라서, 본 실시예 2에서는, 출력 버퍼 회로(61)에 대하여 퓨즈 래더 회로를 두 개 마련함으로써, 보정 회로(14)의 P 채널 MOS 트랜지스터(27.1∼27.n) 및 N 채널 MOS 트랜지스터(28.1∼28.n)를 개별적으로 도통/비도통으로 할 수 있다. 이 때문에, 제조 프로세스에서 발생하는 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터의 특성의 편차에 개별적으로 대응함으로써, 출력 버퍼 회로(61)의 전류 구동 능력의 미조정(微調整)을 할 수 있다.

본 발명을 상세히 설명하여 나타냈지만, 이것은 예시를 위한 것뿐으로서, 한정되지 않고, 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.

이상과 같이, 본 발명에 따른 반도체 집적 회로 장치의 출력 회로에서는, 각각 제 1 및 제 2 전원 전위의 라인과 출력 노드 사이에 접속되고, 그들의 입력 전극이 모두 내부 신호를 받는 제 1 도전 형식의 제 1 트랜지스터 및 제 2 도전 형식의 제 2 트랜지스터를 포함하는 인버터와, 제 1 전원 전위의 라인과 출력 노드 사이에 직렬 접속된 제 1 도전 형식의 제 3 트랜지스터 및 제 1 저항 소자와, 퓨즈를 포함하고, 퓨즈가 절단되어 있지 않은 경우는 제 3 트랜지스터를 비도통으로 하고, 퓨즈가 절단되어 있는 경우는 제 1 및 제 3 트랜지스터의 입력 전극을 접속하여, 출력 회로의 전류 구동 능력을 조정하는 조정 회로가 마련된다. 따라서, 제조 프로세스에서 발생하는 MOS 트랜지스터의 특성의 편차를 조정 회로로 보정함으로써, 소망의 회로 특성을 얻을 수 있다. 또한, 제 3 트랜지스터의 드레인과 출력 노드 사이에 저항 소자를 마련함으로써, 정전기 방전 대책이 가능해진다.

도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 주요부의 구성을 도시하는 도면,

도 2는 도 1에 나타낸 출력 버퍼 회로의 구성을 나타내는 회로도,

도 3은 도 1에 나타낸 퓨즈 래더 회로의 구성을 나타내는 회로도,

도 4는 도 3에 나타낸 퓨즈 래더 회로의 동작을 설명하기 위한 타이밍차트,

도 5는 도 3에 나타낸 퓨즈 래더 회로의 배치를 설명하기 위한 반도체 집적 회로 장치의 레이아웃도,

도 6은 도 1에 나타낸 모니터 회로의 구성을 나타내는 회로도,

도 7은 도 1에 나타낸 출력 회로의 동작을 설명하기 위한 등가 회로도,

도 8은 도 2에 나타낸 출력 버퍼 회로의 스위칭 시간 tpd와, 출력 부하 CL 및 전류 구동 능력의 관계를 도시하는 도면,

도 9는 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 출력 버퍼 회로의 구성을 나타내는 회로도,

도 10은 도 9에 나타낸 출력 버퍼 회로에 이용되는 퓨즈 래더 회로의 개략 구성을 나타내는 블록도.

도면의 주요 부분에 대한 부호의 설명

1, 6 : 입력 단자 2 : 내부 회로

3, 71, 72 : 퓨즈 래더 회로 4, 61 : 출력 버퍼 회로

5, 8 : 출력 단자 7 : 모니터 회로

9 : 출력 회로 11 : 버퍼 회로

12, 13 : 전위 출력 회로 14 : 보정 회로

15.1∼15.n, 16.1∼16.n, 17.1∼17.n, 18.1∼18.n, 34.1∼34.n : 전송 게이트

19, 21, 23, 25, 27.1∼27.n, 32.1∼32.n, 51 : P 채널 MOS 트랜지스터

20, 22, 24, 26, 28.1∼28.n, 33.1∼33.n, 52 : N 채널 MOS 트랜지스터

29.1∼29.n, 30.1∼30.n : 저항 소자

31 : 파형 생성 회로

35.1∼35.n, 36.1∼36.n, 37.1∼37.n, 38.1∼38.n : 인버터

39.1∼39.n : 퓨즈 41 : 반도체 칩

42 : 내부 회로 영역 43∼46 : 입출력 회로 영역

47 : 퓨즈 래더 회로 영역

Claims

내부 신호를 외부에 출력하는 반도체 장치의 출력 회로로서,

각각 제 1 및 제 2 전원 전위의 라인과 출력 노드 사이에 접속되고, 그들의 입력 전극이 모두 상기 내부 신호를 받는 제 1 도전 형식의 제 1 트랜지스터 및 제 2 도전 형식의 제 2 트랜지스터를 포함하는 인버터와,

상기 제 1 전원 전위의 라인과 상기 출력 노드 사이에 직렬 접속된 제 1 도전 형식의 제 3 트랜지스터 및 제 1 저항 소자와,

퓨즈를 포함하고, 상기 퓨즈가 절단되어 있지 않은 경우는 상기 제 3 트랜지스터를 비도통으로 하고, 상기 퓨즈가 절단되어 있는 경우는 상기 제 1 및 제 3 트랜지스터의 입력 전극을 접속하여, 상기 출력 회로의 전류 구동 능력을 조정하는 조정 회로를 구비하는

반도체 장치의 출력 회로.
제 1 항에 있어서,

상기 제 2 전원 전위의 라인과 상기 출력 노드 사이에 직렬 접속된 제 2 도전 형식의 제 4 트랜지스터 및 제 2 저항 소자를 더 구비하고,

상기 조정 회로는, 또한, 상기 퓨즈가 절단되어 있지 않은 경우는 상기 제 4 트랜지스터를 비도통으로 하고, 상기 퓨즈가 절단되어 있는 경우는 상기 제 2 및 제 4 트랜지스터의 입력 전극을 접속하는

반도체 장치의 출력 회로.
제 1 항에 있어서,

상기 제 3 트랜지스터, 상기 제 1 저항 소자 및 상기 조정 회로는 복수조 마련되고,

각각 상기 제 1 및 제 2 전원 전위의 라인과 출력 노드 사이에 접속되고, 그들의 입력 전극이 모두 모니터 신호를 받는 상기 제 1 도전 형식의 제 5 트랜지스터 및 상기 제 2 도전 형식의 제 6 트랜지스터를 포함하며, 절단해야 할 퓨즈의 수를 판정하기 위한 모니터 회로를 더 구비하는

반도체 장치의 출력 회로.