KR101050110B1 - 공정변화를 보정하기 위한 퓨징장치 - Google Patents

공정변화를 보정하기 위한 퓨징장치 Download PDF

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Abstract

공정변화를 보정하기 위한 퓨징장치가 개시된다. 본 발명에 따른 퓨징장치는 관통하는 전류에 의해 퓨즈되는 퓨즈저항을 포함하는 퓨징부와, 인가되는 퓨징인에이블 신호에 의해 퓨징전류를 구동시켜 퓨즈저항을 퓨즈시키는 전류구동 트랜지스터와, 퓨징부와 연결되어 커런트 패스(Current Path)를 형성하고, 퓨징저항의 퓨징상태에 따라 제1 노드전압이 제어되는 커런트 패스부 및 제1 노드전압이 반전증폭된 제2 노드 신호를 래치하고, 파워 온 리셋(PoR)부가 정상모드로 동작하는 경우, 상기 래치값을 출력하는 래치부를 포함한다. 본 발명에 공정변화를 보정하는 Fusing Cell을 이용함으로써 TEST 시간을 줄이고, 퓨징과정에서의 전류소모를 크게 줄일 수 있다.
Figure R1020090131631
공정변화(Process Variation), Fusing, Latch

Description

공정변화를 보정하기 위한 퓨징장치{FUSING DEVICE FOR CORRECTING PROCESS VARIATION}
본 발명은 공정변화를 보정하기 위한 퓨징장치에 관한 것으로서, 더욱 상세하게는 반도체장치의 공정변화 보정시 TEST 시간 및 소모전류를 줄일 수 있는 공정변화를 보정하기 위한 퓨징장치에 관한 것이다.
반도체장치의 제조공정(Fabrication Process)이 모두 완료되면 반도체 기판상에 형상된 반도체장치들 각각의 특성을 측정하는 반도체 장치 테스트를 거친다. 반도체 제조회사에 있어서, 파운더리(Foundary) 서비스 업체마다 소정의 양산라인에 있어서 FAB 특성의 차이가 있고 양산과정에서 발생하는 공정변화(Process Variation)는 반도체 제조회사들의 제조단가를 높이는 주요원인이 된다. 특히 공정변화를 보정하기 위하여 다양한 회로, 블럭을 추가하는데 소요되는 비용이 반도체장치의 제조단가에 상당한 영항을 미치고 있다. 따라서 반도체장치의 제조단가를 낮출 수 있는 다양한 기술들이 연구되고 있으며 특히, 공정변화를 보정하여 제조단가를 낮출 수 있는 기술이 필요한 실정이다.
본 발명의 목적은 반도체장치의 공정변화를 보정함에 따른 TEST 시간을 줄이고, 퓨징과정에서 소모되는 전류를 줄일 수 있는 공정변화를 보정하기 위한 퓨징장치를 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명의 일면에 따른 공정변화를 보정하기 위한 퓨징장치는 관통하는 전류에 의해 퓨즈되는 퓨즈저항을 포함하는 퓨징부와, 인가되는 퓨징인에이블 신호에 의해 퓨징전류를 구동시켜 퓨즈저항을 퓨징시키는 전류구동 트랜지스터와, 퓨징부와 연결되어 커런트 패스(Current Path)를 형성하고, 퓨징저항의 퓨징상태에 따라 제1 노드전압이 제어되는 커런트 패스부 및 제1 노드전압이 반전증폭된 제2 노드신호를 래치하고, 파워 온 리셋부가 정상모드로 동작하는 경우, 상기 래치값을 출력하는 래치부를 포함한다.
공정변화를 보정하기 위한 퓨징장치는 퓨징인에이블 로직상태가 High 일때, 외부데이터값에 관계없이 로직상태 Low를 출력하는 입력논리게이트부 및 게이트가 입력논리게이트부의 출력단과 연결되고 드레인이 전류구동 트랜지스터의 게이트에 연결되고, 전류구동 트랜지스터의 게이트의 로직상태를 제어하여 전류구동 트랜지 스터를 인에이블시키는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(MN2)를 포함하는 제1 인버터를 더 포함한다.
입력논리게이트부는 퓨징인에이블 신호의 반전신호와 외부데이터 신호의 반전신호를 입력받는 제1 낸드게이트 및 외부데이터 신호의 반전신호를 반전시켜 출력하는 인버터를 포함한다.
전류구동 트랜지스터는 게이트가 제1 인버터의 출력단에 연결되고, 드레인이 전원공급부와 연결되고, 소스가 퓨징부와 연결되어 게이트 로직이 High 이면 퓨징부로 퓨징전류를 제공한다.
커런트 패스부는 소스가 전원공급부와 연결되고, 게이트가 래치부에 연결된 PMOS 트랜지스터(MP3)와, 드레인이 제1 노드와 연결되고 게이트가 래치부에 연결된 NMOS 트랜지스터(MN4) 및 MOS 트랜지스터(MN4)의 드레인과 PMOS 트랜지스터(MP3)의 드레인 사이에 연결된 기준저항(R1)을 포함하되, 래치부와 연결된 PMOS 트랜지스터(MP3)의 게이트 및 NMOS 트랜지스터(MN4)의 게이트 로직상태에 따라 전원공급부와 퓨징부 사이에 전류패스를 형성 또는 단절한다.
퓨징부가 퓨즈되지 않은 경우, 파워 온 리셋신호가 High이면 PMOS 트랜지스터(MP3)는 오프(Off)되고, NMOS 트랜지스터(MN4)는 온(On)되어 커런트 패스가 단절되고, 제1 노드가 Low를 유지한다.
퓨징부가 퓨즈된 경우, 파워 온 리셋신호가 High 이면 PMOS 트랜지스터(MP3)는 온(On)되고, NMOS 트랜지스터(MN4)는 오프(Off)되어 커런트 패스가 단절되고, 제1 노드가 High를 유지한다.
래치부는 게이트가 제1 노드와 연결되어 게이트 전압을 반전증폭하여 제2 노드로 출력하는 PMOS 트랜지스터(PM5) 및 NMOS 트랜지스터(MN6)를 포함하는 제2 인버터와, 파워 온 리셋신호와 제2 노드신호를 입력받는 제2 낸드게이트와, 제2 낸드게이트의 출력신호를 반전시켜 출력하고, 출력단이 커런트 패스부의 PMOS 트랜지스터(MP5)의 게이트와 연결되는 인버터(IC4)와, 출력단이 커런트 패스부의 NMOS(MN4)의 게이트와 연결되고, 파워 온 리셋신호와 제2 노드신호의 반전신호를 입력받는 제3 낸드게이트와, 제2 노드 신호와 외부데이터 신호를 입력받아 제2 노드전압을 래치하고, 래치값을 출력하는 제4 낸드게이트를 포함한다.
퓨즈저항이 퓨즈전류에 의해 퓨즈되면, 제1 노드 전압의 로직상태가 High로 변한다.
퓨즈저항은 0옴(ohm)보다 크고 40 옴(ohm)이하인 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 공정변화를 보정하기 위한 퓨징장치를 사용함으로써 TEST 시간을 줄일 수 있다.
또한, 본 발명에 따른 Fusing Cell을 이용함으로써 퓨징과정에서 전류소모를 크게 줄일 수 있다.
또한, 본 발명에 따른 Fusing Cell의 구조가 단순하고, 종래의 플립플롭 정도의 로직으로 구성되어 제조단가를 낮출 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 1은 본 발명의 일 실시예에 따른 공정변화를 보정하기 위한 퓨징장치의 입출력신호의 관계를 도시한 도면이다.
도 1을 참조하면, 일 실시예에 따른 공정변화를 보정하기 위한 퓨징장치(100,이하 'Fusing Cell'이라 함)에 입력되는 신호는 퓨징인에이블(Fenb) 신호와 외부데이터(Denb) 신호 및 파워 온 리셋(PoR) 신호이다. 그리고 출력(Do)신호는 상기 입력신호에 대응하는 신호이다.
상기 입력신호 및 출력신호는 디지털 로직상태로 입력되고, 디지털 로직상태로 출력된다. 상기 입력신호 및 출력신호는 소정의 반도체장치를 테스트하기 전에 미리 초기 로직상태로 초기화될 수 있다. 예컨대, 초기에 퓨징되지 않은 상태에서 퓨징인에이블(Fend)단의 로직상태는 High로 설정되고, 파워 온 리셋(PoR)단은 Low로 설정될 수 있다. 테스트대상이 되는 반도체장치가 존재할 때, 테스트 결과 보정할 필요가 있다고 판단되는 경우, 파워 온 리셋(PoR) 신호가 High로 입력되어 Fusing Cell(100)에 전원이 인가되고 퓨징인에이블(Fenb) 신호가 Low로 입력되어 퓨징과정이 수행될 수 있다. 상기 퓨징과정의 결과가 출력(Do)단을 통해 로직상태로 출력될 수 있다. Fusing Cell(100)은 한번의 사이클을 통해 퓨징인에이블(Fend) 신호에 대응하여 소정의 래치값을 출력할 수 있으므로 공정변화를 보정하는데 소요되는 테스트시간을 줄일 수 있게된다.
도 2는 도 1에 도시된 공정변화를 보정하기 위한 퓨징장치의 주요 블록구성도이다. 도 2를 참조하면, 일 실시예에 따른 Fusing Cell(100)은 퓨징부(110), 전류구동 트랜지스터(120), 커런트 패스부(130) 및 래치부(140)를 포함한다.
퓨징부(110)는 퓨징저항을 포함한다. 상기 퓨징저항은 관통하는 전류에 의해 단절되거나 타버린다. 따라서 한번의(one cycle) 퓨징과정이 수행되면 상기 퓨징저항이 갖는 저항값은 퓨징전 보다 매우 커진다.
전류구동 트랜지스터(120)는 외부의 퓨징인에이블(Fend) 신호가 인가되면 퓨징전류를 구동시켜 퓨징저항을 퓨즈시킨다. 상기 인가되는 퓨징인에이블(Fend) 신호가 전류구동 트랜지스터(120)의 게이트 로직상태를 제어함으로써 전류구동 트랜지스터(120)를 온(On)/오프(Off) 시킬 수 있다. 상기 게이트 로직상태가 High일때 트랜지스터가 도통되어 외부 전원공급부(VDD)로 부터 공급되는 전류를 퓨징부(110)로 순간적으로 흘려보낸다.
커런트 패스부(130)는 퓨징부(110)와 함께 전원공급부(VDD)와 접지면 사이에 전류가 흐르는 패스를 형성한다. 커런트 패스의 구성은 후술하는 도3에서 참조될 수 있다. 퓨징부(110)의 퓨징상태에 따라 커런트 패스부(130)에 존재하는 제1 노드(N1)전압이 제어될 수 있다. 퓨징과정이 수행되기 전에는 제1 노드(N1) 전압은 약 500㎷이하의 값을 가지며, 퓨징과정의 수행전의 제1 노드(N1)의 로직상태는 Low로 인식되도록 설정될 수 있다. 퓨징과정이 수행된 후에는 제1 노드(N1)의 로직상태가 High로 인식될 수 있다.
래치부(140)는 다수의 반전 논리게이트 및 낸드게이트들로 구성될 수 있으며, 커런트 패스부(130)의 제1 노드전압이 반전증폭된 제2 노드신호를 래치한다. 상기 래치된 신호는 파워 온 리셋부가 정상모드로 동작될 때 상기 래치값을 출력(Do)단으로 출력한다.
도 3을 참조하여 본 발명에 따른 Fusing Cell(100)의 회로구성을 설명한다. 도 3은 도 2에 도시된 공정변화를 보정하기 위한 퓨징장치의 회로도이다. Fusing Cell(100)에 입출력되는 신호들은 도 1에서 설명한 바와 같다.
도 3을 참조하면, 입력논리게이트부(150)는 퓨징인에이블 신호를 반전시키는 인버터(IC1), 외부데이터 신호를 반전시키는 인버터(IC2), 상기 퓨징인에이블 신호의 반전신호와 상기 외부데이터 신호의 반전신호를 입력받는 제1 낸드게이트(Nand1), 상기 외부데이터 신호의 반전신호를 재차 반전시켜 출력하는 인버터(IC3)을 포함한다.
제1 인버터(160)는 게이트가 상기 제1 낸드게이트(Nand1) 출력단에 연결되어 한 쌍의 상보적인 MOS 트랜지스터를 이루는 NMOS 트랜지스터(MN2)와 PMOS 트랜지스 터(MP1)로 구성된다. 제1 인버터(160)은 노드 a의 전압에 따라 전류구동 트랜지스터(120)를 인에이블 시킨다. 초기에 Fusing Cell(100)이 퓨징과정을 수행하지 않을 경우, 퓨징인에이블(Fenb) 신호는 High이며, 상기 NMOS 트랜지스터(MN2)의 게이트와 PMOS 트랜지스터(MP1)의 게이트는 제1 낸드게이트(Nand1)와 연결되어 외부데이터 Denb에 관계없이 High이다. 따라서 노드 a는 Low가 되고 전류구동 트랜지스터(MN0,120) 디스에이블(Diable)되어 있다.
전류구동 트랜지스터(120)는 게이트가 상기 NMOS 트랜지스터(MN2)의 드레인 및 PMOS 트랜지스터(MP1) 드레인과 연결되며, 드레인은 전원공급부(VDD)와 연결되며, 소스는 퓨징부(110)와 연결된 NMOS 트랜지스터를 사용할 수 있다. 상기 전류구동 트랜지스터(120)가 도통되면 퓨징부(110)로 순간적인 전류를 흘려보낼 수 있다.
전류구동 트랜지스터(120)의 도통여부는 퓨징인에이블(Fenb) 신호가 High이면 제1 인버터(IC1) 및 제1 낸드게이트(Nand1)에 의해 외부데이터 Denb에 관계없이 제1 인버터(160)의 입력단은 High이므로, 제1 인버터(160)의 출력단과 연결된 전류구동 트랜지스터(MN0,120)의 게이트는 Low 이다. 이 경우, 전류구동 트랜지스터(MN0,120)는 오프상태이므로 퓨징부(110)로 전류를 흘려보내지 못한다.
커런트 패스부(130)는 PMOS 트랜지스터(MP3, 이하'MP3'라 함), 기준저항(R1), NMOS 트랜지스터(MN4, 이하 'MN4'라 함)를 포함한다. MP3는 소스가 전원공급부(VDD)와 연결되어 있고, 드레인이 기준저항(R1)의 일단과 연결되어 있다. MN4의 드레인은 일단이 상기 MP3와 연결된 기준저항(R1)의 타단에 연결되어 있다. 또한, MN4의 소스는 퓨징부(110) 및 전류구동 트랜지스터(MN0,120)와 연결되어 있다.
따라서, MP3의 게이트 로직, MN4 게이트 로직에 의해 MP3, MN4가 모두 도통상태에서는 MP3, R1, MN4, 퓨징부(110)가 전원공급부(VDD)와 접지면 사이에서 커런트 패스(Current Path)를 형성한다. 상기 커런트 패스는 MP3, MN4의 도통 여부에 따라서 단절될 수 있다. 예컨대, MP3 또는 MN4가 오프인 경우, 상기 커런트 패스는 단절된다. 상기 커런트 패스의 단절 또는 형성과정을 통해 후술하는 바와 같이 Fusing Cell(100) 자체의 전류소모는 초기의 Fusing Time에만 일부 소모하며, 나머지 Fusing 과정 이후에는 전류소모가 0이 되도록 한다.
한편, 커런트 패스부(130)는 전원공급부(VDD)의 전압을 MP3의 도통저항, R1, MN4의 도통저항의 비율에 따라 제1 노드에 분배하여 제1 노드의 로직상태 결정할 수 있다.
래치부(140)는 제2 인버터(MP5,MN6), 반전 논리게이트(IC4, IC5, IC6, IC7), 제2 낸드게이트(Nand2), 제3 낸드게이트(Nand3) 및 제4 낸드게이트(Nand4)를 포함한다.
제2 인버터(MP5, MN6)는 PMOS 트랜지스터(MP5)와 NMOS 트랜지스터(MN6) 상보적으로 연결되어 있다. MP5 및 MN6의 게이트는 상기 제1 노드(N1)와 연결되어 상기 제1 노드 전압을 반전 증폭시킨다. 증폭된 제1 노드전압은 제2 노드(N2)로 출력되어 각각 제2 낸드게이트(Nand2), 인버터(IC5), 제4 낸드게이트(Nand4)의 입력신호로 사용된다.
제2 낸드게이트(Nand2)는 제2 노드신호와 PoR 신호를 입력받으며, 제2 낸드게이트(Nand2)의 출력신호는 인버터(IC4)에 의해 반전되어 커런트 패스부(130)에 포함된 MP3의 도통여부를 제어한다. 제3 낸드게이트(Nand3)는 인버터(IC5)를 통해 제2 노드신호의 반전신호와 PoR 신호를 입력받고, 제3 낸드게이트(Nand3)의 출력신호는 MN4의 도통여부를 제어한다. 제4 낸드게이트(Nand4)는 제2 노드신호와 인버터(IC2,IC3)를 거친 외부데이터 신호를 입력받는다.
계속하여 전술한 Fusing Cell(100)의 구조에 기반하여 도 3에 도시된 Fusing Cell(100)의 기능에 대하여 설명한다.
Fusing 과정이 없는 초기상태에서, 퓨징인에이블(Fenb) 신호는 High이고, 전류구동 트랜지스터(MN0)를 Enable시키는 인버터(MP1, MN2)의 게이트는 외부 데이터Denb에 관계없이 High이고 Node a는 Low이다. 따라서 MN0는 Disable상태이다.
Power On Reset 상태에서, PoR 신호는 Low이다. 따라서, 제2 노드의 로직상태에 관계없이 MP3의 게이트는 Low이고, MN4의 게이트는 High이다. MP3 및 MN4는 도통상태가 되고 MP3, R1, MN4 및 퓨징부(110)는 전류패스를 형성한다. 제2 노드전압은 MP3의 도통저항, R1, MN4의 도통저항, 퓨징저항의 비율로 결정되며 아래의 수식과 같이 정의된다.
Figure 112009080605507-pat00001
식 중, VN1은 제1 노드전압이고, VDD 전원공급부에서 공급되는 전압이고, RMP3는 MP3의 도통저항값이고, RMN4는 MN4의 도통저항값이고, Rfp는 퓨징저항값이다.
Fusing이 없을 때의 Rfp는 수~수십 ohm이므로 VN1에 거의 영향을 주지 못한다. 따라서 VN1은 기준저항 R1과 MOS 트랜지스터(MP3,MN4)들의 도통(Turn On)저항값에 의해 결정되며, 그 값은 대략 수십 ~ 수백mV (500mV 이하)이다. 본 발명에 따른 제2 인버터(MP5,MN6)를 포함하는 래치부(140)는 Fusing이 없을 때 약 500mV 이하의 제1 노드전압을 로직상태 Low로 인식한다. 따라서, 제2 노드전압 VN2는 High가 된다.
제2 노드전압이 High이면 출력 Do는 외부데이터 Denb 신호의 반전신호를 출력한다. 만약 Do의 초기값을 1(High)로 설정하면, Fusing Cell(100)을 퓨징시켜 퓨징저항 Rfp를 수 Kohm ~ 무한대로 설정할 수 있다. 출력 D0를 통해 Fusing할 값이 High이므로 Denb는 0이 입력될 수 있다. Denb에 0이 입력되면 인버터(IC2)에 의해 제1 낸드게이트의 한쪽 입력은 High가 된다. 이 때 퓨징인에이블(Fenb)에 로직상태 Low를 갖는 신호를 인가하면 전류구동 트랜지스터(MN0)의 게이트는 High 값을 가진다. 따라서, MNO는 도통되어, 순간적으로 퓨징부(110)에 퓨징전류를 흘려보내어 퓨징과정을 수행한다. 퓨징전류는 퓨징저항을 단절시킨다.
퓨징부(110)에 순간전류인 퓨징전류를 흘려보내면, 일반적으로 퓨징저항이 타서 저항값이 증가하게 된다. 이와같은 점을 고려하여 제2 인버터(MP4, MN6)를 포함하는 래치부(140)는 퓨징저항이 1Kohm 이상의 저항값에서도 퓨징된 것으로 인식이 되도록 설계하는 것이 바람직하다. 퓨징과정은 Package Test 시간에 수행한다. 따라서, 퓨징부(110)에 포함된 퓨징저항의 수가 많으면 퓨징수율이 패키지 수율에 영향을 미치므로 퓨징과정에서 퓨징저항이 완전히 단절되지 않고, 저항값만 증가하더라도 퓨징된 것으로 설계함이 바람직하다.
Fusing Cell(100)이 퓨징을 수행하면, 퓨징부(110)의 저항값이 증가하여 제1 노드(퓨징이 없을 때 제1 노드는 Low 상태임)의 전압은 500mV 이상이며, 제1 노드의 로직상태는 High로 변한다. 제1 노드가 High 이면 제2 노드는 Low 이다. 제2 노드가 Low 이면 제4 낸드게이트(Nand4)의 한쪽 입력이 Low 이므로 출력 Do는 High 를 출력한다. 즉, 제2 노드가 Low 일 때는 외부데이터 Denb의 로직상태와 무관하게 출력 Do는 High를 출력한다.
본 발명에 따른 Fusing Cell(100)의 퓨징성능은 전류구동 트랜지스터(MN0)이 도통된 경우 순간적으로 얼마나 많은 전류를 퓨징저항에 공급할 수 있는지를 결정하는 순간전류 공급능력과 상기 퓨징저항의 구조에 의존한다. 순간 전류 공급능력은 전류구동 트랜지스터 MN0의 전류 공급능력을 의미한다. MN0의 크기를 소정의 크기 이상으로 하면 순간적으로 100mA 가까이 전류를 상기 퓨징저항에 흘릴 수 있도록 한다.
퓨징저항은 Fusing Cell(100)이 퓨징과정을 수행한 후, 높은 저항값을 가질 수 있도록 Poly Layer를 사용할 수 있다. 또한 전류구동 트랜지스터 MN0를 인에이블시키는 제1 인버터(MP1)의 Size, Layout에서 퓨징부(110)와 VSS PAD와의 Metal 저항도 주의하여 설계할 필요가 있다.
본 발명에 따르면, Fusing Cell(100)은 PoR 신호가 High가 되는 정상모드 동작시에 Fusing Cell(100) 자체에서 소모하는 전류는 0에 가깝다. 이는 Fusing Cell(100)이 슬립모드로 동작할 경우, 전류소모가 수 uA이하인 경우를 고려할 때, Fusing Cell(100) 자체적으로 전류를 소모하게되면 칩의사양을 만족시킬 수 없기 때문이다.
도 3을 참조하여 Fusing Cell(100)의 동작모드에서의 전류소모가 0에 근접함을 설명한다. Fusing cell(100)은 래치부(140)를 통해 정상모드로 동작시에(PoR 신호 High) Fusing cell(100)에서의 전류소모를 0으로 근접시킨다.
Fusing Cell(100)이 Power on Reset 구간에서 동작할 경우(PoR 신호가 Low) 전술한 바와 같이 제1 노드는 500mV이하의 전압값을 가지며, 제2 인버터(MP5, MN6)을 포함하는 래치부(140)는 상기 제1 노드의 전압을 Low로 인식한다. 제1 노드가 Low 이므로 제2 노드는 High 이다. 이때 전류구동 트랜지스터 MN0은 턴오프 상태이므로 퓨징부(110)로 퓨징전류를 공급하지 못한다. 퓨징이 일어나지 않는 상태에서는 MP3, R1, MN4 및 퓨징저항이 전원공급부(VDD)와 접지면 사이에 커런트 패스를 형성하여 전원공급부(VDD)에서 접지면 방향으로 전류가 흐른다. 그리고 제1 노드는 Low 이고, 제2 노드는 High 이다. 전류가 흐르는 도중에 PoR단에 High 신호가 인가되면 Fusing Cell(100)은 정상모드로 동작한다. 이때, 전술한 바와 같이 제2 노드는 High이고 PoR이 High이므로 MP3은 턴오프되고, MN4는 턴온되어 상기 커런트 패스가 끊어진다. 상기 커런트 패스가 끊어지면 제1 노드전압은 0 접지면과 동일한 0이고, 로직상태는 Low가 된다. 제1 노드가 Low이면 제2 노드는 안정된 High를 유지한다.
전류구동 트랜지스터 MN0의 도통으로 인하여 순간전류가 퓨징부(110)에 흘러 Fusing Cell(100)이 퓨징을 수행한 경우, 제1 노드는 High이고, 제2 노드는 Low이다. 제2 노드가 Low 이고 PoR이 High(정상모드로 동작)이므로 MP3가 턴온되고, MN4는 턴오프되어 MP3, R1, MN4 및 퓨징저항으로 구성되는 상기 커런트 패스가 끊어진다. 상기 커런트 패스가 끊어지면 제1 노드는 VDD가 되어 High 이고, 제2 노드는 안정된 Low가 된다.
즉, 본 발명에 다른 Fusing Cell(100)을 사용함으로 인해 Fusing Cell(100) 자체에서 발생하는 전류소모는 초기 퓨징구간 동안의 전류소모를 제외한 안정적인 동작모드로 상태에서는 거의 0에 근접함을 알 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 공정변화를 보정하기 위한 퓨징장치의 입출력신호의 관계를 도시한 도면이다.
도 2는 도 1에 도시된 공정변화를 보정하기 위한 퓨징장치의 주요 블록구성도이다.
도 3은 도 2에 도시된 공정변화를 보정하기 위한 퓨징장치의 회로도이다.
《도면의 주요부분에 대한 부호의 설명》
100: 반도체장치 공정변화 보정장치(Fusing Cell)
110: 퓨징부 120: 전류구동 트랜지스터
150: 입력논리게이트부 160: 제1 인버터

Claims (10)

  1. 관통하는 전류에 의해 퓨징되는 퓨징저항을 포함하는 퓨징부;
    인가되는 퓨징인에이블 신호에 의해 퓨징전류를 구동시켜 상기 퓨징저항을 퓨징시키는 전류구동 트랜지스터;
    상기 퓨징부와 연결되어 커런트 패스(Current Path)를 형성하고, 상기 퓨징저항의 퓨징상태에 따라 제1 노드전압이 제어되는 커런트 패스부; 및
    상기 제1 노드전압이 반전증폭된 제2 노드신호를 래치하고, 파워 온 리셋부가 정상모드로 동작하는 경우, 래치값을 출력하는 래치부;를 포함하고,
    상기 커런트 패스부는,
    소스가 전원공급부와 연결되고, 게이트가 상기 래치부에 연결된 PMOS 트랜지스터(MP3);
    드레인이 상기 제1 노드와 연결되고 게이트가 상기 래치부에 연결된 NMOS 트랜지스터(MN4); 및
    상기 NMOS 트랜지스터(MN4)의 드레인과 상기 PMOS 트랜지스터(MP3)의 드레인 사이에 연결된 기준저항(R1);을 포함하되,
    상기 래치부와 연결된 PMOS 트랜지스터(MP3)의 게이트 및 NMOS 트랜지스터(MN4)의 게이트 로직상태에 따라 전원공급부와 상기 퓨징부 사이에 전류패스를 형성 또는 단절하는 공정변화를 보정하기 위한 퓨징장치.
  2. 제1항에 있어서,
    상기 퓨징인에이블 로직상태가 High 일때, 외부데이터값에 관계없이 로직상태 Low를 출력하는 입력논리게이트부; 및
    게이트가 상기 입력논리게이트부의 출력단과 연결되고 드레인단이 상기 전류구동 트랜지스터의 게이트에 연결되고, 상기 전류구동 트랜지스터의 게이트의 로직상태를 제어하여 상기 전류구동 트랜지스터를 인에이블시키는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(MN2)를 포함하는 제1 인버터
    를 더 포함하는 공정변화를 보정하기 위한 퓨징장치.
  3. 제2항에 있어서, 상기 입력논리게이트부는
    상기 퓨징인에이블 신호의 반전신호와 상기 외부데이터 신호의 반전신호를 입력받는 제1 낸드게이트 및
    상기 외부데이터 신호의 반전신호를 반전시켜 출력하는 인버터
    를 포함하는 것인 공정변화를 보정하기 위한 퓨징장치.
  4. 제1항에 있어서, 상기 전류구동 트랜지스터는
    게이트가 제1 인버터의 출력단에 연결되고, 드레인이 전원공급부와 연결되고, 소스가 상기 퓨징부와 연결되어 게이트 로직이 High 이면 상기 퓨징부로 상기 퓨징전류를 제공하는 것인 공정변화를 보정하기 위한 퓨징장치.
  5. 삭제
  6. 제1항에 있어서, 상기 퓨징부가 퓨징되지 않은 경우,
    상기 파워 온 리셋신호가 High이면, 상기 PMOS 트랜지스터(MP3)는 오프(Off)되고, 상기 NMOS 트랜지스터(MN4)는 온(On)되어 상기 커런트 패스가 단절되고, 상기 제1 노드가 Low를 유지하는 것인 공정변화를 보정하기 위한 퓨징장치.
  7. 제1항에 있어서, 상기 퓨징부가 퓨징된 경우,
    상기 파워 온 리셋신호가 High 이면 상기 PMOS 트랜지스터(MP3)는 온(On)되고, 상기 NMOS 트랜지스터(MN4)는 오프(Off)되어 상기 커런트 패스가 단절되고, 상기 제1 노드가 High를 유지하는 것인 공정변화를 보정하기 위한 퓨징장치.
  8. 제1항에 있어서, 상기 래치부는
    게이트가 상기 제1 노드와 연결되어 상기 게이트 전압을 반전증폭하여 제2 노드로 출력하는 PMOS 트랜지스터(PM5) 및 NMOS 트랜지스터(MN6)를 포함하는 제2 인버터;
    상기 파워 온 리셋신호와 상기 제2 노드신호를 입력받는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호를 반전시켜 출력하고, 출력단이 상기 커런트 패스부의 PMOS 트랜지스터(MP5)의 게이트와 연결되는 인버터(IC4);
    출력단이 상기 커런트 패스부의 NMOS(MN4)의 게이트와 연결되고, 상기 파워 온 리셋신호와 상기 제2 노드신호의 반전신호를 입력받는 제3 낸드게이트;
    상기 제2 노드신호와 외부데이터 신호를 입력받아 상기 제2 노드전압을 래치하고, 상기 래치값을 출력하는 제4 낸드게이트
    를 포함하는 것인 공정변화를 보정하기 위한 퓨징장치.
  9. 제1항에 있어서, 상기 퓨징저항은
    상기 퓨징전류에 의해 퓨징되면, 상기 제1 노드전압의 로직상태가 High로 변하는 것인 공정변화를 보정하기 위한 퓨징장치.
  10. 제9항에 있어서, 상기 퓨징저항은
    0옴(ohm)보다 크고 40 옴(ohm)이하의 저항값을 갖는 것인 공정변화를 보정하기 위한 퓨징장치.
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