JP2006210670A - 半導体装置 - Google Patents
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Abstract
【解決手段】 図2のヒューズ周辺回路は、ヒューズ10、電位差付与回路20、電位差低減回路30、端子40、記憶回路50、トランスファゲート60、および論理ゲート70を有している。電位差付与回路20は、トランスファゲート22(第1のトランスファゲート)、端子24(第1の端子)および端子26を含んで構成されており、ヒューズ10の切断判定時にヒューズ10の両端に所定の電位差を与える。電位差低減回路30は、トランスファゲート32(第2のトランスファゲート)、端子34(第2の端子)および端子36を含んで構成されており、上述の電位差付与回路20によってヒューズ10の両端に与えられた電位差を低減させる。
【選択図】 図2
Description
図1は、本発明による半導体装置の第1実施形態を示す断面図である。半導体装置1は、半導体基板90、半導体基板90上に設けられたヒューズ10、およびヒューズ10を含んで構成されるヒューズ周辺回路を備えている。なお、図1においては、半導体基板90およびヒューズ10のみを示し、その他の図示を省略している。
図4は、本発明による半導体装置の第2実施形態におけるヒューズ周辺回路を示す回路構成図である。このヒューズ周辺回路は、ヒューズ10、電位差付与回路20、電位差低減回路30、端子40、記憶回路50、トランスファゲート60、および論理ゲート70を有している。これらのうちヒューズ10、端子40、記憶回路50およびトランスファゲート60の構成は、図2に示したものと同様である。本実施形態において、端子40には電源電位Vccが与えられている。
10 ヒューズ
20 電位差付与回路
22 トランスファゲート(第1のトランスファゲート)
24 端子(第1の端子)
30 電位差低減回路
32 トランスファゲート(第2のトランスファゲート)
34 端子(第2の端子)
40 端子
50 記憶回路
60 トランスファゲート(第3のトランスファゲート)
70 論理ゲート
86 端子
90 半導体基板
Claims (6)
- ヒューズと、
前記ヒューズの切断判定時に当該ヒューズの両端に所定の電位差を与える電位差付与回路と、
前記ヒューズの両端に与えられた前記電位差を低減させる電位差低減回路と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記電位差低減回路は、前記ヒューズの両端の電位を略等しくするように構成されている半導体装置。 - 請求項1または2に記載の半導体装置において、
前記ヒューズの一端に接続され、前記ヒューズの切断時に当該ヒューズに電流を供給するための端子を備え、
前記端子は接地されている半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記電位差付与回路は、第1のトランスファゲートと、当該第1のトランスファゲートを介して前記ヒューズの他端に接続され、前記ヒューズの一端に与えられた第1の電位よりも高い第2の電位が与えられた第1の端子とを有し、
前記電位差低減回路は、第2のトランスファゲートと、当該第2のトランスファゲートを介して前記ヒューズの前記他端に接続され、前記第1の電位以上前記第2の電位未満である第3の電位が与えられた第2の端子とを有する、半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記電位差付与回路は、第1のトランスファゲートと、当該第1のトランスファゲートを介して前記ヒューズの他端に接続され、前記ヒューズの一端に与えられた第1の電位よりも低い第2の電位が与えられた第1の端子とを有し、
前記電位差低減回路は、第2のトランスファゲートと、当該第2のトランスファゲートを介して前記ヒューズの前記他端に接続され、前記第2の電位よりも高く前記第1の電位以下である第3の電位が与えられた第2の端子とを有する、半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記ヒューズが切断されているか否かの判定結果を示す信号を記憶する記憶回路と、前記記憶回路と前記ヒューズとの間の経路中に設けられた第3のトランスファゲートと、を備える半導体装置。
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