JP2003157693A - ヒューズ回路 - Google Patents
ヒューズ回路Info
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Abstract
(57)【要約】
【課題】 特性が変わることのないヒューズ回路を提供
し、ヒューズの溶断時間を短縮する。 【解決手段】 保持回路は、第１期間の前半に第３スイ
ッチを介して第２ノードのレベルを取り込み、ヒューズ
の溶断を示すヒューズ信号として出力する。第１期間の
後半に第３スイッチがオフするため、その後第２ノード
のレベルが変化しても保持回路の内容は変わらない。こ
の結果、ヒューズ回路の誤動作を防止できる。ヒューズ
が溶断されている場合、第１期間後に第１ノードのレベ
ルは、第２電源線のレベルに固定される。このため、ヒ
ューズの両端の電圧差を等しくでき、グローバック現象
の発生を防止できる。ヒューズが完全に切断されていな
くてもグローバック現象が発生しないため、ヒューズ回
路のヒューズの溶断を１回で済ませることができる。こ
の結果、試験工程等におけるヒューズの溶断時間を短縮
できる。
し、ヒューズの溶断時間を短縮する。 【解決手段】 保持回路は、第１期間の前半に第３スイ
ッチを介して第２ノードのレベルを取り込み、ヒューズ
の溶断を示すヒューズ信号として出力する。第１期間の
後半に第３スイッチがオフするため、その後第２ノード
のレベルが変化しても保持回路の内容は変わらない。こ
の結果、ヒューズ回路の誤動作を防止できる。ヒューズ
が溶断されている場合、第１期間後に第１ノードのレベ
ルは、第２電源線のレベルに固定される。このため、ヒ
ューズの両端の電圧差を等しくでき、グローバック現象
の発生を防止できる。ヒューズが完全に切断されていな
くてもグローバック現象が発生しないため、ヒューズ回
路のヒューズの溶断を１回で済ませることができる。こ
の結果、試験工程等におけるヒューズの溶断時間を短縮
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成されるヒューズ回路に関する。
形成されるヒューズ回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路は、基板中の格
子欠陥および製造工程中に発生する不良を救済するため
に冗長回路を有している。例えば、DRAM等の半導体メモ
リでは、正規のメモリセル列に加えて冗長メモリセル列
が形成されている。冗長メモリセル列を有する半導体メ
モリは、メモリセル列を示すアドレスの各ビットを記憶
するために複数のヒューズ回路を有している。ヒューズ
回路を構成するヒューズの材質は、従来はポリシリコン
であったが、近年はアルミニウムまたは銅等の金属が多
い。
子欠陥および製造工程中に発生する不良を救済するため
に冗長回路を有している。例えば、DRAM等の半導体メモ
リでは、正規のメモリセル列に加えて冗長メモリセル列
が形成されている。冗長メモリセル列を有する半導体メ
モリは、メモリセル列を示すアドレスの各ビットを記憶
するために複数のヒューズ回路を有している。ヒューズ
回路を構成するヒューズの材質は、従来はポリシリコン
であったが、近年はアルミニウムまたは銅等の金属が多
い。
【０００３】メモリセル列に不良がある場合、試験工程
において、不良のメモリセル列のアドレスに応じて所定
のヒューズ回路のヒューズが溶断（プログラム）され
る。ヒューズは、例えばレーザの照射により溶断され
る。この種のヒューズ回路は、半導体メモリの電源投入
時に、ヒューズの溶断の状態を示すヒューズ信号を出力
する。そして、半導体メモリは、ヒューズ回路の状態に
応じて不良のメモリセル列を無効にし、その代わりに冗
長メモリセル列を有効にする。すなわち、不良のメモリ
セルが救済される。このように、ヒューズ回路にプログ
ラムされたアドレスに応じて、不良のメモリセルを救済
することで、歩留が向上する。
において、不良のメモリセル列のアドレスに応じて所定
のヒューズ回路のヒューズが溶断（プログラム）され
る。ヒューズは、例えばレーザの照射により溶断され
る。この種のヒューズ回路は、半導体メモリの電源投入
時に、ヒューズの溶断の状態を示すヒューズ信号を出力
する。そして、半導体メモリは、ヒューズ回路の状態に
応じて不良のメモリセル列を無効にし、その代わりに冗
長メモリセル列を有効にする。すなわち、不良のメモリ
セルが救済される。このように、ヒューズ回路にプログ
ラムされたアドレスに応じて、不良のメモリセルを救済
することで、歩留が向上する。
【０００４】
【発明が解決しようとする課題】ところで、金属で形成
されたヒューズは、ポリシリコンで形成されたヒューズ
に比べ溶断しにくい。このため、金属で形成されたヒュ
ーズは、１回のレーザ照射では完全に切断されない場合
がある。ヒューズが完全に切断されなくても、ヒューズ
の抵抗が所定値を超えたときに、ヒューズは溶断された
と判断される。したがって、ヒューズ回路は正常に動作
する。しかしながら、ヒューズが金属で形成されている
場合、ヒューズが完全に切断されていないと、ヒューズ
の両端にかかる電圧差によりグローバック現象が発生す
る。グローバック現象とは、エレクトロマイグレーショ
ン等により、ヒューズの抵抗値が徐々に低下することを
いう。
されたヒューズは、ポリシリコンで形成されたヒューズ
に比べ溶断しにくい。このため、金属で形成されたヒュ
ーズは、１回のレーザ照射では完全に切断されない場合
がある。ヒューズが完全に切断されなくても、ヒューズ
の抵抗が所定値を超えたときに、ヒューズは溶断された
と判断される。したがって、ヒューズ回路は正常に動作
する。しかしながら、ヒューズが金属で形成されている
場合、ヒューズが完全に切断されていないと、ヒューズ
の両端にかかる電圧差によりグローバック現象が発生す
る。グローバック現象とは、エレクトロマイグレーショ
ン等により、ヒューズの抵抗値が徐々に低下することを
いう。
【０００５】グローバック現象によりヒューズの抵抗値
が所定値以下まで低くなったとき、ヒューズ回路は、ヒ
ューズが溶断されていないと判定し、ヒューズ信号を出
力する。したがって、このような現象が発生した場合、
上述した半導体メモリでは、不良のメモリセル列が正し
く救済されず誤動作してしまう。従来、グローバック現
象を防止するため、ヒューズを金属で形成したヒューズ
回路では、溶断処理を２回実施するなどして、ヒューズ
を完全に切断していた。しかしながら、DRAM等の半導体
メモリでは、ロジックLSIなどに比べヒューズの数が多
い。このため、溶断処理を２回実施した場合、試験工程
での処理時間が長くなるという問題があった。
が所定値以下まで低くなったとき、ヒューズ回路は、ヒ
ューズが溶断されていないと判定し、ヒューズ信号を出
力する。したがって、このような現象が発生した場合、
上述した半導体メモリでは、不良のメモリセル列が正し
く救済されず誤動作してしまう。従来、グローバック現
象を防止するため、ヒューズを金属で形成したヒューズ
回路では、溶断処理を２回実施するなどして、ヒューズ
を完全に切断していた。しかしながら、DRAM等の半導体
メモリでは、ロジックLSIなどに比べヒューズの数が多
い。このため、溶断処理を２回実施した場合、試験工程
での処理時間が長くなるという問題があった。
【０００６】本発明の目的は、長期間の使用においても
特性が変わることのないヒューズ回路を提供することに
ある。本発明の別の目的は、ヒューズ回路のヒューズの
溶断時間を短縮することにある。
特性が変わることのないヒューズ回路を提供することに
ある。本発明の別の目的は、ヒューズ回路のヒューズの
溶断時間を短縮することにある。
【０００７】
【課題を解決するための手段】請求項１のヒューズ回路
では、ヒューズは、第１ノードと第２ノードの間に接続
されている。第１スイッチは、第１ノードと第１電源線
との間に接続されている。第２スイッチは、第２ノード
と第２電源線との間に接続されている。負荷素子は、第
１ノードと第２電源線との間に接続されている。第３ス
イッチは、第２ノードと第３ノードとの間に接続されて
いる。保持回路は、第３ノードに接続されている。保持
回路は、第３ノードのレベルを保持し、保持しているレ
ベルをヒューズの溶断を示すヒューズ信号として出力す
る。
では、ヒューズは、第１ノードと第２ノードの間に接続
されている。第１スイッチは、第１ノードと第１電源線
との間に接続されている。第２スイッチは、第２ノード
と第２電源線との間に接続されている。負荷素子は、第
１ノードと第２電源線との間に接続されている。第３ス
イッチは、第２ノードと第３ノードとの間に接続されて
いる。保持回路は、第３ノードに接続されている。保持
回路は、第３ノードのレベルを保持し、保持しているレ
ベルをヒューズの溶断を示すヒューズ信号として出力す
る。
【０００８】第１スイッチは、第１期間にオンし、第１
ノードを第１電源線に接続する。第２スイッチは、第１
期間の前および後にオンし、第１期間にオフする。第３
スイッチは、第１期間の前半にオンし、第１期間の後半
にオフする。第３スイッチのオン期間に、第２ノードの
レベルは、第３ノードに伝達される。ヒューズが溶断さ
れていない場合、第２ノードのレベルは、第１スイッチ
のオンにより第１電源線のレベルになる。第１期間の前
半に第３スイッチはオンしているため、第２ノードのレ
ベルは、第３ノードに伝達される。保持回路は、第１電
源線のレベルを保持し（ヒューズの未溶断を示す）、保
持したレベルをヒューズ信号として出力する。
ノードを第１電源線に接続する。第２スイッチは、第１
期間の前および後にオンし、第１期間にオフする。第３
スイッチは、第１期間の前半にオンし、第１期間の後半
にオフする。第３スイッチのオン期間に、第２ノードの
レベルは、第３ノードに伝達される。ヒューズが溶断さ
れていない場合、第２ノードのレベルは、第１スイッチ
のオンにより第１電源線のレベルになる。第１期間の前
半に第３スイッチはオンしているため、第２ノードのレ
ベルは、第３ノードに伝達される。保持回路は、第１電
源線のレベルを保持し（ヒューズの未溶断を示す）、保
持したレベルをヒューズ信号として出力する。
【０００９】第１期間の後半に、第３スイッチはオフす
る。第１期間の終了後、負荷素子を流れる電流または第
２スイッチのオンにより、第１ノードおよび第２ノード
のレベルは、第２電源線のレベルに固定される。このと
き、第３スイッチはオフしているため、第２ノード（第
２電源線の電圧）と第３ノード（第１電源線の電圧）と
の短絡を防止できる。この結果、保持回路が保持してい
るデータ（レベル）の破壊を防止でき、ヒューズ回路の
誤動作を防止できる。
る。第１期間の終了後、負荷素子を流れる電流または第
２スイッチのオンにより、第１ノードおよび第２ノード
のレベルは、第２電源線のレベルに固定される。このと
き、第３スイッチはオフしているため、第２ノード（第
２電源線の電圧）と第３ノード（第１電源線の電圧）と
の短絡を防止できる。この結果、保持回路が保持してい
るデータ（レベル）の破壊を防止でき、ヒューズ回路の
誤動作を防止できる。
【００１０】一方、ヒューズが溶断されている場合、第
１ノードのレベルは、第１スイッチがオンしても第２ノ
ードに伝達されない。このため、第２ノードのレベル
は、第２電源線のレベルに保持される。第１期間の前半
に第３スイッチはオンしているため、第２ノードのレベ
ルは、第３ノードに伝達される。保持回路は、第２電源
線のレベルを保持し（ヒューズの溶断を示す）、保持し
たレベルをヒューズ信号として出力する。その後、第２
スイッチのオンにより、第２ノードのレベルは、第２電
源線のレベルに固定される。また、負荷素子を流れる電
流により、第１ノードのレベルは、第２電源線のレベル
に固定される。
１ノードのレベルは、第１スイッチがオンしても第２ノ
ードに伝達されない。このため、第２ノードのレベル
は、第２電源線のレベルに保持される。第１期間の前半
に第３スイッチはオンしているため、第２ノードのレベ
ルは、第３ノードに伝達される。保持回路は、第２電源
線のレベルを保持し（ヒューズの溶断を示す）、保持し
たレベルをヒューズ信号として出力する。その後、第２
スイッチのオンにより、第２ノードのレベルは、第２電
源線のレベルに固定される。また、負荷素子を流れる電
流により、第１ノードのレベルは、第２電源線のレベル
に固定される。
【００１１】このように、ヒューズの未溶断・溶断にか
かわらず、第１期間の終了後（保持回路へのレベルの保
持後）、ヒューズの両端（第１および第２ノード）の電
圧差は０Ｖになる。したがって、溶断されたヒューズが
完全に切断されていない場合にも、エレクトロマイグレ
ーション等によるグローバック現象の発生を防止でき、
ヒューズの抵抗値が徐々に低くなることを防止できる。
換言すれば、ヒューズ回路の特性は、長期間の使用にお
いても劣化しない。この結果、ヒューズ回路が誤ったヒ
ューズ信号を出力し、ヒューズ回路が形成される半導体
集積回路が誤動作することを防止できる。
かわらず、第１期間の終了後（保持回路へのレベルの保
持後）、ヒューズの両端（第１および第２ノード）の電
圧差は０Ｖになる。したがって、溶断されたヒューズが
完全に切断されていない場合にも、エレクトロマイグレ
ーション等によるグローバック現象の発生を防止でき、
ヒューズの抵抗値が徐々に低くなることを防止できる。
換言すれば、ヒューズ回路の特性は、長期間の使用にお
いても劣化しない。この結果、ヒューズ回路が誤ったヒ
ューズ信号を出力し、ヒューズ回路が形成される半導体
集積回路が誤動作することを防止できる。
【００１２】ヒューズが完全に切断されていなくてもグ
ローバック現象が発生しないため、ヒューズ回路のヒュ
ーズの溶断を１回で済ませることができる。この結果、
試験工程等におけるヒューズの溶断時間を短縮できる。
請求項２のヒューズ回路では、金属で形成されたヒュー
ズを有するヒューズ回路に本発明を適用することで、溶
断されたヒューズが完全に切断されていない場合にも、
エレクトロマイグレーション等によるグローバック現象
の発生を確実に防止できる。
ローバック現象が発生しないため、ヒューズ回路のヒュ
ーズの溶断を１回で済ませることができる。この結果、
試験工程等におけるヒューズの溶断時間を短縮できる。
請求項２のヒューズ回路では、金属で形成されたヒュー
ズを有するヒューズ回路に本発明を適用することで、溶
断されたヒューズが完全に切断されていない場合にも、
エレクトロマイグレーション等によるグローバック現象
の発生を確実に防止できる。
【００１３】請求項３のヒューズ回路では、負荷素子
は、第１期間の後にオンする負荷トランジスタとして形
成されている。負荷素子をトランジスタで形成すること
で、第１期間後の所望のタイミングで、第１ノードを第
２電源線のレベルにできる。この結果、第１期間の終了
後、ヒューズの両端の電圧差を迅速に０Ｖにできる。請
求項４のヒューズ回路では、負荷素子は、抵抗素子とし
て形成されている。負荷素子を抵抗素子で形成すること
で、制御信号を使用することなく第１ノードを第２電源
線のレベルにできる。この結果、信号線の数を減らすこ
とができる。
は、第１期間の後にオンする負荷トランジスタとして形
成されている。負荷素子をトランジスタで形成すること
で、第１期間後の所望のタイミングで、第１ノードを第
２電源線のレベルにできる。この結果、第１期間の終了
後、ヒューズの両端の電圧差を迅速に０Ｖにできる。請
求項４のヒューズ回路では、負荷素子は、抵抗素子とし
て形成されている。負荷素子を抵抗素子で形成すること
で、制御信号を使用することなく第１ノードを第２電源
線のレベルにできる。この結果、信号線の数を減らすこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明のヒューズ回路の第１
の実施形態を示している。この実施形態は、請求項１な
いし請求項３に対応している。このヒューズ回路は、DR
AM内に複数形成されている。これ等ヒューズ回路は、不
良のメモリセルを含むメモリセル列のアドレスの各ビッ
トを記憶する。そして、ヒューズ回路に記憶された情報
に基づいて、不良のメモリセル列の代わりに冗長メモリ
セル列が選択される。
用いて説明する。図１は、本発明のヒューズ回路の第１
の実施形態を示している。この実施形態は、請求項１な
いし請求項３に対応している。このヒューズ回路は、DR
AM内に複数形成されている。これ等ヒューズ回路は、不
良のメモリセルを含むメモリセル列のアドレスの各ビッ
トを記憶する。そして、ヒューズ回路に記憶された情報
に基づいて、不良のメモリセル列の代わりに冗長メモリ
セル列が選択される。
【００１５】ヒューズ回路は、pMOSトランジスタ１０
（第１スイッチ）、アルミニウムからなるヒューズ１
２、nMOSトランジスタ１４（第２スイッチ）、nMOSトラ
ンジスタ１６（負荷トランジスタ）、CMOS伝達ゲート１
８（第３スイッチ）、および保持回路２０を有してい
る。pMOSトランジスタ１０、ヒューズ１２、およびnMOS
トランジスタ１４は、電源線VDD（第１電源線）と接地
線VSS（第２電源線）との間に直列に接続されている。p
MOSトランジスタ１０のゲートは、入力信号INAを受けて
いる。nMOSトランジスタ１４のゲートは、入力信号INC
を受けている。nMOSトランジスタ１６は、pMOSトランジ
スタ１０およびヒューズ１２を接続するノードND1（第
１ノード）と接地線VSSとの間に接続されている。nMOS
トランジスタ１６のゲートは、入力信号INBを受けてい
る。入力信号INA、INB、INC、IND、および/INDは、DRAM
に形成され、電源投入時に動作するパワーオンリセット
回路（図示せず）が生成する。
（第１スイッチ）、アルミニウムからなるヒューズ１
２、nMOSトランジスタ１４（第２スイッチ）、nMOSトラ
ンジスタ１６（負荷トランジスタ）、CMOS伝達ゲート１
８（第３スイッチ）、および保持回路２０を有してい
る。pMOSトランジスタ１０、ヒューズ１２、およびnMOS
トランジスタ１４は、電源線VDD（第１電源線）と接地
線VSS（第２電源線）との間に直列に接続されている。p
MOSトランジスタ１０のゲートは、入力信号INAを受けて
いる。nMOSトランジスタ１４のゲートは、入力信号INC
を受けている。nMOSトランジスタ１６は、pMOSトランジ
スタ１０およびヒューズ１２を接続するノードND1（第
１ノード）と接地線VSSとの間に接続されている。nMOS
トランジスタ１６のゲートは、入力信号INBを受けてい
る。入力信号INA、INB、INC、IND、および/INDは、DRAM
に形成され、電源投入時に動作するパワーオンリセット
回路（図示せず）が生成する。
【００１６】CMOS伝達ゲート１８および保持回路２０
は、ヒューズ１２およびnMOSトランジスタ１４を接続す
るノードND2（第２ノード）と出力端子FUSEとの間に直
列に接続されている。CMOS伝達ゲート１８は、相補の入
力信号IND、/INDがそれぞれ高レベル、低レベルのとき
にオンし、ノードND2を保持回路２０の入力（ノードND
3）に接続する。保持回路２０は、ノードND3のレベルを
ラッチするラッチ２０ａおよびバッファ２０ｂ（インバ
ータ）を有している。バッファ２０ｂは、ラッチ２０ａ
の出力を反転し、反転したレベルをヒューズ１２の溶断
状態を示すヒューズ信号FUSEとして出力する。
は、ヒューズ１２およびnMOSトランジスタ１４を接続す
るノードND2（第２ノード）と出力端子FUSEとの間に直
列に接続されている。CMOS伝達ゲート１８は、相補の入
力信号IND、/INDがそれぞれ高レベル、低レベルのとき
にオンし、ノードND2を保持回路２０の入力（ノードND
3）に接続する。保持回路２０は、ノードND3のレベルを
ラッチするラッチ２０ａおよびバッファ２０ｂ（インバ
ータ）を有している。バッファ２０ｂは、ラッチ２０ａ
の出力を反転し、反転したレベルをヒューズ１２の溶断
状態を示すヒューズ信号FUSEとして出力する。
【００１７】図２は、第１の実施形態のヒューズ回路の
動作を示している。この例では、DRAMの電源投入時にパ
ワーオンリセット回路が動作し、入力信号INA、INB、IN
C、IND、および/INDを出力する。入力信号INA、INCは、
パワーオン後に第１期間P1だけ低レベルに変化する（図
２（ａ）、（ｂ））。入力信号INBは、第１期間P1の後
低レベルから高レベルに変化する（図２（ｃ））。入力
信号IND、/INDは、第１期間P1中に高レベルから低レベ
ルに変化する（図２（ｄ））。
動作を示している。この例では、DRAMの電源投入時にパ
ワーオンリセット回路が動作し、入力信号INA、INB、IN
C、IND、および/INDを出力する。入力信号INA、INCは、
パワーオン後に第１期間P1だけ低レベルに変化する（図
２（ａ）、（ｂ））。入力信号INBは、第１期間P1の後
低レベルから高レベルに変化する（図２（ｃ））。入力
信号IND、/INDは、第１期間P1中に高レベルから低レベ
ルに変化する（図２（ｄ））。
【００１８】パワーオン直後、入力信号INA、INB、IN
C、INDのレベルは、それぞれ高レベル、低レベル、高レ
ベル、高レベルである。このため、pMOSトランジスタ１
０、nMOSトランジスタ１４、１６、およびCMOS伝達ゲー
ト１８は、それぞれオフ、オン、オフ、オンする。nMOS
トランジスタ１４のオンによりノードND2は、低レベル
に保持される（図２（ｅ））。
C、INDのレベルは、それぞれ高レベル、低レベル、高レ
ベル、高レベルである。このため、pMOSトランジスタ１
０、nMOSトランジスタ１４、１６、およびCMOS伝達ゲー
ト１８は、それぞれオフ、オン、オフ、オンする。nMOS
トランジスタ１４のオンによりノードND2は、低レベル
に保持される（図２（ｅ））。
【００１９】まず、ヒューズ１２が溶断されていない場
合の動作を説明する。ヒューズ１２が溶断されていない
ため、nMOSトランジスタ１４のオンによりノードND1は
低レベルになる（図２（ｆ））。CMOS伝達ゲート１８の
オンによりノードND3は低レベルになる（図２
（ｇ））。保持回路２０のラッチ２０ａは、ノードND3
のレベルをラッチし、ラッチしたレベルを反転する。バ
ッファ２０ｂは、ラッチ２０ａの出力をさらに反転し、
低レベルのヒューズ信号FUSEとして出力する（図２
（ｈ））。
合の動作を説明する。ヒューズ１２が溶断されていない
ため、nMOSトランジスタ１４のオンによりノードND1は
低レベルになる（図２（ｆ））。CMOS伝達ゲート１８の
オンによりノードND3は低レベルになる（図２
（ｇ））。保持回路２０のラッチ２０ａは、ノードND3
のレベルをラッチし、ラッチしたレベルを反転する。バ
ッファ２０ｂは、ラッチ２０ａの出力をさらに反転し、
低レベルのヒューズ信号FUSEとして出力する（図２
（ｈ））。
【００２０】次に、入力信号INA、INCの低レベルへの変
化に応答してpMOSトランジスタ１０がオンし、nMOSトラ
ンジスタ１４がオフする。この動作により、ノードND1
は高レベルに変化する（図２（ｉ））。ヒューズ１２が
溶断されていないため、ノードND2は高レベルになる
（図２（ｊ））。また、CMOS伝達ゲート１８はオンして
いるため、ノードND2のレベルは、ノードND3に伝達され
る（図２（ｋ））。ラッチ２０ａは反転し、バッファ２
０ｂは低レベルのヒューズ信号FUSEを高レベル（ヒュー
ズ１２の未溶断を示すレベル）に変化させる（図２
（ｌ））。
化に応答してpMOSトランジスタ１０がオンし、nMOSトラ
ンジスタ１４がオフする。この動作により、ノードND1
は高レベルに変化する（図２（ｉ））。ヒューズ１２が
溶断されていないため、ノードND2は高レベルになる
（図２（ｊ））。また、CMOS伝達ゲート１８はオンして
いるため、ノードND2のレベルは、ノードND3に伝達され
る（図２（ｋ））。ラッチ２０ａは反転し、バッファ２
０ｂは低レベルのヒューズ信号FUSEを高レベル（ヒュー
ズ１２の未溶断を示すレベル）に変化させる（図２
（ｌ））。
【００２１】CMOS伝達ゲート１８は、入力信号INDの低
レベルへの変化に同期してオフする。以後、ノードND2
のレベルが変化しても、保持回路２０に保持されたレベ
ルは変化しない。次に、入力信号INA、INCの高レベルへ
の変化に応答して、pMOSトランジスタ１０がオフし、nM
OSトランジスタ１４がオンする。この動作により、ノー
ドND1、ND2は低レベルに変化する（図２（ｍ）、
（ｎ））。このとき、CMOS伝達ゲート１８はオフしてい
るため、保持回路２０により保持されているノードND3
の高レベルは、ノードND2に伝わらない。すなわち、ノ
ードND2の低レベルとノードND3の高レベルとが衝突する
ことが防止され、ヒューズ回路の誤動作が防止される。
レベルへの変化に同期してオフする。以後、ノードND2
のレベルが変化しても、保持回路２０に保持されたレベ
ルは変化しない。次に、入力信号INA、INCの高レベルへ
の変化に応答して、pMOSトランジスタ１０がオフし、nM
OSトランジスタ１４がオンする。この動作により、ノー
ドND1、ND2は低レベルに変化する（図２（ｍ）、
（ｎ））。このとき、CMOS伝達ゲート１８はオフしてい
るため、保持回路２０により保持されているノードND3
の高レベルは、ノードND2に伝わらない。すなわち、ノ
ードND2の低レベルとノードND3の高レベルとが衝突する
ことが防止され、ヒューズ回路の誤動作が防止される。
【００２２】次に、入力信号INBの高レベルへの変化に
応答して、nMOSトランジスタ１６がオンする。既にnMOS
トランジスタ１４がオンしているため、ノードND1、ND2
のレベルは変化しない。一方、ヒューズ１２が溶断され
ている場合、第１期間P1前には、pMOSトランジスタ１０
およびnMOSトランジスタ１６がオフしているため、ノー
ドND1は高レベルまたは低レベルである。ノードND2、ND
3およびヒューズ信号FUSEのレベルは、ヒューズ１２が
溶断されていないときと同じである。
応答して、nMOSトランジスタ１６がオンする。既にnMOS
トランジスタ１４がオンしているため、ノードND1、ND2
のレベルは変化しない。一方、ヒューズ１２が溶断され
ている場合、第１期間P1前には、pMOSトランジスタ１０
およびnMOSトランジスタ１６がオフしているため、ノー
ドND1は高レベルまたは低レベルである。ノードND2、ND
3およびヒューズ信号FUSEのレベルは、ヒューズ１２が
溶断されていないときと同じである。
【００２３】次に、入力信号INA、INCの低レベルへの変
化に応答してpMOSトランジスタ１０がオンし、nMOSトラ
ンジスタ１４がオフする。この動作により、ノードND1
は高レベルに変化する（図２（ｏ））。ヒューズ１２が
溶断されているため、ノードND1のレベルは、ノードND2
に伝わらない。したがって、ノードND2は、低レベルを
維持する（図２（ｐ））。
化に応答してpMOSトランジスタ１０がオンし、nMOSトラ
ンジスタ１４がオフする。この動作により、ノードND1
は高レベルに変化する（図２（ｏ））。ヒューズ１２が
溶断されているため、ノードND1のレベルは、ノードND2
に伝わらない。したがって、ノードND2は、低レベルを
維持する（図２（ｐ））。
【００２４】CMOS伝達ゲート１８がオンしているため、
ノードND2の低レベルは、ノードND3を介してラッチ２０
ａにラッチされている。このため、ヒューズ信号FUSEの
レベルは変わらない（図２（ｑ））。CMOS伝達ゲート１
８は、第１期間P1の後半にオフする。次に、入力信号IN
A、INCの高レベルへの変化に応答して、pMOSトランジス
タ１０がオフし、nMOSトランジスタ１４がオンする。ノ
ードND2は既に低レベルのため、ノードND1、ND2のレベ
ルは変化しない（図２（ｒ））。
ノードND2の低レベルは、ノードND3を介してラッチ２０
ａにラッチされている。このため、ヒューズ信号FUSEの
レベルは変わらない（図２（ｑ））。CMOS伝達ゲート１
８は、第１期間P1の後半にオフする。次に、入力信号IN
A、INCの高レベルへの変化に応答して、pMOSトランジス
タ１０がオフし、nMOSトランジスタ１４がオンする。ノ
ードND2は既に低レベルのため、ノードND1、ND2のレベ
ルは変化しない（図２（ｒ））。
【００２５】次に、入力信号INBの高レベルへの変化に
応答して、nMOSトランジスタ１６がオンする。nMOSトラ
ンジスタ１６のオンにより、ノードND1のレベルが低レ
ベルに変化する（図２（ｓ））。以後、DRAMに電源電圧
が供給されている間、入力信号INBは高レベルに維持さ
れ、ヒューズ１２の両端の電圧は、常に０Ｖになる。し
たがって、ヒューズ１２が完全に切断されず高抵抗とし
て作用する場合にも、エレクトロマイグレーション等に
よるグローバック現象は発生しない。この結果、DRAMの
長期間の使用により、電源投入が多数回繰り返された場
合にも、ヒューズ回路から出力されるヒューズ信号FUSE
のレベルが変化することはなく、DRAMの誤動作が防止さ
れる。
応答して、nMOSトランジスタ１６がオンする。nMOSトラ
ンジスタ１６のオンにより、ノードND1のレベルが低レ
ベルに変化する（図２（ｓ））。以後、DRAMに電源電圧
が供給されている間、入力信号INBは高レベルに維持さ
れ、ヒューズ１２の両端の電圧は、常に０Ｖになる。し
たがって、ヒューズ１２が完全に切断されず高抵抗とし
て作用する場合にも、エレクトロマイグレーション等に
よるグローバック現象は発生しない。この結果、DRAMの
長期間の使用により、電源投入が多数回繰り返された場
合にも、ヒューズ回路から出力されるヒューズ信号FUSE
のレベルが変化することはなく、DRAMの誤動作が防止さ
れる。
【００２６】以上、本実施形態では、第１期間P1の後半
にCMOS伝達ゲート１８をオフした。このため、ヒューズ
１２が溶断されていない場合、第１期間P1の終了後、ノ
ードND2とノードND3との短絡を防止できる。したがっ
て、ヒューズ回路の誤動作を防止できる。保持回路２０
がヒューズ１２の溶断を示す情報を保持した後（期間P1
の終了後）、nMOSトランジスタ１６をオンすることでヒ
ューズ１２の両端の電圧差を０Ｖにした。したがって、
溶断されたヒューズが完全に切断されていない場合に
も、グローバック現象の発生を防止でき、ヒューズ１２
の抵抗値が徐々に低くなることを防止できる。この結
果、ヒューズ回路が誤ったヒューズ信号FUSEを出力する
ことが防止でき、ヒューズ回路が形成されるDRAMが誤動
作することを防止できる。特に、ヒューズ１２が、グロ
ーバック現象の発生しやすいアルミニウム等の金属で形
成されている場合、本発明の適用により顕著な効果を得
ることができる。
にCMOS伝達ゲート１８をオフした。このため、ヒューズ
１２が溶断されていない場合、第１期間P1の終了後、ノ
ードND2とノードND3との短絡を防止できる。したがっ
て、ヒューズ回路の誤動作を防止できる。保持回路２０
がヒューズ１２の溶断を示す情報を保持した後（期間P1
の終了後）、nMOSトランジスタ１６をオンすることでヒ
ューズ１２の両端の電圧差を０Ｖにした。したがって、
溶断されたヒューズが完全に切断されていない場合に
も、グローバック現象の発生を防止でき、ヒューズ１２
の抵抗値が徐々に低くなることを防止できる。この結
果、ヒューズ回路が誤ったヒューズ信号FUSEを出力する
ことが防止でき、ヒューズ回路が形成されるDRAMが誤動
作することを防止できる。特に、ヒューズ１２が、グロ
ーバック現象の発生しやすいアルミニウム等の金属で形
成されている場合、本発明の適用により顕著な効果を得
ることができる。
【００２７】金属で形成されたヒューズ１２が完全に切
断されていなくてもグローバック現象の発生を防止でき
るため、DRAMの試験工程において、各ヒューズ１２の溶
断を１回で済ませることができる。この結果、試験工程
等におけるヒューズ１２の溶断時間を短縮できる。ノー
ドND1と接地線VSSとをnMOSトランジスタ１６を介して接
続したので、第１期間P1後の所望のタイミングで、ノー
ドND1を接地できる。この結果、第１期間P1の終了後、
ヒューズ１２の両端の電圧差を迅速に０Ｖにできる。
断されていなくてもグローバック現象の発生を防止でき
るため、DRAMの試験工程において、各ヒューズ１２の溶
断を１回で済ませることができる。この結果、試験工程
等におけるヒューズ１２の溶断時間を短縮できる。ノー
ドND1と接地線VSSとをnMOSトランジスタ１６を介して接
続したので、第１期間P1後の所望のタイミングで、ノー
ドND1を接地できる。この結果、第１期間P1の終了後、
ヒューズ１２の両端の電圧差を迅速に０Ｖにできる。
【００２８】図３は、本発明のヒューズ回路の第２の実
施形態を示している。この実施形態は、請求項１、請求
項２および請求項４に対応している。第１の実施形態と
同一の要素については同一の符号を付し、これ等につい
ては、詳細な説明を省略する。この実施形態では、図１
に示したnMOSトランジスタ１６の代わりに抵抗値の高い
抵抗素子２２が配置されている。すなわち、ノードND1
と接地線VSSとの間に抵抗素子２２が接続されている。
第１の実施形態の入力信号INBは、生成されない。抵抗
素子２２は、例えば、拡散層の抵抗（拡散抵抗）を利用
して形成されている。その他の構成は、第１の実施形態
と同じである。
施形態を示している。この実施形態は、請求項１、請求
項２および請求項４に対応している。第１の実施形態と
同一の要素については同一の符号を付し、これ等につい
ては、詳細な説明を省略する。この実施形態では、図１
に示したnMOSトランジスタ１６の代わりに抵抗値の高い
抵抗素子２２が配置されている。すなわち、ノードND1
と接地線VSSとの間に抵抗素子２２が接続されている。
第１の実施形態の入力信号INBは、生成されない。抵抗
素子２２は、例えば、拡散層の抵抗（拡散抵抗）を利用
して形成されている。その他の構成は、第１の実施形態
と同じである。
【００２９】図４は、第２の実施形態のヒューズ回路の
動作を示している。上述した第１の実施形態と同じ動作
については詳細な説明を省略する。この例においても、
DRAMの電源投入時にパワーオンリセット回路が動作し、
入力信号INA、INC、IND、および/INDを出力する。入力
信号INAの低レベルへの変化に応答して、ノードND1のレ
ベルは高レベルに変化する（図４（ａ）、（ｂ））。
動作を示している。上述した第１の実施形態と同じ動作
については詳細な説明を省略する。この例においても、
DRAMの電源投入時にパワーオンリセット回路が動作し、
入力信号INA、INC、IND、および/INDを出力する。入力
信号INAの低レベルへの変化に応答して、ノードND1のレ
ベルは高レベルに変化する（図４（ａ）、（ｂ））。
【００３０】ヒューズ１２が溶断されていない場合、pM
OSトランジスタ１０は、第１期間P1の間オンしているた
め、ノードND1、ND2の電圧は、高レベルに保持される
（図４（ｃ））。この後、入力信号INCの高レベルへの
変化に応答して、ノードND1、ND2のレベルは、低レベル
に変化する（図４（ｄ））。したがって、第１の実施形
態と同様に、ノードND2の低レベルとノードND3の高レベ
ルとが衝突することが防止され、ヒューズ回路の誤動作
が防止される。
OSトランジスタ１０は、第１期間P1の間オンしているた
め、ノードND1、ND2の電圧は、高レベルに保持される
（図４（ｃ））。この後、入力信号INCの高レベルへの
変化に応答して、ノードND1、ND2のレベルは、低レベル
に変化する（図４（ｄ））。したがって、第１の実施形
態と同様に、ノードND2の低レベルとノードND3の高レベ
ルとが衝突することが防止され、ヒューズ回路の誤動作
が防止される。
【００３１】一方、ヒューズ１２が溶断されている場
合、ノードND2のレベルは、ノードND1に伝達されないた
め、ノードND1のレベルは、第１期間P1後に、抵抗素子
２２を介して徐々に低レベルに変化する（図４
（ｅ））。この結果、ヒューズ１２の両端の電圧は、常
に０Ｖになる。したがって、第１の実施形態と同様に、
ヒューズ１２が完全に切断されず高抵抗として作用する
場合にも、エレクトロマイグレーション等によるグロー
バック現象は発生しない。この結果、ヒューズ回路から
出力されるヒューズ信号FUSEのレベルが変化することは
なく、DRAMの誤動作が防止される。
合、ノードND2のレベルは、ノードND1に伝達されないた
め、ノードND1のレベルは、第１期間P1後に、抵抗素子
２２を介して徐々に低レベルに変化する（図４
（ｅ））。この結果、ヒューズ１２の両端の電圧は、常
に０Ｖになる。したがって、第１の実施形態と同様に、
ヒューズ１２が完全に切断されず高抵抗として作用する
場合にも、エレクトロマイグレーション等によるグロー
バック現象は発生しない。この結果、ヒューズ回路から
出力されるヒューズ信号FUSEのレベルが変化することは
なく、DRAMの誤動作が防止される。
【００３２】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ノードND1を接地するための負荷素子
を抵抗素子２２で形成したので、制御信号（第１の実施
形態の入力信号INB）を使用する必要がなくなる。この
結果、信号線の数を減らすことができる。なお、上述し
た実施形態では、ヒューズをアルミニウムで形成した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、ヒューズを銅等の他の金属で形
成しても同等の効果を得ることができる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ノードND1を接地するための負荷素子
を抵抗素子２２で形成したので、制御信号（第１の実施
形態の入力信号INB）を使用する必要がなくなる。この
結果、信号線の数を減らすことができる。なお、上述し
た実施形態では、ヒューズをアルミニウムで形成した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、ヒューズを銅等の他の金属で形
成しても同等の効果を得ることができる。
【００３３】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００３４】
【発明の効果】請求項１のヒューズ回路では、第２ノー
ドと第３ノードとの間に第３スイッチを配置したので、
第１期間の終了後、第２ノード（第２電源線の電圧）と
第３ノード（第１電源線の電圧）との短絡を防止でき
る。この結果、ヒューズ回路の誤動作を防止できる。溶
断されたヒューズが完全に切断されていない場合にも、
エレクトロマイグレーション等によるグローバック現象
の発生を防止でき、ヒューズの抵抗値が徐々に低くなる
ことを防止できる。換言すれば、ヒューズ回路の特性
は、長期間の使用においても劣化しない。この結果、ヒ
ューズ回路が誤ったヒューズ信号を出力し、ヒューズ回
路が形成される半導体集積回路が誤動作することを防止
できる。
ドと第３ノードとの間に第３スイッチを配置したので、
第１期間の終了後、第２ノード（第２電源線の電圧）と
第３ノード（第１電源線の電圧）との短絡を防止でき
る。この結果、ヒューズ回路の誤動作を防止できる。溶
断されたヒューズが完全に切断されていない場合にも、
エレクトロマイグレーション等によるグローバック現象
の発生を防止でき、ヒューズの抵抗値が徐々に低くなる
ことを防止できる。換言すれば、ヒューズ回路の特性
は、長期間の使用においても劣化しない。この結果、ヒ
ューズ回路が誤ったヒューズ信号を出力し、ヒューズ回
路が形成される半導体集積回路が誤動作することを防止
できる。
【００３５】ヒューズが完全に切断されていなくてもグ
ローバック現象が発生しないため、ヒューズ回路のヒュ
ーズの溶断を１回で済ませることができる。この結果、
試験工程等におけるヒューズの溶断時間を短縮できる。
請求項２のヒューズ回路では、金属で形成されたヒュー
ズを有するヒューズ回路に本発明を適用することで、エ
レクトロマイグレーション等によるグローバック現象の
発生を確実に防止できる。
ローバック現象が発生しないため、ヒューズ回路のヒュ
ーズの溶断を１回で済ませることができる。この結果、
試験工程等におけるヒューズの溶断時間を短縮できる。
請求項２のヒューズ回路では、金属で形成されたヒュー
ズを有するヒューズ回路に本発明を適用することで、エ
レクトロマイグレーション等によるグローバック現象の
発生を確実に防止できる。
【００３６】請求項３のヒューズ回路では、第１期間後
の所望のタイミングで、第１ノードを第２電源線のレベ
ルにできる。この結果、第１期間の終了後、ヒューズの
両端の電圧差を迅速に０Ｖにできる。請求項４のヒュー
ズ回路では、制御信号を使用することなく第１ノードを
第２電源線のレベルにできる。この結果、信号線の数を
減らすことができる。
の所望のタイミングで、第１ノードを第２電源線のレベ
ルにできる。この結果、第１期間の終了後、ヒューズの
両端の電圧差を迅速に０Ｖにできる。請求項４のヒュー
ズ回路では、制御信号を使用することなく第１ノードを
第２電源線のレベルにできる。この結果、信号線の数を
減らすことができる。
【図１】本発明のヒューズ回路の第１の実施形態を示す
回路図である。
回路図である。
【図２】第１の実施形態のヒューズ回路の動作を示すタ
イミング図である。
イミング図である。
【図３】本発明のヒューズ回路の第２の実施形態を示す
回路図である。
回路図である。
【図４】第２の実施形態のヒューズ回路の動作を示すタ
イミング図である。
イミング図である。
１０ pMOSトランジスタ（第１スイッチ）
１２ ヒューズ
１４ nMOSトランジスタ（第２スイッチ）
１６ nMOSトランジスタ（負荷トランジスタ）
１８ CMOS伝達ゲート（第３スイッチ）
２０ 保持回路
２０ａ ラッチ
２０ｂ バッファ
２２ 抵抗素子
FUSE ヒューズ信号、出力端子
INA、INB、INC、IND、/IND 入力信号
VDD 電源線（第１電源線）
VSS 接地線（第２電源線）
フロントページの続き
(72)発明者 新実 正博
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F064 BB07 CC12 FF02 FF27 FF42
5L106 AA01 CC03 CC04 CC12 CC13
FF08 GG07
5M024 AA40 AA91 BB07 BB30 BB32
BB40 DD66 DD80 HH10 MM15
PP02 PP03 PP07
Claims (4)
- 【請求項１】 第１ノードおよび第２ノードを接続する
ヒューズと、 前記第１ノードと第１電源線との間に接続され、第１期
間にオンする第１スイッチと、 前記第２ノードと第２電源線との間に接続され、前記第
１期間にオフし、前記第１期間の前および後にオンする
第２スイッチと、 前記第１ノードと前記第２電源線との間に接続され、少
なくとも前記第１期間の後に導通される負荷素子と、 前記第２ノードと第３ノードとの間に接続され、前記第
１期間中にオンからオフに変化する第３スイッチと、 前記第３ノードに接続され、該第３ノードのレベルを保
持するとともに保持したレベルを前記ヒューズの溶断を
示すヒューズ信号として出力する保持回路とを備えてい
ることを特徴とするヒューズ回路。 - 【請求項２】 請求項１記載のヒューズ回路において、 前記ヒューズは、金属で形成されていることを特徴とす
るヒューズ回路。 - 【請求項３】 請求項１記載のヒューズ回路において、 前記負荷素子は、前記第１期間の後にオンする負荷トラ
ンジスタであることを特徴とするヒューズ回路。 - 【請求項４】 請求項１記載のヒューズ回路において、 前記負荷素子は、抵抗素子であることを特徴とするヒュ
ーズ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354402A JP3857573B2 (ja) | 2001-11-20 | 2001-11-20 | ヒューズ回路 |
| US10/152,579 US6566937B1 (en) | 2001-11-20 | 2002-05-23 | Fuse circuit |
| KR1020020030138A KR100769093B1 (ko) | 2001-11-20 | 2002-05-30 | 퓨즈 회로 |
| TW091112691A TW559827B (en) | 2001-11-20 | 2002-06-11 | Fuse circuit |
| CNB021261849A CN1242416C (zh) | 2001-11-20 | 2002-07-18 | 保护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354402A JP3857573B2 (ja) | 2001-11-20 | 2001-11-20 | ヒューズ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157693A true JP2003157693A (ja) | 2003-05-30 |
| JP3857573B2 JP3857573B2 (ja) | 2006-12-13 |
Family
ID=19166269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354402A Expired - Fee Related JP3857573B2 (ja) | 2001-11-20 | 2001-11-20 | ヒューズ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6566937B1 (ja) |
| JP (1) | JP3857573B2 (ja) |
| KR (1) | KR100769093B1 (ja) |
| CN (1) | CN1242416C (ja) |
| TW (1) | TW559827B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| JP2006210670A (ja) * | 2005-01-28 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
| JP2007201437A (ja) * | 2005-12-27 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN100401420C (zh) * | 2004-05-05 | 2008-07-09 | 台湾积体电路制造股份有限公司 | 熔丝电路 |
| US7495472B2 (en) | 2005-06-25 | 2009-02-24 | Samsung Electronics Co., Ltd. | Circuits/methods for electrically isolating fuses in integrated circuits |
| JP2011181626A (ja) * | 2010-02-26 | 2011-09-15 | Sharp Corp | ヒューズ制御回路、ヒューズ制御システム、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路 |
| KR101412449B1 (ko) * | 2005-12-27 | 2014-06-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882202B2 (en) * | 2003-01-21 | 2005-04-19 | Infineon Technologies Ag | Multiple trip point fuse latch device and method |
| KR100739240B1 (ko) * | 2003-10-07 | 2007-07-12 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 소자의 리던던시 입출력 퓨즈 회로 |
| US7098491B2 (en) * | 2003-12-30 | 2006-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection circuit located under fuse window |
| US7098721B2 (en) * | 2004-09-01 | 2006-08-29 | International Business Machines Corporation | Low voltage programmable eFuse with differential sensing scheme |
| DE102005019587B4 (de) * | 2005-04-27 | 2007-05-10 | Infineon Technologies Ag | Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff |
| KR100660899B1 (ko) * | 2005-12-15 | 2006-12-26 | 삼성전자주식회사 | 누설 전류 패스를 제거할 수 있는 퓨즈 회로 |
| US7755502B2 (en) * | 2006-11-09 | 2010-07-13 | International Business Machines Corporation | Anti-tamper electronic obscurity using E-fuse technology |
| US7561059B2 (en) * | 2006-11-09 | 2009-07-14 | International Business Machines Corporation | Anti-tamper electronic obscurity using E-fuse technology |
| JP2008282993A (ja) * | 2007-05-10 | 2008-11-20 | Toshiba Corp | ヒュ−ズ装置、データ書き込み方法、データ読み出し方法及びデータ書き込み及び読み出し方法 |
| US20080309384A1 (en) * | 2007-06-13 | 2008-12-18 | Honeywell International Inc. | Initialization Circuitry Having Fuse Leakage Current Tolerance |
| US8963590B2 (en) * | 2007-06-13 | 2015-02-24 | Honeywell International Inc. | Power cycling power on reset circuit for fuse initialization circuitry |
| KR20100079185A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 퓨즈 회로 및 그의 레이아웃 방법 |
| US8274321B2 (en) * | 2009-11-30 | 2012-09-25 | Hynix Semiconductor Inc. | Fuse circuit and operation method thereof |
| KR20110108769A (ko) * | 2010-03-29 | 2011-10-06 | 주식회사 하이닉스반도체 | 퓨즈 회로 및 이를 이용한 리페어 제어 회로 |
| KR101137871B1 (ko) * | 2010-03-29 | 2012-04-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 구동 방법 |
| KR101143629B1 (ko) * | 2010-03-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
| KR101204665B1 (ko) * | 2010-03-31 | 2012-11-26 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
| KR101357759B1 (ko) * | 2011-04-28 | 2014-02-03 | 에스케이하이닉스 주식회사 | 퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치 |
| KR20130059196A (ko) * | 2011-11-28 | 2013-06-05 | 에스케이하이닉스 주식회사 | 퓨즈회로를 포함하는 반도체 집적회로 및 퓨즈회로의 구동방법 |
| KR20140028983A (ko) * | 2012-08-31 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| CN114552528B (zh) * | 2022-04-26 | 2022-07-19 | 成都运达科技股份有限公司 | 一种列车lcu保护电路及其故障检测方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0166496B1 (ko) * | 1994-12-31 | 1999-02-01 | 김주용 | 반도체 기억소자의 리던던시 장치 |
| KR0179549B1 (ko) * | 1995-12-29 | 1999-04-15 | 김주용 | 안정된 리페어 기능을 갖는 반도체 메모리 소자 |
| JPH10334693A (ja) * | 1997-06-04 | 1998-12-18 | Fujitsu Ltd | 冗長アドレス発生回路 |
| KR20000021893A (ko) * | 1998-09-30 | 2000-04-25 | 윤종용 | 반도체 장치의 퓨징 회로 |
| JP2000132990A (ja) * | 1998-10-27 | 2000-05-12 | Fujitsu Ltd | 冗長判定回路、半導体記憶装置及び冗長判定方法 |
| KR100504433B1 (ko) * | 1999-01-09 | 2005-07-29 | 주식회사 하이닉스반도체 | 앤티퓨즈를 이용한 메모리소자의 리페어 회로 |
| KR100546300B1 (ko) * | 1999-10-01 | 2006-01-26 | 삼성전자주식회사 | 칩 정보 출력회로 |
| JP2002074979A (ja) * | 2000-08-31 | 2002-03-15 | Mitsubishi Electric Corp | プログラム回路およびそれを用いた半導体記憶装置 |
-
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| CN100401420C (zh) * | 2004-05-05 | 2008-07-09 | 台湾积体电路制造股份有限公司 | 熔丝电路 |
| JP2006210670A (ja) * | 2005-01-28 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
| US7495472B2 (en) | 2005-06-25 | 2009-02-24 | Samsung Electronics Co., Ltd. | Circuits/methods for electrically isolating fuses in integrated circuits |
| JP2007201437A (ja) * | 2005-12-27 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101412449B1 (ko) * | 2005-12-27 | 2014-06-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2011181626A (ja) * | 2010-02-26 | 2011-09-15 | Sharp Corp | ヒューズ制御回路、ヒューズ制御システム、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路 |
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