JP2009016568A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】半導体集積回路装置は、第1ヒューズ回路11と、第2ヒューズ回路12と、第1制御信号1st/PEを送信して前記第1ヒューズ回路11の抵抗値が前記第2ヒューズ回路12の抵抗値よりも大きくなるようにプログラムし、第2制御信号2nd/PEを送信して前記第2ヒューズ回路12の抵抗値が前記第1ヒューズ回路11の抵抗値よりも大きくなるように再プログラムする制御信号発生回路13とを具備する。
【選択図】 図1
Description
まず、図1および図2を用いて、この発明の第1の実施形態に係る半導体集積回路装置の構成について説明する。この実施形態は、2つのヒューズ素子の抵抗値に大小関係がある一例に関するものである。本例では、ヒューズ素子の一例として、ヒューズ素子を溶断することにより、電気的にプログラムが可能なeヒューズ(eFuse )を挙げて以下説明する。
図示するように、本例に係るeヒューズ10は、第1ヒューズ回路11、第2ヒューズ回路12、センスアンプ15、および制御信号発生回路13により構成されている。
次に、図3を用いて、本例に係る初期状態におけるeヒューズ10の読み出し動作について説明する。図示するように、初期状態において、第2ヒューズ素子R2の抵抗値は、第1ヒューズ素子R1の抵抗値よりも大きくなるように設けられている(抵抗値:R2>R1)。例えば、初期状態において、第1ヒューズ素子R1の抵抗値は100Ω程度であり、第2ヒューズ素子R2の抵抗値は200Ω程度である。一方、読み出しトランジスタN3、N4のWサイズ比は、同程度である(Wサイズ比=1:1)。そのため、初期状態において、第2ヒューズ回路12の抵抗値は、第1ヒューズ回路11の抵抗値よりも大きい。
次に、図4および図5を用いて、本例に係る初期状態におけるeヒューズ10のプログラム動作について説明する。
まず、第1プログラム(1stプログラム)動作について、図4を用いて説明する。
図示するように、まず、制御信号発生回路13は、第1書き込み用トランジスタN1のゲートに第1制御信号1st/PEを送信して、第1書き込み用トランジスタN1をオンとする。
続いて、第2プログラム(2ndプログラム)動作について、図5を用いて説明する。
図示するように、まず、制御信号発生回路13は、第2書き込み用トランジスタN2のゲートに第2制御信号2nd/PEを送信して、第2書き込み用トランジスタN2をオンとする。
この実施形態に係る半導体集積回路装置によれば、少なくとも下記(1)乃至(2)の効果が得られる。
(1)同一ビットに対して再プログラムをすることができ、利便性を向上できる。
上記のように、制御信号発生回路13は、第1書き込み用トランジスタN1のゲートに第1制御信号1st/PEを送信して、第1ヒューズ素子R1を溶断し、第1ヒューズ回路11の抵抗値が第2ヒューズ回路12の抵抗値よりも大きくなるようにプログラムするように制御する。さらに、制御信号発生回路13は、第2書き込み用トランジスタN2のゲートに第2制御信号2nd/PEを送信して、第2ヒューズR2を溶断し、第2ヒューズ回路12の抵抗値が第1ヒューズ回路11の抵抗値よりも大きくなるように再プログラムするよう制御することができる。
次に、第2の実施形態に係る半導体記憶装置について、図6乃至図10を用いて説明する。この実施形態は、読み出し用トランジスタN3,N4のオン抵抗値に大小関係がある場合の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
本例の構成について、図6および図7を用いて説明する。図示するように、本例に係るeヒューズ10は、以下の点で上記第1の実施形態と相違している。
次に、図8を用いて、本例に係る初期状態におけるeヒューズ10の読み出し動作について説明する。図示するように、初期状態において、読み出しトランジスタN3、N4のWサイズ比が、2:1(Wサイズ比)となるように設けられている。一方、第1、第2ヒューズ素子R1、R2の長さはほぼ同程度であるため、初期状態のヒューズ素子R1、R2の抵抗値はほぼ等しい(抵抗値:R1〜R2)。そのため、初期状態において、第2ヒューズ回路12の抵抗値は、第1ヒューズ回路11の抵抗値よりも大きい。
次に、図9および図10を用いて、本例に係る初期状態におけるeヒューズ10のプログラム動作について説明する。
まず、第1プログラム(1stプログラム)動作について、図9を用いて説明する。
図示するように、まず、制御信号発生回路13は、第1書き込み用トランジスタN1のゲートに第1制御信号1st/PEを送信して、第1書き込み用トランジスタN1をオンとする。
続いて、第2プログラム(2ndプログラム)動作について、図10を用いて説明する。
図示するように、まず、制御信号発生回路13は、第2書き込み用トランジスタN2のゲートに第2制御信号2nd/PEを送信して、第2書き込み用トランジスタN2をオンとする。
この実施形態に係る半導体集積回路装置によれば、少なくとも上記(1)乃至(2)の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
次に、第3の実施形態に係る半導体記憶装置について、図11乃至図15を用いて説明する。この実施形態は、上記第1の実施形態において説明したeヒューズ10をSRAM(Static Random Access Memory)の冗長メモリに適用し、リダンダンシシステムとして構成した一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
リダンダンシシステム全体構成例について、図11を用いて説明する。図示するように、本例に係るSRAMは、メモリセルアレイ27、ヒューズボックス(Fuse Box)21、ヒューズ(Fuse)データ展開回路22、およびロウデコーダ25により構成されている。
次に、本例に係る半導体集積回路装置のリダンダンシ動作について説明する。この説明では、図13のフロー図に則して以下説明する。
まず、シリコンウェハ上に製造したSRAMのSRAMセル1〜SRAMセルn等に対して、正常に機能するか否かのウェハテストを行う。このウェハテストにおいて、正常に機能しないと判断されたSRAMセルは、不良セルと判断される。本例の場合、このテストにおいてR/Dシフトアドレス<3>のSRAMセル3が不良セルと判断された場合を一例に挙げる。
続いて、上記ウェハテスト1の際に発見された不良セルを、図示しないSRAM中の冗長セルと置換するリダンダンシを行う。例えば、本例の場合、上記テストにおいて発見された不良セルであるR/Dシフトアドレス<3>のSRAMセル3のリダンダンシを行う。
続いて、上記ステップST1と同様のウェハテストをSRAMのSRAMセル1〜SRAMセルn等に対して行う。
続いて、上記テスト後のSRAMをシリコンウェハからダイシングにより切り離す。続いて、ボード上に切り離したSRAMを実装する。
続いて、実装したSRAMのSRAMセル1〜SRAMセルn等に対して、正常に機能するか否かの最終テストを行う。この最終テストにおいて、さらに正常に機能しないと判断されたSRAMセルは、不良セルと判断される。例えば、本例の場合、このテストにおいてR/Dシフトアドレス<1>のSRAMセル1が不良セルと判断されたとする。
続いて、上記最終テスト1の際に発見された不良セルのリダンダンシを行う。例えば、本例の場合、上記テストにおいて発見された不良セルであるR/Dシフトアドレス<1>のSRAMセル1のリダンダンシを行う。
続いて、SRAMのSRAMセル1〜SRAMセルn等に対して、さらに正常に機能するか否かの最終テストを行う。
この実施形態に係る半導体集積回路装置によれば、少なくとも上記(1)および(2)の効果が得られる。さらに、本例によれば、少なくとも下記(3)の効果が得られる。
上記のように、本例に係る構成および動作によれば、ウェハテスト1において発見された不良セルに対して1度リダンダンシを行った後(ST2の後)であっても、最終テスト1において発見された不良セルに対して再びリダンダンシ(ST6)を行う(同一のeヒューズ10(同一のビット)に対し再プログラムを行う)ことができる。
Claims (5)
- 第1ヒューズ素子と電流経路の一端が前記第1ヒューズ素子の一端に接続された第1書き込み用トランジスタとを備えた第1ヒューズ回路と、
第2ヒューズ素子と電流経路の一端が前記第2ヒューズ素子の一端に接続された第2書き込み用トランジスタとを備え、前記第2ヒューズ素子の抵抗値が前記第1ヒューズ素子の抵抗値よりも大きいことにより前記第1ヒューズ回路よりも抵抗値が大きい第2ヒューズ回路と、
前記第1書き込み用トランジスタの制御端子に第1制御信号を送信して前記第1ヒューズ回路の抵抗値が前記第2ヒューズ回路の抵抗値よりも大きくなるようにプログラムし、前記第2書き込み用トランジスタの制御端子に第2制御信号を送信して前記第2ヒューズ回路の抵抗値が前記第1ヒューズ回路の抵抗値よりも大きくなるように再プログラムする制御信号発生回路とを具備すること
を特徴とする半導体集積回路装置。 - 前記第1ヒューズ回路は、電流経路の一端が前記第1ヒューズ素子の一端に接続された第1読み出し用トランジスタを更に備え、
前記第2ヒューズ回路は、電流経路の一端が前記第2ヒューズ素子の一端に接続され制御端子が前記第1読み出し用トランジスタの制御端子に接続された第2読み出し用トランジスタを更に備え、
前記制御信号発生回路は、前記第1,第2読み出し用トランジスタの制御端子に読み出し制御信号を送信すること
を特徴とする請求項1に記載の半導体集積回路装置。 - 第1ヒューズ素子と電流経路の一端が前記第1ヒューズ素子の一端に接続された第1読み出し用トランジスタとを備えた第1ヒューズ回路と、
第2ヒューズ素子と電流経路の一端が前記第2ヒューズ素子の一端に接続された第2読み出し用トランジスタとを備え、前記第2読み出し用トランジスタのオン抵抗が前記第1読み出し用トランジスタのオン抵抗よりも大きいことにより前記第1ヒューズ回路よりも抵抗値が大きい第2ヒューズ回路と、
前記第1ヒューズ回路に第1制御信号を送信して前記第1ヒューズ回路の抵抗値が前記第2ヒューズ回路の抵抗値よりも大きくなるようにプログラムし、前記第2ヒューズ回路に第2制御信号を送信して前記第2ヒューズ回路の抵抗値が前記第1ヒューズ回路の抵抗値よりも大きくなるように再プログラムする制御信号発生回路とを具備すること
を特徴とする半導体集積回路装置。 - 前記第1ヒューズ回路は、電流経路の一端が前記第1ヒューズ素子の一端に接続された第1書き込み用トランジスタを更に備え、
前記第2ヒューズ回路は、電流経路の一端が前記第2ヒューズ素子の一端に接続された第2書き込み用トランジスタを更に備え、
前記制御信号発生回路は、
前記第1書き込み用トランジスタの制御端子に前記第1制御信号を送信して電流経路を導通させ、前記第1ヒューズ素子にプログラム電圧を印加して、前記プログラムを行い、
前記第2書き込み用トランジスタの制御端子に前記第2制御信号を送信して電流経路を導通させ、前記第2ヒューズ素子にプログラム電圧を印加して、前記再プログラムを行うこと
を特徴とする請求項3に記載の半導体集積回路装置。 - 前記第1,第2ヒューズ素子は、溶断型ヒューズ素子であって、ポリシリコン,または金属を含んで形成されること
を特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路装置。
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