JP2004118921A - 磁気ランダムアクセスメモリ - Google Patents
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Abstract
【課題】チューニング情報を正確に読み出し、信頼性の向上を図る。
【解決手段】チューニング情報を記憶する情報記憶部は、複数の磁性素子＆ラッチ回路から構成される。磁性素子＆ラッチ回路１７は、磁気抵抗効果素子Ｍ１，ｂＭ１を有し、これにチューニング情報が記憶される。磁気抵抗効果素子Ｍ１，ｂＭ１には、相補のデータが記憶される。電源投入後、パワーオン検知回路は、ラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を出力する。ラッチ信号ＬＡＴＣＨ１が“Ｈ”になると、チューニング情報は、ラッチ回路に転送される。ラッチ信号ＬＡＴＣＨ２が“Ｈ”になると、このチューニング情報は、ラッチ回路にラッチされ、内部回路に供給される。
【選択図】 図３
【解決手段】チューニング情報を記憶する情報記憶部は、複数の磁性素子＆ラッチ回路から構成される。磁性素子＆ラッチ回路１７は、磁気抵抗効果素子Ｍ１，ｂＭ１を有し、これにチューニング情報が記憶される。磁気抵抗効果素子Ｍ１，ｂＭ１には、相補のデータが記憶される。電源投入後、パワーオン検知回路は、ラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を出力する。ラッチ信号ＬＡＴＣＨ１が“Ｈ”になると、チューニング情報は、ラッチ回路に転送される。ラッチ信号ＬＡＴＣＨ２が“Ｈ”になると、このチューニング情報は、ラッチ回路にラッチされ、内部回路に供給される。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を記憶素子として用いる磁気ランダムアクセスメモリ （Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ； ＭＲＡＭ） に関する。
【０００２】
【従来の技術】
近年、磁気抵抗効果を利用してデータを不揮発に記憶する磁気ランダムアクセスメモリの研究、開発が頻繁に行われている。磁気ランダムアクセスメモリの特徴の一つは、素子の微細化、高集積化が可能であることにある。
【０００３】
しかし、素子の微細化、高集積化が進んでくると、製造時におけるパターンのずれ、素子形状のばらつきなどに起因する内部回路の動作特性のばらつきが大きくなってくる。
【０００４】
そこで、磁気ランダムアクセスメモリでは、内部回路の動作特性を検査し、そのばらつきを確認した後、このばらつきに基づいて、内部回路の動作特性のばらつきを小さくするための条件、即ち、チューニング情報を、チップ内の情報記憶部にプログラムすることが行われている。
【０００５】
なお、チューニング情報は、パワーオン時に、情報記憶部から読み出され、このチューニング情報に基づき、内部回路の動作条件、例えば、内部電源電位（ＤＣ電位）の値、書き込み電流の値、センスアンプにおけるリファレンス電位の値、センスタイミングなどが決定される。
【０００６】
【発明が解決しようとする課題】
従来の磁気ランダムアクセスメモリでは、内部回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などは、フューズ素子にプログラムされる。
【０００７】
フューズ素子に対する情報のプログラミング方法としては、レーザによりフューズ素子を切断する方法と、過大電流又は過大電圧によりフューズを電気的に切断する方法（Ｅ−ＦＵＳＥ）とがある。
【０００８】
レーザを用いてフューズ素子を切断する方法の場合、パッケージング後にフューズの切断を行うことができないため、当然に、パッケージング前のウェハ状態において、チューニング情報をフューズ素子にプログラムしなければならない。このため、この方法では、ウェハ状態で、動作特性のテストを行うことができる内部回路の調整のみしか行うことができない。
【０００９】
過大電流を用いてフューズ素子を切断する方法の場合、パッケージの外部端子からフューズ素子に過大電流を与えて、フューズ素子を溶断する。また、過大電圧を用いる方法の場合、パッケージの外部端子からフューズ素子に過大電圧を与えて、絶縁破壊を起こし、フューズ素子に情報を記憶させる。
【００１０】
しかし、過大電流又は過大電圧によりフューズ素子を電気的に切断する方法も含めて、フューズ素子に情報をプログラムする場合、一度、フューズ素子に情報をプログラムしてしまうと、再度、プログラムし直すことができない、という問題がある。
【００１１】
ところで、磁気ランダムアクセスメモリでは、メモリセルは、不揮発にデータを記憶すると共に、メモリセルのデータは、電気的に、何度も、書き換えることができる。従って、メモリセルアレイ内のメモリセルの一部に、チューニング情報をプログラムすることも可能である。
【００１２】
しかし、この場合、チューニング情報の書き込み／読み出しのために、通常データの書き込み／読み出しに使用する書き込み／読み出し回路を使用しなければならない。このため、書き込み／読み出し回路自体は、チューニング情報によらず、常に、正確に動作するように、設計、製造されなければならない。
【００１３】
言い換えれば、書き込み／読み出し回路の特性は、チューニング情報に基づいて調整することができないため、常に、正確に読み出さなければならないチューニング情報を、正確に、読み出すことができない可能性も生じる。
【００１４】
本発明は、このような問題を解決するためになされたもので、その目的は、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができると共に、パワーオン時に、このチューニング情報を正確に読み出すことができる磁気ランダムアクセスメモリを提案することにある。
【００１５】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、磁性層を有する第１素子をメモリセルとしたメモリセルアレイと、メモリセルに対するデータ書き込み／読み出し動作を含むメモリ動作を制御する内部回路と、メモリセルアレイとは別個に設けられ、内部回路のテスト結果に基づく内部回路の動作特性を決定する情報を不揮発に記憶する情報記憶部とを備え、情報記憶部は、磁性層を有する第２素子を、内部回路の動作特性を決定する情報を記憶するための記憶素子として使用する。
【００１６】
第１及び第２素子は、構造が実質的に同じで、サイズが異なっていてもよい。第２素子のサイズは、第１素子のサイズよりも大きくてもよい。第１及び第２素子は、ＴＭＲ素子及びＧＭＲ素子のうちの１つから構成することもできる。
【００１７】
第１素子は、磁性層の磁化の向きに応じた抵抗値の変化を利用してデータを記憶するように構成してもよい。第２素子は、磁性層の磁化の向きに応じた抵抗値の変化を利用して内部回路の動作特性を決定する情報を記憶してもよいし、トンネルバリアの破壊の有無を利用して内部回路の動作特性を決定する情報を記憶してもよい。
【００１８】
情報記憶部は、磁性層を有する第３素子を有していてもよいし、少なくとも第２及び第３素子を用いて１ビットデータを記憶してもよい。
【００１９】
情報記憶部は、メモリチップの動作特性に関するトリミング情報、メモリセルアレイ内の不良ビットの救済に関するリダンダンシイ情報、又は、メモリチップのＩＤ情報を記憶できる。
【００２０】
情報記憶部が半導体素子から構成から構成されるラッチ回路を有する場合、内部回路の動作特性を決定する情報は、電源投入直後にラッチ回路にラッチし、内部回路に供給してもよい。
【００２１】
情報記憶部が半導体素子から構成されるロジック回路を有する場合、内部回路の動作特性を決定する情報は、電源投入直後にロジック回路を経由して内部回路に供給してもよい。
【００２２】
第２素子に対するプログラミングは、例えば、メモリチップの外部に設けられるドライバを用いて実行できる。ドライバは、プログラミングのための磁界を発生させる書き込み電流を生成する。
【００２３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００２４】
１． 第１実施の形態
図１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００２５】
メモリチップ１０内には、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、アドレスデコード部１２、データバッファ部１３、パワーオン検知回路１４、電位生成回路１５及び情報記憶部１６が配置される。
【００２６】
アドレスデコード部１２は、アドレス信号ＡＤＤ１〜ＡＤＤｘを受け、このアドレス信号ＡＤＤ１〜ＡＤＤｘに基づいて、メモリセルアレイ１１内のメモリセルをランダムアクセスする機能を有する。アドレスデコード部１２は、例えば、書き込み／読み出し動作時に、書き込み／読み出しワード線を駆動するためのドライバ／シンカーを含む。
【００２７】
データバッファ部１３は、例えば、書き込み動作時に、書き込みデータＤＡＴＡを受け、書き込みデータＤＡＴＡに基づいて、書き込みビット線に流す書き込み電流の向きを決定する機能を有する。データバッファ部１３は、書き込み動作時に、書き込みビット線を駆動するためのドライバ／シンカーを含む。
【００２８】
また、データバッファ部１３は、例えば、読み出し動作時に、メモリセルアレイ１１からの読み出しデータＤＡＴＡをセンス、かつ、増幅し、読み出しデータＤＡＴＡをメモリチップ１０の外部に出力する機能を有する。データバッファ部１３は、読み出し動作時に、読み出しデータＤＡＴＡをセンス、かつ、増幅するためのセンスアンプを含む。
【００２９】
パワーオン検知回路１４は、メモリチップ１０を含むシステムに電源が投入され、メモリチップ１０に外部電源電位Ｖｃｃが供給されたことを検知する機能を有する。即ち、パワーオン検知回路１４は、外部電源電位Ｖｃｃを検知すると、電位生成回路１５に検知信号を出力すると共に、情報記憶部１６にラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を出力する。
【００３０】
電位生成回路１５は、検知信号を受けると、内部電源電位（ＤＣ電位）Ｖｄｄを生成する。内部電源電位Ｖｄｄは、例えば、アドレスデコード部１２及びデータバッファ部１３に供給される。
【００３１】
情報記憶部１６は、内部回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などを記憶する記憶素子を有している。記憶素子は、磁気抵抗効果素子、即ち、磁性層の磁化の向きに応じて抵抗値が変化する素子（ＴＭＲ素子，ＧＭＲ素子など）から構成される。
【００３２】
記憶素子は、メモリセルアレイ１１内のメモリセルに対して、構造及びサイズが実質的に同一であってもよい。また、チューニング情報は、正確かつ確実に読み出すことが最優先される。よって、記憶素子は、加工時の形状のばらつきに起因する動作特性のばらつきを抑えるために、メモリセルアレイ１１内のメモリセルに対して、構造のみを同じとし、サイズを大きく設定するようにしてもよい。
【００３３】
情報記憶部１６は、電源が投入され、パワーオン検知回路１４から出力されるラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を受けると、記憶素子に記憶されたトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３をラッチし、かつ、このトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３をメモリチップ１０内の内部回路に供給する。
【００３４】
本例では、トリミング信号ＴＲＭ１は、電位生成回路１５に供給され、トリミング信号ＴＲＭ２は、アドレスデコード部１２に供給され、トリミング信号ＴＲＭ３は、データバッファ部１３に供給される。
【００３５】
トリミング信号ＴＲＭ１は、例えば、内部回路の動作特性に応じて、内部電源電位Ｖｄｄの値を調整する信号であり、電位生成回路１５は、このトリミング信号ＴＲＭ１に基づいて、内部電源電位Ｖｄｄの値を決定する。
【００３６】
トリミング信号ＴＲＭ２は、例えば、内部回路の動作特性に応じて、書き込みワード線電流の値及び供給／遮断タイミングを調整する信号であり、アドレスデコード部１２は、このトリミング信号ＴＲＭ２に基づいて、書き込みワード線電流の値及び供給／遮断タイミングを決定する。
【００３７】
トリミング信号ＴＲＭ３は、例えば、内部回路の動作特性に応じて、書き込みビット線電流の値及び供給／遮断タイミングを調整する信号であり、データバッファ部１３は、このトリミング信号ＴＲＭ３に基づいて、書き込みビット線電流の値及び供給／遮断タイミングを決定する。
【００３８】
図２は、情報記憶部１６の構造例を示している。図３は、図２の磁性素子＆ラッチ回路ｎの回路例を示している。
【００３９】
情報記憶部１６は、複数の磁性素子＆ラッチ回路１，２，３、・・・ｎから構成される。磁性素子＆ラッチ回路１，２，３、・・・ｎは、全て、実質的に同じ回路構造を有している。
【００４０】
なお、トリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３は、１つの磁性素子＆ラッチ回路により生成される場合もあるし、２つ以上の磁性素子＆ラッチ回路により生成される場合もある。
【００４１】
Ｍ１，ｂＭ１は、磁性層の磁化の向きにより抵抗値が変化する磁気抵抗効果素子（ＴＭＲ素子，ＧＭＲ素子など）である。本例では、１つの磁性素子＆ラッチ回路には、１ビットデータが記憶される。つまり、１ビットデータは、２つの磁気抵抗効果素子Ｍ１，ｂＭ１により記憶される。
【００４２】
このように、２つの記憶素子を用いて１ビットデータを記憶するようにしたのは、１つの記憶素子で１ビットデータを記憶するメモリセルアレイ内のメモリセルの信号量よりも大きな信号量を得られるようにして、チューニング情報を、正確かつ確実に読み出すためである。
【００４３】
なお、磁気抵抗効果素子（記憶素子）Ｍ１，ｂＭ１のサイズに関しては、上述のように、メモリセルアレイ内のメモリセルより大きく設定してもよい。
【００４４】
磁気抵抗効果素子Ｍ１，ｂＭ１は、基本的には、図４に示すように、１つの絶縁層（トンネルバリア）と、これを挟み込む２つの磁性層と、一方の磁性層に接触する反磁性層とから構成される。
【００４５】
また、図５に示すように、磁気抵抗効果素子の２つの磁性層の磁化の向きが同じになったとき（平行）、抵抗値は、最も低くなり（例えば、Ｒ−ΔＲ）、磁気抵抗効果素子の２つの磁性層の磁化の向きが逆になったとき（反平行）、抵抗値は、最も高くなる（例えば、Ｒ＋ΔＲ）。
【００４６】
本例の場合、磁気抵抗効果素子Ｍ１，ｂＭ１の磁化状態を、互いに異なるように設定することで、１ビットデータを記憶する。
【００４７】
例えば、磁性素子＆ラッチ回路ｎ内に“１”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にする。磁性素子＆ラッチ回路ｎ内に“０”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にする。
【００４８】
このように、２つの磁気抵抗効果素子Ｍ１，ｂＭ１により１ビットデータを記憶すれば、“１”データを読み出すときの信号量と“０”データを読み出すときの信号量との差を、１つの磁気抵抗効果素子Ｍ１，ｂＭ１により１ビットデータを記憶する場合に比べて、大きくすることができる。
【００４９】
なお、磁気抵抗効果素子Ｍ１，ｂＭ１は、それぞれ、例えば、図４に示す記憶素子をｍ（ｍは、１以上の数）個直列接続した直列抵抗体から構成することもできる。この場合、“１”データを記憶するときのノードｎ１の電位と“０”データを記憶するときのノードｎ１の電位との差は、（ｍ・ΔＲ）・Ｖｄｄ／Ｒとなる。つまり、ｍを増やすほど、信号量の差を大きくできる。
【００５０】
ラッチ回路は、フリップフロップ接続されたインバータＩ１及びクロックドインバータＣＩ１から構成される。
【００５１】
磁気抵抗効果素子Ｍ１，ｂＭ１とラッチ回路の入力ノードとの間には、ＮチャネルＭＯＳトランジスタＮＴ１が接続される。ラッチ回路の出力ノードには、インバータＩ２が接続される。インバータＩ２の出力信号ＯＵＴは、トリミング信号ＴＲＭｉとなる。
【００５２】
図６は、図３の磁性素子＆ラッチ回路ｎの動作波形を示している。
電源が投入されると、パワーオン検知回路１４（図１参照）は、まず、ラッチ信号（パルス信号）ＬＡＴＣＨ１を出力する。
【００５３】
ラッチ信号ＬＡＴＣＨ１が“Ｈ”の期間、ノードｎ１は、ラッチ回路に電気的に接続される。よって、磁気抵抗効果素子Ｍ１，ｂＭ１にプログラムされたデータは、ラッチ回路に転送される。
【００５４】
この後、パワーオン検知回路１４（図１参照）は、ラッチ信号ＬＡＴＣＨ２を“Ｈ”にする。ラッチ信号ＬＡＴＣＨ２が“Ｈ”になると、磁気抵抗効果素子Ｍ１，ｂＭ１から読み出されたデータがラッチ回路にラッチされる。
【００５５】
図７は、本発明に関わるパワーオンシーケンスを示している。
電源が投入された後、ラッチ信号が生成される（ステップＳＴ１〜ＳＴ２）。
【００５６】
ラッチ回路は、ラッチ信号を受けると、トリミング情報をラッチし、かつ、このトリミング情報を内部回路に供給する（ステップＳＴ３）。
【００５７】
この後、電位生成回路は、トリミング情報を受けて、内部電源電位（ＤＣ電位）Ｖｄｄを生成する（ステップＳＴ４）。
【００５８】
そして。内部電源電位Ｖｄｄが内部回路に供給され、メモリ動作が開始される（ステップＳＴ５）。
【００５９】
以上、説明したように、本発明の第１実施の形態によれば、チューニング情報のプログラムのために、磁性層の磁化の向きで抵抗値が変化する磁気抵抗効果素子を使用している。このため、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができる。
【００６０】
また、チューニング情報を記憶する磁気抵抗効果素子は、形状のばらつきに影響されないサイズ、即ち、データを正確かつ確実に読み出すために必要なサイズ、例えば、メモリセルよりも大きなサイズに設定される。また、１ビットデータを２つの磁気抵抗効果素子で記憶し、“１”／“０”データの信号量の差を大きくしている。よって、パワーオン時に、チューニング情報を正確に読み出すことができる。
【００６１】
なお、図１及び図２の情報記憶部１６、特に、図３の記憶素子Ｍ１，ｂＭ１は、メモリチップ内の任意の領域に配置できる。また、記憶素子Ｍ１，ｂＭ１の周辺には、記憶素子Ｍ１，ｂＭ１の形状のばらつきを抑えるために、記憶素子Ｍ１，ｂＭ１と同一のダミーの記憶素子を配置するようにしてもよい。
【００６２】
２． 第２実施の形態
図８は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００６３】
本例の磁気ランダムアクセスメモリは、図１の磁気ランダムアクセスメモリと比べると、パワーオン検知回路１４が出力する検知信号ＰＯＷＥＲＯＮ及び情報記憶部１６の回路構造に特徴を有する。
【００６４】
メモリチップ１０内には、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、アドレスデコード部１２、データバッファ部１３、パワーオン検知回路１４、電位生成回路１５及び情報記憶部１６が配置される。
【００６５】
アドレスデコード部１２は、アドレス信号ＡＤＤ１〜ＡＤＤｘを受け、このアドレス信号ＡＤＤ１〜ＡＤＤｘに基づいて、メモリセルアレイ１１内のメモリセルをランダムアクセスする機能を有する。アドレスデコード部１２は、例えば、書き込み／読み出し動作時に、書き込み／読み出しワード線を駆動するためのドライバ／シンカーを含む。
【００６６】
データバッファ部１３は、例えば、書き込み動作時に、書き込みデータＤＡＴＡを受け、書き込みデータＤＡＴＡに基づいて、書き込みビット線に流す書き込み電流の向きを決定する機能を有する。データバッファ部１３は、書き込み動作時に、書き込みビット線を駆動するためのドライバ／シンカーを含む。
【００６７】
また、データバッファ部１３は、例えば、読み出し動作時に、メモリセルアレイ１１からの読み出しデータＤＡＴＡをセンス、かつ、増幅し、読み出しデータＤＡＴＡをメモリチップ１０の外部に出力する機能を有する。データバッファ部１３は、読み出し動作時に、読み出しデータＤＡＴＡをセンス、かつ、増幅するためのセンスアンプを含む。
【００６８】
パワーオン検知回路１４は、メモリチップ１０を含むシステムに電源が投入され、メモリチップ１０に外部電源電位Ｖｃｃが供給されたことを検知する機能を有する。即ち、パワーオン検知回路１４は、外部電源電位Ｖｃｃを検知すると、電位生成回路１５に検知信号を出力すると共に、情報記憶部１６に検知信号ＰＯＷＥＲＯＮを出力する。
【００６９】
電位生成回路１５は、検知信号を受けると、内部電源電位（ＤＣ電位）Ｖｄｄを生成する。内部電源電位Ｖｄｄは、例えば、アドレスデコード部１２及びデータバッファ部１３に供給される。
【００７０】
情報記憶部１６は、メモリ回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などを記憶する記憶素子を有している。記憶素子は、第１実施の形態と同様に、磁気抵抗効果素子、即ち、磁性層の磁化の向きに応じて抵抗値が変化する素子（ＴＭＲ素子，ＧＭＲ素子など）から構成される。
【００７１】
記憶素子は、メモリセルアレイ１１内のメモリセルに対して、構造及びサイズが実質的に同一であってもよいし、また、加工時の形状のばらつきに起因する動作特性のばらつきを抑えるために、構造のみを同じとし、サイズを大きく設定するようにしてもよい。
【００７２】
情報記憶部１６は、電源が投入され、パワーオン検知回路１４から出力される検知信号ＰＯＷＥＲＯＮを受けると、記憶素子に記憶されたトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３をメモリチップ１０内の内部回路に供給する。
【００７３】
本例では、トリミング信号ＴＲＭ１は、電位生成回路１５に供給される。トリミング信号ＴＲＭ１は、例えば、内部回路の動作特性に応じて、内部電源電位Ｖｄｄの値を調整する信号であり、電位生成回路１５は、このトリミング信号ＴＲＭ１に基づいて、内部電源電位Ｖｄｄの値を決定する。
【００７４】
トリミング信号ＴＲＭ２は、アドレスデコード部１２に供給される。トリミング信号ＴＲＭ２は、例えば、内部回路の動作特性に応じて、書き込みワード線電流の値及び供給／遮断タイミングを調整する信号であり、アドレスデコード部１２は、このトリミング信号ＴＲＭ２に基づいて、書き込みワード線電流の値及び供給／遮断タイミングを決定する。
【００７５】
トリミング信号ＴＲＭ３は、データバッファ部１３に供給される。トリミング信号ＴＲＭ３は、例えば、内部回路の動作特性に応じて、書き込みビット線電流の値及び供給／遮断タイミングを調整する信号であり、データバッファ部１３は、このトリミング信号ＴＲＭ３に基づいて、書き込みビット線電流の値及び供給／遮断タイミングを決定する。
【００７６】
なお、情報記憶部１６の構造例としては、第１実施の形態と同様に、図２に示すようになる。
【００７７】
図９は、図２の磁性素子＆ラッチ回路ｎの回路例を示している。図１０は、電源電位Ｖｃｃと検知信号ＰＯＷＥＲＯＮの波形を示している。
【００７８】
Ｍ１，ｂＭ１は、磁性層の磁化の向きにより抵抗値が変化する磁気抵抗効果素子（ＴＭＲ素子，ＧＭＲ素子など）である。本例では、１つの磁性素子＆ラッチ回路には、１ビットデータが記憶される。つまり、１ビットデータは、４つの磁気抵抗効果素子Ｍ１，ｂＭ１により記憶される。
【００７９】
このように、４つの記憶素子を用いて１ビットデータを記憶するようにしたのは、１つの記憶素子で１ビットデータを記憶するメモリセルアレイ内のメモリセルの信号量よりも大きな信号量を得られるようにして、チューニング情報を、正確かつ確実に読み出すためである。
【００８０】
なお、磁気抵抗効果素子（記憶素子）Ｍ１，ｂＭ１のサイズに関しては、メモリセルアレイ内のメモリセルより大きくすることもできる。
【００８１】
磁気抵抗効果素子Ｍ１，ｂＭ１は、例えば、図４に示すような構造を有する。そして、図５に示すように、磁気抵抗効果素子の２つの磁性層の磁化の向きが同じになったとき（平行）、抵抗値は、Ｒ−ΔＲとなり、磁気抵抗効果素子の２つの磁性層の磁化の向きが逆になったとき（反平行）、抵抗値は、Ｒ＋ΔＲとなる。
【００８２】
本例の場合、磁気抵抗効果素子Ｍ１，ｂＭ１の磁化状態を、互いに異なるように設定することで、１ビットデータを記憶する。
【００８３】
例えば、磁性素子＆ラッチ回路ｎ内に“１”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にする。磁性素子＆ラッチ回路ｎ内に“０”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にする。
【００８４】
なお、磁気抵抗効果素子Ｍ１，ｂＭ１は、例えば、図４に示す記憶素子をｍ（ｍは、１以上の数）個直列接続した直列抵抗体から構成してもよい。
【００８５】
差動増幅器ＤＡ１は、プラス側入力ノードの電位がマイナス側入力ノードの電位よりも大きいとき、“Ｈ”を出力し、マイナス側入力ノードの電位がプラス側入力ノードの電位よりも大きいとき、“Ｌ”を出力する。差動増幅器ＤＡ１の出力ノードは、ＮＡＮＤゲート回路ＮＤ１の２つの入力ノードのうちの１つに接続される。ＮＡＮＤゲート回路ＮＤ１の２つの入力ノードのうちの他の１つには、検知信号ＰＯＷＥＲＯＮが入力される。
【００８６】
検知信号ＰＯＷＥＲＯＮは、パワーオン検知回路が電源投入を検知したときに“Ｈ”となる信号である。ＮＡＮＤゲート回路ＮＤ１は、検知信号ＰＯＷＥＲＯＮが“Ｈ”のときのみ、差動増幅器ＤＡ１の出力信号を、出力信号ＯＵＴ（トリミング信号ＴＲＭｉ）として出力する。
【００８７】
以上、説明したように、本発明の第２実施の形態によれば、チューニング情報のプログラムのために、磁性層の磁化の向きで抵抗値が変化する磁気抵抗効果素子を使用している。このため、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができる。
【００８８】
また、チューニング情報を記憶する磁気抵抗効果素子は、形状のばらつきに影響されないサイズ、即ち、データを正確かつ確実に読み出すために必要なサイズ、例えば、メモリセルよりも大きなサイズに設定される。また、１ビットデータを４つの磁気抵抗効果素子で記憶し、“１”／“０”データの信号量の差を大きくしている。よって、パワーオン時に、チューニング情報を正確に読み出すことができる。
【００８９】
なお、図８の情報記憶部１６、特に、図９の記憶素子Ｍ１，ｂＭ１は、メモリチップ内の任意の領域に配置できる。また、記憶素子Ｍ１，ｂＭ１の周辺には、記憶素子Ｍ１，ｂＭ１の形状のばらつきを抑えるために、記憶素子Ｍ１，ｂＭ１と同一のダミーの記憶素子を配置するようにしてもよい。
【００９０】
３． 第３実施の形態
図１１及び図１２は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００９１】
本例の磁気ランダムアクセスメモリは、第１及び第２実施の形態に関わる磁気ランダムアクセスメモリにおいて、情報記憶部１６内の記憶素子に対するプログラミング手法を提案するものである。
【００９２】
第１及び第２実施の形態では、情報記憶部１６内の記憶素子は、例えば、磁気ランダムアクセスメモリのメモリセルと同様に、記憶素子の磁化の状態が平行か又は反並行かによって、データを記憶する。この場合、情報記憶部１６内の記憶素子に対するプログラミングは、メモリセルに対するプログラミングと同様に行われる。
【００９３】
従って、情報記憶部１６内の記憶素子の近傍に、互いに交差する２本の書き込み線を配置し、かつ、書き込み動作時には、この２本の書き込み線に書き込み電流を流さなければならない。
【００９４】
そこで、本例では、メモリチップ１０にトリミング情報のプログラミング端子を設け、メモリチップ１０の外部に設けられたドライバ１８から、このプログラミング端子を経由して、情報記憶部１６内の書き込み線に書き込み電流を供給する。
【００９５】
なお、ドライバ１８をメモリチップ１０の外部に設けた理由は、通常動作時には、このプログラミング端子を使用せず、メモリチップ１０の外部にドライバ１８を設けた方がメモリチップ１０の面積増大の防止に有利だからである。但し、ドライバ１８をメモリチップ１０の内部に設けることが可能ならば、メモリチップ１０内にドライバ１８を設けても構わない。
【００９６】
４． 第４実施の形態
図１３は、本発明の第４実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００９７】
本例の磁気ランダムアクセスメモリは、上述の第１及び第２実施の形態に関わる磁気ランダムアクセスメモリと比べると、情報記憶部１６の回路構造に特徴を有する。
【００９８】
第１及び第２実施の形態に関わる磁気ランダムアクセスメモリにおいては、情報記憶部１６内の記憶素子に対するプログラミングは、メモリセルに対するプログラミングと同じ手法で行っている。
【００９９】
これに対し、本例では、情報記憶部１６内の記憶素子に対するプログラミングは、例えば、図４に示すような構造を有する記憶素子のトンネルバリアを破壊するか否かにより実行する。
【０１００】
この手法を用いる場合、チューニング情報の書き込みを繰り返し行うことができなくなるが、パワーオン時に、チューニング情報を正確に読み出すという目的を達成することはできる。また、情報記憶部１６内の記憶素子に対するプログラミングのための回路が簡略化される利点がある。
【０１０１】
メモリチップ１０内には、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、アドレスデコード部１２、データバッファ部１３、パワーオン検知回路１４、電位生成回路１５及び情報記憶部１６が配置される。
【０１０２】
アドレスデコード部１２は、アドレス信号ＡＤＤ１〜ＡＤＤｘを受け、このアドレス信号ＡＤＤ１〜ＡＤＤｘに基づいて、メモリセルアレイ１１内のメモリセルをランダムアクセスする機能を有する。アドレスデコード部１２は、例えば、書き込み／読み出し動作時に、書き込み／読み出しワード線を駆動するためのドライバ／シンカーを含む。
【０１０３】
データバッファ部１３は、例えば、書き込み動作時に、書き込みデータＤＡＴＡを受け、書き込みデータＤＡＴＡに基づいて、書き込みビット線に流す書き込み電流の向きを決定する機能を有する。データバッファ部１３は、書き込み動作時に、書き込みビット線を駆動するためのドライバ／シンカーを含む。
【０１０４】
また、データバッファ部１３は、例えば、読み出し動作時に、メモリセルアレイ１１からの読み出しデータＤＡＴＡをセンス、かつ、増幅し、読み出しデータＤＡＴＡをメモリチップ１０の外部に出力する機能を有する。データバッファ部１３は、読み出し動作時に、読み出しデータＤＡＴＡをセンス、かつ、増幅するためのセンスアンプを含む。
【０１０５】
パワーオン検知回路１４は、メモリチップ１０を含むシステムに電源が投入され、メモリチップ１０に外部電源電位Ｖｃｃが供給されたことを検知する機能を有する。即ち、パワーオン検知回路１４は、外部電源電位Ｖｃｃを検知すると、電位生成回路１５に検知信号を出力すると共に、情報記憶部１６にラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を出力する。
【０１０６】
電位生成回路１５は、検知信号を受けると、内部電源電位（ＤＣ電位）Ｖｄｄを生成する。内部電源電位Ｖｄｄは、例えば、アドレスデコード部１２及びデータバッファ部１３に供給される。
【０１０７】
情報記憶部１６は、内部回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などを記憶する記憶素子を有している。記憶素子は、第１実施の形態と同様に、磁気抵抗効果素子、即ち、磁性層の磁化の向きに応じて抵抗値が変化する素子（ＴＭＲ素子，ＧＭＲ素子など）から構成される。
【０１０８】
記憶素子は、メモリセルアレイ１１内のメモリセルに対して、構造及びサイズが実質的に同一であってもよいし、また、加工時の形状のばらつきに起因する動作特性のばらつきを抑えるために、構造のみを同じとし、サイズを大きく設定するようにしてもよい。
【０１０９】
情報記憶部１６内の記憶素子に対するプログラミングは、プログラム信号ＰＲＧ及びプログラムデータＤｊを、プログラミング端子を経由して、情報記憶部１６に与えることにより実行される。
【０１１０】
一方、通常動作時、情報記憶部１６は、パワーオン検知回路１４から出力されるラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を受けると、記憶素子に記憶されたトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３を、メモリチップ１０内の内部回路に供給する。
【０１１１】
本例では、トリミング信号ＴＲＭ１は、電位生成回路１５に供給され、トリミング信号ＴＲＭ２は、アドレスデコード部１２に供給され、トリミング信号ＴＲＭ３は、データバッファ部１３に供給される。
【０１１２】
図１４は、情報記憶部１６の構造例を示している。図１５は、図１４の磁性素子＆ラッチ回路ｎの回路例を示している。
【０１１３】
情報記憶部１６は、複数の磁性素子＆ラッチ回路１，２，３、・・・ｎから構成される。磁性素子＆ラッチ回路１，２，３、・・・ｎは、全て、実質的に同じ回路構造を有している。
【０１１４】
なお、トリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３は、１つの磁性素子＆ラッチ回路により生成される場合もあるし、２つ以上の磁性素子＆ラッチ回路により生成される場合もある。
【０１１５】
磁気抵抗効果素子Ｍ１は、トンネルバリアを破壊するか否かによりデータを記憶するアンチフューズとしての機能を有する。
【０１１６】
プログラム信号ＰＲＧ及びプログラムデータＤｊは、ＮＡＮＤゲート回路ＮＤ２に入力される。ＮＡＮＤゲート回路ＮＤ２の出力ノードは、ＰチャネルＭＯＳトランジスタＰ２のゲートに接続される。ＰチャネルＭＯＳトランジスタＰ２のソースは、内部電源端子Ｖｄｄに接続され、ドレインは、磁気抵抗効果素子Ｍ１の一端に接続される。
【０１１７】
内部電源端子Ｖｄｄと磁気抵抗効果素子Ｍ１の一端との間には、ゲートに接地電位Ｖｓｓが与えられたＰチャネルＭＯＳトランジスタＰ１と、ゲートにクランプ電位Ｖｃｌａｍｐが与えられたＮチャネルＭＯＳトランジスタＮ１とが、直列に接続される。磁気抵抗効果素子Ｍ１の他端と接地端子Ｖｓｓとの間には、ゲートに内部電源電位Ｖｄｄが与えられたＮチャネルＭＯＳトランジスタＮ２が接続される。
【０１１８】
ラッチ回路は、フリップフロップ接続されたインバータＩ１及びクロックドインバータＣＩ１から構成される。
【０１１９】
ＭＯＳトランジスタＰ１，Ｎ１の接続ノードｎ２とラッチ回路の入力ノードとの間には、ＮチャネルＭＯＳトランジスタＮＴ１が接続される。ラッチ回路の出力ノードには、インバータＩ２が接続される。インバータＩ２の出力信号ＯＵＴは、トリミング信号ＴＲＭｉとなる。
【０１２０】
このような磁性素子＆ラッチ回路ｎにおいて、磁気抵抗効果素子Ｍ１に対するプログラミングは、以下のようにして行われる。
【０１２１】
まず、プログラム信号ＰＲＧを“Ｈ”にする。プログラム信号ＰＲＧが“Ｈ”になると、プログラムデータＤｊの値に応じて、ＰチャネルＭＯＳトランジスタＰ２がオン／オフ状態となる。
【０１２２】
例えば、プログラムデータＤｊが“１”（＝“Ｈ”）のときは、ＮＡＮＤゲート回路ＮＤ２の出力が“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２がオン状態となる。このため、磁気抵抗効果素子Ｍ１の両端に高電圧が印加され、磁気抵抗効果素子Ｍ１のトンネルバリアが破壊される。
【０１２３】
また、プログラムデータＤｊが“０”（＝“Ｌ”）のときは、ＮＡＮＤゲート回路ＮＤ２の出力が“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ２がオフ状態となる。このため、磁気抵抗効果素子Ｍ１の両端に高電圧が印加されることはなく、磁気抵抗効果素子Ｍ１のトンネルバリアは、破壊されない。
【０１２４】
以上、説明したように、本発明の第４実施の形態によれば、チューニング情報のプログラムのために、トンネルバリアの破壊の有無によりデータを記憶する磁気抵抗効果素子を使用している。また、チューニング情報を記憶する磁気抵抗効果素子は、例えば、メモリセルよりも大きなサイズに設定される。よって、パワーオン時に、チューニング情報を正確に読み出すことができる。
【０１２５】
【発明の効果】
以上、説明したように、本発明によれば、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができ、また、パワーオン時に、このチューニング情報を正確に読み出すことができる磁気ランダムアクセスメモリを提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図２】図１の情報記憶部の構成例を示す図。
【図３】図２の磁性素子＆ラッチ回路の回路例を示す図。
【図４】磁気抵抗効果素子の一例を示す図。
【図５】プログラムデータに応じた磁気抵抗効果素子の状態を示す図。
【図６】図３の磁性素子＆ラッチ回路の動作波形を示す波形図。
【図７】パワーオンシーケンスの一例を示す図。
【図８】本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図９】図２の磁性素子＆ラッチ回路の回路例を示す図。
【図１０】図９の磁性素子＆ラッチ回路の動作波形を示す波形図。
【図１１】本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図１２】本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図１３】本発明の第４実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図１４】図１３の情報記憶部の構成例を示す図。
【図１５】図１４の磁性素子＆ラッチ回路の回路例を示す図。
【符号の説明】
１０ ：メモリチップ、
１１ ：メモリセルアレイ、
１２ ：アドレスデコード部、
１３ ：データバッファ部、
１４ ：パワーオン検知回路、
１５ ：電位生成回路、
１６ ：情報記憶部、
１７ ：磁性素子＆ラッチ回路、
１８ ：ドライバ、
Ｍ１，ｂＭ１，Ｍ２，ｂＭ２ ：磁気抵抗効果素子、
ＮＴ１，Ｎ１，Ｎ２ ：ＮチャネルＭＯＳトランジスタ、
Ｐ１，Ｐ２ ：ＰチャネルＭＯＳトランジスタ、
Ｉ１，Ｉ２ ：インバータ、
ＣＩ１ ：クロックドインバータ、
ＤＡ１ ：差動アンプ、
ＮＤ１，ＮＤ２ ：ＮＡＮＤゲート回路。
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を記憶素子として用いる磁気ランダムアクセスメモリ （Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ； ＭＲＡＭ） に関する。
【０００２】
【従来の技術】
近年、磁気抵抗効果を利用してデータを不揮発に記憶する磁気ランダムアクセスメモリの研究、開発が頻繁に行われている。磁気ランダムアクセスメモリの特徴の一つは、素子の微細化、高集積化が可能であることにある。
【０００３】
しかし、素子の微細化、高集積化が進んでくると、製造時におけるパターンのずれ、素子形状のばらつきなどに起因する内部回路の動作特性のばらつきが大きくなってくる。
【０００４】
そこで、磁気ランダムアクセスメモリでは、内部回路の動作特性を検査し、そのばらつきを確認した後、このばらつきに基づいて、内部回路の動作特性のばらつきを小さくするための条件、即ち、チューニング情報を、チップ内の情報記憶部にプログラムすることが行われている。
【０００５】
なお、チューニング情報は、パワーオン時に、情報記憶部から読み出され、このチューニング情報に基づき、内部回路の動作条件、例えば、内部電源電位（ＤＣ電位）の値、書き込み電流の値、センスアンプにおけるリファレンス電位の値、センスタイミングなどが決定される。
【０００６】
【発明が解決しようとする課題】
従来の磁気ランダムアクセスメモリでは、内部回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などは、フューズ素子にプログラムされる。
【０００７】
フューズ素子に対する情報のプログラミング方法としては、レーザによりフューズ素子を切断する方法と、過大電流又は過大電圧によりフューズを電気的に切断する方法（Ｅ−ＦＵＳＥ）とがある。
【０００８】
レーザを用いてフューズ素子を切断する方法の場合、パッケージング後にフューズの切断を行うことができないため、当然に、パッケージング前のウェハ状態において、チューニング情報をフューズ素子にプログラムしなければならない。このため、この方法では、ウェハ状態で、動作特性のテストを行うことができる内部回路の調整のみしか行うことができない。
【０００９】
過大電流を用いてフューズ素子を切断する方法の場合、パッケージの外部端子からフューズ素子に過大電流を与えて、フューズ素子を溶断する。また、過大電圧を用いる方法の場合、パッケージの外部端子からフューズ素子に過大電圧を与えて、絶縁破壊を起こし、フューズ素子に情報を記憶させる。
【００１０】
しかし、過大電流又は過大電圧によりフューズ素子を電気的に切断する方法も含めて、フューズ素子に情報をプログラムする場合、一度、フューズ素子に情報をプログラムしてしまうと、再度、プログラムし直すことができない、という問題がある。
【００１１】
ところで、磁気ランダムアクセスメモリでは、メモリセルは、不揮発にデータを記憶すると共に、メモリセルのデータは、電気的に、何度も、書き換えることができる。従って、メモリセルアレイ内のメモリセルの一部に、チューニング情報をプログラムすることも可能である。
【００１２】
しかし、この場合、チューニング情報の書き込み／読み出しのために、通常データの書き込み／読み出しに使用する書き込み／読み出し回路を使用しなければならない。このため、書き込み／読み出し回路自体は、チューニング情報によらず、常に、正確に動作するように、設計、製造されなければならない。
【００１３】
言い換えれば、書き込み／読み出し回路の特性は、チューニング情報に基づいて調整することができないため、常に、正確に読み出さなければならないチューニング情報を、正確に、読み出すことができない可能性も生じる。
【００１４】
本発明は、このような問題を解決するためになされたもので、その目的は、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができると共に、パワーオン時に、このチューニング情報を正確に読み出すことができる磁気ランダムアクセスメモリを提案することにある。
【００１５】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、磁性層を有する第１素子をメモリセルとしたメモリセルアレイと、メモリセルに対するデータ書き込み／読み出し動作を含むメモリ動作を制御する内部回路と、メモリセルアレイとは別個に設けられ、内部回路のテスト結果に基づく内部回路の動作特性を決定する情報を不揮発に記憶する情報記憶部とを備え、情報記憶部は、磁性層を有する第２素子を、内部回路の動作特性を決定する情報を記憶するための記憶素子として使用する。
【００１６】
第１及び第２素子は、構造が実質的に同じで、サイズが異なっていてもよい。第２素子のサイズは、第１素子のサイズよりも大きくてもよい。第１及び第２素子は、ＴＭＲ素子及びＧＭＲ素子のうちの１つから構成することもできる。
【００１７】
第１素子は、磁性層の磁化の向きに応じた抵抗値の変化を利用してデータを記憶するように構成してもよい。第２素子は、磁性層の磁化の向きに応じた抵抗値の変化を利用して内部回路の動作特性を決定する情報を記憶してもよいし、トンネルバリアの破壊の有無を利用して内部回路の動作特性を決定する情報を記憶してもよい。
【００１８】
情報記憶部は、磁性層を有する第３素子を有していてもよいし、少なくとも第２及び第３素子を用いて１ビットデータを記憶してもよい。
【００１９】
情報記憶部は、メモリチップの動作特性に関するトリミング情報、メモリセルアレイ内の不良ビットの救済に関するリダンダンシイ情報、又は、メモリチップのＩＤ情報を記憶できる。
【００２０】
情報記憶部が半導体素子から構成から構成されるラッチ回路を有する場合、内部回路の動作特性を決定する情報は、電源投入直後にラッチ回路にラッチし、内部回路に供給してもよい。
【００２１】
情報記憶部が半導体素子から構成されるロジック回路を有する場合、内部回路の動作特性を決定する情報は、電源投入直後にロジック回路を経由して内部回路に供給してもよい。
【００２２】
第２素子に対するプログラミングは、例えば、メモリチップの外部に設けられるドライバを用いて実行できる。ドライバは、プログラミングのための磁界を発生させる書き込み電流を生成する。
【００２３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００２４】
１． 第１実施の形態
図１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００２５】
メモリチップ１０内には、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、アドレスデコード部１２、データバッファ部１３、パワーオン検知回路１４、電位生成回路１５及び情報記憶部１６が配置される。
【００２６】
アドレスデコード部１２は、アドレス信号ＡＤＤ１〜ＡＤＤｘを受け、このアドレス信号ＡＤＤ１〜ＡＤＤｘに基づいて、メモリセルアレイ１１内のメモリセルをランダムアクセスする機能を有する。アドレスデコード部１２は、例えば、書き込み／読み出し動作時に、書き込み／読み出しワード線を駆動するためのドライバ／シンカーを含む。
【００２７】
データバッファ部１３は、例えば、書き込み動作時に、書き込みデータＤＡＴＡを受け、書き込みデータＤＡＴＡに基づいて、書き込みビット線に流す書き込み電流の向きを決定する機能を有する。データバッファ部１３は、書き込み動作時に、書き込みビット線を駆動するためのドライバ／シンカーを含む。
【００２８】
また、データバッファ部１３は、例えば、読み出し動作時に、メモリセルアレイ１１からの読み出しデータＤＡＴＡをセンス、かつ、増幅し、読み出しデータＤＡＴＡをメモリチップ１０の外部に出力する機能を有する。データバッファ部１３は、読み出し動作時に、読み出しデータＤＡＴＡをセンス、かつ、増幅するためのセンスアンプを含む。
【００２９】
パワーオン検知回路１４は、メモリチップ１０を含むシステムに電源が投入され、メモリチップ１０に外部電源電位Ｖｃｃが供給されたことを検知する機能を有する。即ち、パワーオン検知回路１４は、外部電源電位Ｖｃｃを検知すると、電位生成回路１５に検知信号を出力すると共に、情報記憶部１６にラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を出力する。
【００３０】
電位生成回路１５は、検知信号を受けると、内部電源電位（ＤＣ電位）Ｖｄｄを生成する。内部電源電位Ｖｄｄは、例えば、アドレスデコード部１２及びデータバッファ部１３に供給される。
【００３１】
情報記憶部１６は、内部回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などを記憶する記憶素子を有している。記憶素子は、磁気抵抗効果素子、即ち、磁性層の磁化の向きに応じて抵抗値が変化する素子（ＴＭＲ素子，ＧＭＲ素子など）から構成される。
【００３２】
記憶素子は、メモリセルアレイ１１内のメモリセルに対して、構造及びサイズが実質的に同一であってもよい。また、チューニング情報は、正確かつ確実に読み出すことが最優先される。よって、記憶素子は、加工時の形状のばらつきに起因する動作特性のばらつきを抑えるために、メモリセルアレイ１１内のメモリセルに対して、構造のみを同じとし、サイズを大きく設定するようにしてもよい。
【００３３】
情報記憶部１６は、電源が投入され、パワーオン検知回路１４から出力されるラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を受けると、記憶素子に記憶されたトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３をラッチし、かつ、このトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３をメモリチップ１０内の内部回路に供給する。
【００３４】
本例では、トリミング信号ＴＲＭ１は、電位生成回路１５に供給され、トリミング信号ＴＲＭ２は、アドレスデコード部１２に供給され、トリミング信号ＴＲＭ３は、データバッファ部１３に供給される。
【００３５】
トリミング信号ＴＲＭ１は、例えば、内部回路の動作特性に応じて、内部電源電位Ｖｄｄの値を調整する信号であり、電位生成回路１５は、このトリミング信号ＴＲＭ１に基づいて、内部電源電位Ｖｄｄの値を決定する。
【００３６】
トリミング信号ＴＲＭ２は、例えば、内部回路の動作特性に応じて、書き込みワード線電流の値及び供給／遮断タイミングを調整する信号であり、アドレスデコード部１２は、このトリミング信号ＴＲＭ２に基づいて、書き込みワード線電流の値及び供給／遮断タイミングを決定する。
【００３７】
トリミング信号ＴＲＭ３は、例えば、内部回路の動作特性に応じて、書き込みビット線電流の値及び供給／遮断タイミングを調整する信号であり、データバッファ部１３は、このトリミング信号ＴＲＭ３に基づいて、書き込みビット線電流の値及び供給／遮断タイミングを決定する。
【００３８】
図２は、情報記憶部１６の構造例を示している。図３は、図２の磁性素子＆ラッチ回路ｎの回路例を示している。
【００３９】
情報記憶部１６は、複数の磁性素子＆ラッチ回路１，２，３、・・・ｎから構成される。磁性素子＆ラッチ回路１，２，３、・・・ｎは、全て、実質的に同じ回路構造を有している。
【００４０】
なお、トリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３は、１つの磁性素子＆ラッチ回路により生成される場合もあるし、２つ以上の磁性素子＆ラッチ回路により生成される場合もある。
【００４１】
Ｍ１，ｂＭ１は、磁性層の磁化の向きにより抵抗値が変化する磁気抵抗効果素子（ＴＭＲ素子，ＧＭＲ素子など）である。本例では、１つの磁性素子＆ラッチ回路には、１ビットデータが記憶される。つまり、１ビットデータは、２つの磁気抵抗効果素子Ｍ１，ｂＭ１により記憶される。
【００４２】
このように、２つの記憶素子を用いて１ビットデータを記憶するようにしたのは、１つの記憶素子で１ビットデータを記憶するメモリセルアレイ内のメモリセルの信号量よりも大きな信号量を得られるようにして、チューニング情報を、正確かつ確実に読み出すためである。
【００４３】
なお、磁気抵抗効果素子（記憶素子）Ｍ１，ｂＭ１のサイズに関しては、上述のように、メモリセルアレイ内のメモリセルより大きく設定してもよい。
【００４４】
磁気抵抗効果素子Ｍ１，ｂＭ１は、基本的には、図４に示すように、１つの絶縁層（トンネルバリア）と、これを挟み込む２つの磁性層と、一方の磁性層に接触する反磁性層とから構成される。
【００４５】
また、図５に示すように、磁気抵抗効果素子の２つの磁性層の磁化の向きが同じになったとき（平行）、抵抗値は、最も低くなり（例えば、Ｒ−ΔＲ）、磁気抵抗効果素子の２つの磁性層の磁化の向きが逆になったとき（反平行）、抵抗値は、最も高くなる（例えば、Ｒ＋ΔＲ）。
【００４６】
本例の場合、磁気抵抗効果素子Ｍ１，ｂＭ１の磁化状態を、互いに異なるように設定することで、１ビットデータを記憶する。
【００４７】
例えば、磁性素子＆ラッチ回路ｎ内に“１”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にする。磁性素子＆ラッチ回路ｎ内に“０”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にする。
【００４８】
このように、２つの磁気抵抗効果素子Ｍ１，ｂＭ１により１ビットデータを記憶すれば、“１”データを読み出すときの信号量と“０”データを読み出すときの信号量との差を、１つの磁気抵抗効果素子Ｍ１，ｂＭ１により１ビットデータを記憶する場合に比べて、大きくすることができる。
【００４９】
なお、磁気抵抗効果素子Ｍ１，ｂＭ１は、それぞれ、例えば、図４に示す記憶素子をｍ（ｍは、１以上の数）個直列接続した直列抵抗体から構成することもできる。この場合、“１”データを記憶するときのノードｎ１の電位と“０”データを記憶するときのノードｎ１の電位との差は、（ｍ・ΔＲ）・Ｖｄｄ／Ｒとなる。つまり、ｍを増やすほど、信号量の差を大きくできる。
【００５０】
ラッチ回路は、フリップフロップ接続されたインバータＩ１及びクロックドインバータＣＩ１から構成される。
【００５１】
磁気抵抗効果素子Ｍ１，ｂＭ１とラッチ回路の入力ノードとの間には、ＮチャネルＭＯＳトランジスタＮＴ１が接続される。ラッチ回路の出力ノードには、インバータＩ２が接続される。インバータＩ２の出力信号ＯＵＴは、トリミング信号ＴＲＭｉとなる。
【００５２】
図６は、図３の磁性素子＆ラッチ回路ｎの動作波形を示している。
電源が投入されると、パワーオン検知回路１４（図１参照）は、まず、ラッチ信号（パルス信号）ＬＡＴＣＨ１を出力する。
【００５３】
ラッチ信号ＬＡＴＣＨ１が“Ｈ”の期間、ノードｎ１は、ラッチ回路に電気的に接続される。よって、磁気抵抗効果素子Ｍ１，ｂＭ１にプログラムされたデータは、ラッチ回路に転送される。
【００５４】
この後、パワーオン検知回路１４（図１参照）は、ラッチ信号ＬＡＴＣＨ２を“Ｈ”にする。ラッチ信号ＬＡＴＣＨ２が“Ｈ”になると、磁気抵抗効果素子Ｍ１，ｂＭ１から読み出されたデータがラッチ回路にラッチされる。
【００５５】
図７は、本発明に関わるパワーオンシーケンスを示している。
電源が投入された後、ラッチ信号が生成される（ステップＳＴ１〜ＳＴ２）。
【００５６】
ラッチ回路は、ラッチ信号を受けると、トリミング情報をラッチし、かつ、このトリミング情報を内部回路に供給する（ステップＳＴ３）。
【００５７】
この後、電位生成回路は、トリミング情報を受けて、内部電源電位（ＤＣ電位）Ｖｄｄを生成する（ステップＳＴ４）。
【００５８】
そして。内部電源電位Ｖｄｄが内部回路に供給され、メモリ動作が開始される（ステップＳＴ５）。
【００５９】
以上、説明したように、本発明の第１実施の形態によれば、チューニング情報のプログラムのために、磁性層の磁化の向きで抵抗値が変化する磁気抵抗効果素子を使用している。このため、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができる。
【００６０】
また、チューニング情報を記憶する磁気抵抗効果素子は、形状のばらつきに影響されないサイズ、即ち、データを正確かつ確実に読み出すために必要なサイズ、例えば、メモリセルよりも大きなサイズに設定される。また、１ビットデータを２つの磁気抵抗効果素子で記憶し、“１”／“０”データの信号量の差を大きくしている。よって、パワーオン時に、チューニング情報を正確に読み出すことができる。
【００６１】
なお、図１及び図２の情報記憶部１６、特に、図３の記憶素子Ｍ１，ｂＭ１は、メモリチップ内の任意の領域に配置できる。また、記憶素子Ｍ１，ｂＭ１の周辺には、記憶素子Ｍ１，ｂＭ１の形状のばらつきを抑えるために、記憶素子Ｍ１，ｂＭ１と同一のダミーの記憶素子を配置するようにしてもよい。
【００６２】
２． 第２実施の形態
図８は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００６３】
本例の磁気ランダムアクセスメモリは、図１の磁気ランダムアクセスメモリと比べると、パワーオン検知回路１４が出力する検知信号ＰＯＷＥＲＯＮ及び情報記憶部１６の回路構造に特徴を有する。
【００６４】
メモリチップ１０内には、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、アドレスデコード部１２、データバッファ部１３、パワーオン検知回路１４、電位生成回路１５及び情報記憶部１６が配置される。
【００６５】
アドレスデコード部１２は、アドレス信号ＡＤＤ１〜ＡＤＤｘを受け、このアドレス信号ＡＤＤ１〜ＡＤＤｘに基づいて、メモリセルアレイ１１内のメモリセルをランダムアクセスする機能を有する。アドレスデコード部１２は、例えば、書き込み／読み出し動作時に、書き込み／読み出しワード線を駆動するためのドライバ／シンカーを含む。
【００６６】
データバッファ部１３は、例えば、書き込み動作時に、書き込みデータＤＡＴＡを受け、書き込みデータＤＡＴＡに基づいて、書き込みビット線に流す書き込み電流の向きを決定する機能を有する。データバッファ部１３は、書き込み動作時に、書き込みビット線を駆動するためのドライバ／シンカーを含む。
【００６７】
また、データバッファ部１３は、例えば、読み出し動作時に、メモリセルアレイ１１からの読み出しデータＤＡＴＡをセンス、かつ、増幅し、読み出しデータＤＡＴＡをメモリチップ１０の外部に出力する機能を有する。データバッファ部１３は、読み出し動作時に、読み出しデータＤＡＴＡをセンス、かつ、増幅するためのセンスアンプを含む。
【００６８】
パワーオン検知回路１４は、メモリチップ１０を含むシステムに電源が投入され、メモリチップ１０に外部電源電位Ｖｃｃが供給されたことを検知する機能を有する。即ち、パワーオン検知回路１４は、外部電源電位Ｖｃｃを検知すると、電位生成回路１５に検知信号を出力すると共に、情報記憶部１６に検知信号ＰＯＷＥＲＯＮを出力する。
【００６９】
電位生成回路１５は、検知信号を受けると、内部電源電位（ＤＣ電位）Ｖｄｄを生成する。内部電源電位Ｖｄｄは、例えば、アドレスデコード部１２及びデータバッファ部１３に供給される。
【００７０】
情報記憶部１６は、メモリ回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などを記憶する記憶素子を有している。記憶素子は、第１実施の形態と同様に、磁気抵抗効果素子、即ち、磁性層の磁化の向きに応じて抵抗値が変化する素子（ＴＭＲ素子，ＧＭＲ素子など）から構成される。
【００７１】
記憶素子は、メモリセルアレイ１１内のメモリセルに対して、構造及びサイズが実質的に同一であってもよいし、また、加工時の形状のばらつきに起因する動作特性のばらつきを抑えるために、構造のみを同じとし、サイズを大きく設定するようにしてもよい。
【００７２】
情報記憶部１６は、電源が投入され、パワーオン検知回路１４から出力される検知信号ＰＯＷＥＲＯＮを受けると、記憶素子に記憶されたトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３をメモリチップ１０内の内部回路に供給する。
【００７３】
本例では、トリミング信号ＴＲＭ１は、電位生成回路１５に供給される。トリミング信号ＴＲＭ１は、例えば、内部回路の動作特性に応じて、内部電源電位Ｖｄｄの値を調整する信号であり、電位生成回路１５は、このトリミング信号ＴＲＭ１に基づいて、内部電源電位Ｖｄｄの値を決定する。
【００７４】
トリミング信号ＴＲＭ２は、アドレスデコード部１２に供給される。トリミング信号ＴＲＭ２は、例えば、内部回路の動作特性に応じて、書き込みワード線電流の値及び供給／遮断タイミングを調整する信号であり、アドレスデコード部１２は、このトリミング信号ＴＲＭ２に基づいて、書き込みワード線電流の値及び供給／遮断タイミングを決定する。
【００７５】
トリミング信号ＴＲＭ３は、データバッファ部１３に供給される。トリミング信号ＴＲＭ３は、例えば、内部回路の動作特性に応じて、書き込みビット線電流の値及び供給／遮断タイミングを調整する信号であり、データバッファ部１３は、このトリミング信号ＴＲＭ３に基づいて、書き込みビット線電流の値及び供給／遮断タイミングを決定する。
【００７６】
なお、情報記憶部１６の構造例としては、第１実施の形態と同様に、図２に示すようになる。
【００７７】
図９は、図２の磁性素子＆ラッチ回路ｎの回路例を示している。図１０は、電源電位Ｖｃｃと検知信号ＰＯＷＥＲＯＮの波形を示している。
【００７８】
Ｍ１，ｂＭ１は、磁性層の磁化の向きにより抵抗値が変化する磁気抵抗効果素子（ＴＭＲ素子，ＧＭＲ素子など）である。本例では、１つの磁性素子＆ラッチ回路には、１ビットデータが記憶される。つまり、１ビットデータは、４つの磁気抵抗効果素子Ｍ１，ｂＭ１により記憶される。
【００７９】
このように、４つの記憶素子を用いて１ビットデータを記憶するようにしたのは、１つの記憶素子で１ビットデータを記憶するメモリセルアレイ内のメモリセルの信号量よりも大きな信号量を得られるようにして、チューニング情報を、正確かつ確実に読み出すためである。
【００８０】
なお、磁気抵抗効果素子（記憶素子）Ｍ１，ｂＭ１のサイズに関しては、メモリセルアレイ内のメモリセルより大きくすることもできる。
【００８１】
磁気抵抗効果素子Ｍ１，ｂＭ１は、例えば、図４に示すような構造を有する。そして、図５に示すように、磁気抵抗効果素子の２つの磁性層の磁化の向きが同じになったとき（平行）、抵抗値は、Ｒ−ΔＲとなり、磁気抵抗効果素子の２つの磁性層の磁化の向きが逆になったとき（反平行）、抵抗値は、Ｒ＋ΔＲとなる。
【００８２】
本例の場合、磁気抵抗効果素子Ｍ１，ｂＭ１の磁化状態を、互いに異なるように設定することで、１ビットデータを記憶する。
【００８３】
例えば、磁性素子＆ラッチ回路ｎ内に“１”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にする。磁性素子＆ラッチ回路ｎ内に“０”データをプログラムする場合には、磁気抵抗効果素子Ｍ１の磁化状態を反平行（抵抗値Ｒ＋ΔＲ）にし、磁気抵抗効果素子ｂＭ１の磁化状態を平行（抵抗値Ｒ−ΔＲ）にする。
【００８４】
なお、磁気抵抗効果素子Ｍ１，ｂＭ１は、例えば、図４に示す記憶素子をｍ（ｍは、１以上の数）個直列接続した直列抵抗体から構成してもよい。
【００８５】
差動増幅器ＤＡ１は、プラス側入力ノードの電位がマイナス側入力ノードの電位よりも大きいとき、“Ｈ”を出力し、マイナス側入力ノードの電位がプラス側入力ノードの電位よりも大きいとき、“Ｌ”を出力する。差動増幅器ＤＡ１の出力ノードは、ＮＡＮＤゲート回路ＮＤ１の２つの入力ノードのうちの１つに接続される。ＮＡＮＤゲート回路ＮＤ１の２つの入力ノードのうちの他の１つには、検知信号ＰＯＷＥＲＯＮが入力される。
【００８６】
検知信号ＰＯＷＥＲＯＮは、パワーオン検知回路が電源投入を検知したときに“Ｈ”となる信号である。ＮＡＮＤゲート回路ＮＤ１は、検知信号ＰＯＷＥＲＯＮが“Ｈ”のときのみ、差動増幅器ＤＡ１の出力信号を、出力信号ＯＵＴ（トリミング信号ＴＲＭｉ）として出力する。
【００８７】
以上、説明したように、本発明の第２実施の形態によれば、チューニング情報のプログラムのために、磁性層の磁化の向きで抵抗値が変化する磁気抵抗効果素子を使用している。このため、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができる。
【００８８】
また、チューニング情報を記憶する磁気抵抗効果素子は、形状のばらつきに影響されないサイズ、即ち、データを正確かつ確実に読み出すために必要なサイズ、例えば、メモリセルよりも大きなサイズに設定される。また、１ビットデータを４つの磁気抵抗効果素子で記憶し、“１”／“０”データの信号量の差を大きくしている。よって、パワーオン時に、チューニング情報を正確に読み出すことができる。
【００８９】
なお、図８の情報記憶部１６、特に、図９の記憶素子Ｍ１，ｂＭ１は、メモリチップ内の任意の領域に配置できる。また、記憶素子Ｍ１，ｂＭ１の周辺には、記憶素子Ｍ１，ｂＭ１の形状のばらつきを抑えるために、記憶素子Ｍ１，ｂＭ１と同一のダミーの記憶素子を配置するようにしてもよい。
【００９０】
３． 第３実施の形態
図１１及び図１２は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００９１】
本例の磁気ランダムアクセスメモリは、第１及び第２実施の形態に関わる磁気ランダムアクセスメモリにおいて、情報記憶部１６内の記憶素子に対するプログラミング手法を提案するものである。
【００９２】
第１及び第２実施の形態では、情報記憶部１６内の記憶素子は、例えば、磁気ランダムアクセスメモリのメモリセルと同様に、記憶素子の磁化の状態が平行か又は反並行かによって、データを記憶する。この場合、情報記憶部１６内の記憶素子に対するプログラミングは、メモリセルに対するプログラミングと同様に行われる。
【００９３】
従って、情報記憶部１６内の記憶素子の近傍に、互いに交差する２本の書き込み線を配置し、かつ、書き込み動作時には、この２本の書き込み線に書き込み電流を流さなければならない。
【００９４】
そこで、本例では、メモリチップ１０にトリミング情報のプログラミング端子を設け、メモリチップ１０の外部に設けられたドライバ１８から、このプログラミング端子を経由して、情報記憶部１６内の書き込み線に書き込み電流を供給する。
【００９５】
なお、ドライバ１８をメモリチップ１０の外部に設けた理由は、通常動作時には、このプログラミング端子を使用せず、メモリチップ１０の外部にドライバ１８を設けた方がメモリチップ１０の面積増大の防止に有利だからである。但し、ドライバ１８をメモリチップ１０の内部に設けることが可能ならば、メモリチップ１０内にドライバ１８を設けても構わない。
【００９６】
４． 第４実施の形態
図１３は、本発明の第４実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００９７】
本例の磁気ランダムアクセスメモリは、上述の第１及び第２実施の形態に関わる磁気ランダムアクセスメモリと比べると、情報記憶部１６の回路構造に特徴を有する。
【００９８】
第１及び第２実施の形態に関わる磁気ランダムアクセスメモリにおいては、情報記憶部１６内の記憶素子に対するプログラミングは、メモリセルに対するプログラミングと同じ手法で行っている。
【００９９】
これに対し、本例では、情報記憶部１６内の記憶素子に対するプログラミングは、例えば、図４に示すような構造を有する記憶素子のトンネルバリアを破壊するか否かにより実行する。
【０１００】
この手法を用いる場合、チューニング情報の書き込みを繰り返し行うことができなくなるが、パワーオン時に、チューニング情報を正確に読み出すという目的を達成することはできる。また、情報記憶部１６内の記憶素子に対するプログラミングのための回路が簡略化される利点がある。
【０１０１】
メモリチップ１０内には、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、アドレスデコード部１２、データバッファ部１３、パワーオン検知回路１４、電位生成回路１５及び情報記憶部１６が配置される。
【０１０２】
アドレスデコード部１２は、アドレス信号ＡＤＤ１〜ＡＤＤｘを受け、このアドレス信号ＡＤＤ１〜ＡＤＤｘに基づいて、メモリセルアレイ１１内のメモリセルをランダムアクセスする機能を有する。アドレスデコード部１２は、例えば、書き込み／読み出し動作時に、書き込み／読み出しワード線を駆動するためのドライバ／シンカーを含む。
【０１０３】
データバッファ部１３は、例えば、書き込み動作時に、書き込みデータＤＡＴＡを受け、書き込みデータＤＡＴＡに基づいて、書き込みビット線に流す書き込み電流の向きを決定する機能を有する。データバッファ部１３は、書き込み動作時に、書き込みビット線を駆動するためのドライバ／シンカーを含む。
【０１０４】
また、データバッファ部１３は、例えば、読み出し動作時に、メモリセルアレイ１１からの読み出しデータＤＡＴＡをセンス、かつ、増幅し、読み出しデータＤＡＴＡをメモリチップ１０の外部に出力する機能を有する。データバッファ部１３は、読み出し動作時に、読み出しデータＤＡＴＡをセンス、かつ、増幅するためのセンスアンプを含む。
【０１０５】
パワーオン検知回路１４は、メモリチップ１０を含むシステムに電源が投入され、メモリチップ１０に外部電源電位Ｖｃｃが供給されたことを検知する機能を有する。即ち、パワーオン検知回路１４は、外部電源電位Ｖｃｃを検知すると、電位生成回路１５に検知信号を出力すると共に、情報記憶部１６にラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を出力する。
【０１０６】
電位生成回路１５は、検知信号を受けると、内部電源電位（ＤＣ電位）Ｖｄｄを生成する。内部電源電位Ｖｄｄは、例えば、アドレスデコード部１２及びデータバッファ部１３に供給される。
【０１０７】
情報記憶部１６は、内部回路の動作特性を調整するためのトリミング情報、不良セルを冗長セルに置き換えるためのリダンダンシ情報や、磁気ランダムアクセスメモリのＩＤ情報などを記憶する記憶素子を有している。記憶素子は、第１実施の形態と同様に、磁気抵抗効果素子、即ち、磁性層の磁化の向きに応じて抵抗値が変化する素子（ＴＭＲ素子，ＧＭＲ素子など）から構成される。
【０１０８】
記憶素子は、メモリセルアレイ１１内のメモリセルに対して、構造及びサイズが実質的に同一であってもよいし、また、加工時の形状のばらつきに起因する動作特性のばらつきを抑えるために、構造のみを同じとし、サイズを大きく設定するようにしてもよい。
【０１０９】
情報記憶部１６内の記憶素子に対するプログラミングは、プログラム信号ＰＲＧ及びプログラムデータＤｊを、プログラミング端子を経由して、情報記憶部１６に与えることにより実行される。
【０１１０】
一方、通常動作時、情報記憶部１６は、パワーオン検知回路１４から出力されるラッチ信号ＬＡＴＣＨ１，ＬＡＴＣＨ２を受けると、記憶素子に記憶されたトリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３を、メモリチップ１０内の内部回路に供給する。
【０１１１】
本例では、トリミング信号ＴＲＭ１は、電位生成回路１５に供給され、トリミング信号ＴＲＭ２は、アドレスデコード部１２に供給され、トリミング信号ＴＲＭ３は、データバッファ部１３に供給される。
【０１１２】
図１４は、情報記憶部１６の構造例を示している。図１５は、図１４の磁性素子＆ラッチ回路ｎの回路例を示している。
【０１１３】
情報記憶部１６は、複数の磁性素子＆ラッチ回路１，２，３、・・・ｎから構成される。磁性素子＆ラッチ回路１，２，３、・・・ｎは、全て、実質的に同じ回路構造を有している。
【０１１４】
なお、トリミング信号ＴＲＭ１，ＴＲＭ２，ＴＲＭ３は、１つの磁性素子＆ラッチ回路により生成される場合もあるし、２つ以上の磁性素子＆ラッチ回路により生成される場合もある。
【０１１５】
磁気抵抗効果素子Ｍ１は、トンネルバリアを破壊するか否かによりデータを記憶するアンチフューズとしての機能を有する。
【０１１６】
プログラム信号ＰＲＧ及びプログラムデータＤｊは、ＮＡＮＤゲート回路ＮＤ２に入力される。ＮＡＮＤゲート回路ＮＤ２の出力ノードは、ＰチャネルＭＯＳトランジスタＰ２のゲートに接続される。ＰチャネルＭＯＳトランジスタＰ２のソースは、内部電源端子Ｖｄｄに接続され、ドレインは、磁気抵抗効果素子Ｍ１の一端に接続される。
【０１１７】
内部電源端子Ｖｄｄと磁気抵抗効果素子Ｍ１の一端との間には、ゲートに接地電位Ｖｓｓが与えられたＰチャネルＭＯＳトランジスタＰ１と、ゲートにクランプ電位Ｖｃｌａｍｐが与えられたＮチャネルＭＯＳトランジスタＮ１とが、直列に接続される。磁気抵抗効果素子Ｍ１の他端と接地端子Ｖｓｓとの間には、ゲートに内部電源電位Ｖｄｄが与えられたＮチャネルＭＯＳトランジスタＮ２が接続される。
【０１１８】
ラッチ回路は、フリップフロップ接続されたインバータＩ１及びクロックドインバータＣＩ１から構成される。
【０１１９】
ＭＯＳトランジスタＰ１，Ｎ１の接続ノードｎ２とラッチ回路の入力ノードとの間には、ＮチャネルＭＯＳトランジスタＮＴ１が接続される。ラッチ回路の出力ノードには、インバータＩ２が接続される。インバータＩ２の出力信号ＯＵＴは、トリミング信号ＴＲＭｉとなる。
【０１２０】
このような磁性素子＆ラッチ回路ｎにおいて、磁気抵抗効果素子Ｍ１に対するプログラミングは、以下のようにして行われる。
【０１２１】
まず、プログラム信号ＰＲＧを“Ｈ”にする。プログラム信号ＰＲＧが“Ｈ”になると、プログラムデータＤｊの値に応じて、ＰチャネルＭＯＳトランジスタＰ２がオン／オフ状態となる。
【０１２２】
例えば、プログラムデータＤｊが“１”（＝“Ｈ”）のときは、ＮＡＮＤゲート回路ＮＤ２の出力が“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２がオン状態となる。このため、磁気抵抗効果素子Ｍ１の両端に高電圧が印加され、磁気抵抗効果素子Ｍ１のトンネルバリアが破壊される。
【０１２３】
また、プログラムデータＤｊが“０”（＝“Ｌ”）のときは、ＮＡＮＤゲート回路ＮＤ２の出力が“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ２がオフ状態となる。このため、磁気抵抗効果素子Ｍ１の両端に高電圧が印加されることはなく、磁気抵抗効果素子Ｍ１のトンネルバリアは、破壊されない。
【０１２４】
以上、説明したように、本発明の第４実施の形態によれば、チューニング情報のプログラムのために、トンネルバリアの破壊の有無によりデータを記憶する磁気抵抗効果素子を使用している。また、チューニング情報を記憶する磁気抵抗効果素子は、例えば、メモリセルよりも大きなサイズに設定される。よって、パワーオン時に、チューニング情報を正確に読み出すことができる。
【０１２５】
【発明の効果】
以上、説明したように、本発明によれば、パッケージング後に、チューニング情報の書き込みを繰り返し行うことができ、また、パワーオン時に、このチューニング情報を正確に読み出すことができる磁気ランダムアクセスメモリを提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図２】図１の情報記憶部の構成例を示す図。
【図３】図２の磁性素子＆ラッチ回路の回路例を示す図。
【図４】磁気抵抗効果素子の一例を示す図。
【図５】プログラムデータに応じた磁気抵抗効果素子の状態を示す図。
【図６】図３の磁性素子＆ラッチ回路の動作波形を示す波形図。
【図７】パワーオンシーケンスの一例を示す図。
【図８】本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図９】図２の磁性素子＆ラッチ回路の回路例を示す図。
【図１０】図９の磁性素子＆ラッチ回路の動作波形を示す波形図。
【図１１】本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図１２】本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図１３】本発明の第４実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図。
【図１４】図１３の情報記憶部の構成例を示す図。
【図１５】図１４の磁性素子＆ラッチ回路の回路例を示す図。
【符号の説明】
１０ ：メモリチップ、
１１ ：メモリセルアレイ、
１２ ：アドレスデコード部、
１３ ：データバッファ部、
１４ ：パワーオン検知回路、
１５ ：電位生成回路、
１６ ：情報記憶部、
１７ ：磁性素子＆ラッチ回路、
１８ ：ドライバ、
Ｍ１，ｂＭ１，Ｍ２，ｂＭ２ ：磁気抵抗効果素子、
ＮＴ１，Ｎ１，Ｎ２ ：ＮチャネルＭＯＳトランジスタ、
Ｐ１，Ｐ２ ：ＰチャネルＭＯＳトランジスタ、
Ｉ１，Ｉ２ ：インバータ、
ＣＩ１ ：クロックドインバータ、
ＤＡ１ ：差動アンプ、
ＮＤ１，ＮＤ２ ：ＮＡＮＤゲート回路。
Claims (15)
- 磁性層を有する第１素子をメモリセルとしたメモリセルアレイと、前記メモリセルに対するデータ書き込み／読み出し動作を含むメモリ動作を制御する内部回路と、前記メモリセルアレイとは別個に設けられ、前記内部回路のテスト結果に基づく前記内部回路の動作特性を決定する情報を不揮発に記憶する情報記憶部とを具備し、前記情報記憶部は、前記磁性層を有する第２素子を前記情報を記憶するための記憶素子として使用することを特徴とする磁気ランダムアクセスメモリ。
- 前記第１及び第２素子は、構造が実質的に同じで、サイズが異なることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第２素子のサイズは、前記第１素子のサイズよりも大きいことを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
- 前記第１及び第２素子は、ＴＭＲ素子及びＧＭＲ素子のうちの１つから構成されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第１素子は、前記磁性層の磁化の向きに応じた抵抗値の変化を利用してデータを記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第２素子は、前記磁性層の磁化の向きに応じた抵抗値の変化を利用して前記情報を記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第２素子は、トンネルバリアを有し、前記トンネルバリアの破壊の有無を利用して前記情報を記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記情報記憶部は、前記磁性層を有する第３素子を有し、少なくとも前記第２及び第３素子を用いて１ビットデータを記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記情報記憶部は、メモリチップの動作特性に関するトリミング情報を記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記情報記憶部は、前記メモリセルアレイ内の不良ビットの救済に関するリダンダンシイ情報を記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記情報記憶部は、メモリチップのＩＤ情報を記憶することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記情報記憶部は、半導体素子から構成から構成されるラッチ回路を有し、前記情報は、電源投入直後に前記ラッチ回路にラッチされ、前記内部回路に供給されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記情報記憶部は、半導体素子から構成されるロジック回路を有し、前記情報は、電源投入直後に前記ロジック回路を経由して前記内部回路に供給されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記第２素子に対するプログラミングは、メモリチップの外部に設けられるドライバを用いて実行されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記ドライバは、前記プログラミングのための磁界を発生させる書き込み電流を生成することを特徴とする請求項１４記載の磁気ランダムアクセスメモリ。
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