JP3908685B2 - 磁気ランダムアクセスメモリおよびその書き込み方法 - Google Patents
磁気ランダムアクセスメモリおよびその書き込み方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）に係り、特にトンネル型磁気抵抗効果により“１”／“０”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるＭＲＡＭにおける書き込みテストモードに関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“１”／“０”情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、ＭＴＪと表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つＭＲＡＭが提案されている（例えば、非特許文献１参照）。
【０００３】
図３４は、ＭＲＡＭで用いられるＭＴＪ素子の断面構造を概略的に示す。
【０００４】
このＭＴＪ素子は、２つの磁性層（強磁性層、強磁性体膜）で１つの非磁性層（トンネルバリア膜）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行であるか反平行であるかによって“１”／“０”情報を記憶する。
【０００５】
通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層の磁化の向きを固定することによって、他方側の磁性層の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化可変側の磁性層は自由層（または記録層）、磁化固定側の磁性層は固定層（またはピン層）と呼ばれる。
【０００６】
図３５（ａ）および（ｂ）は、図３４に示したＭＴＪ素子の２つの磁性層の磁化の向きの２つの状態を示している。
【０００７】
図３５（ａ）に示すように、２つの磁性層の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図３５（ｂ）に示すように、２つの磁性層の磁化の向きが反平行である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
ＭＲＡＭでは、ＭＴＪ素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００１０】
図３６は、ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してＭＴＪ素子が配設される。このＭＴＪ素子は、長方形の長辺が書き込みワード線に沿い、短辺がビット線に沿い、長辺方向に沿うように磁化方向が付与されている。各ビット線は、同一行（または列）の複数のＭＴＪ素子の各固定層に接続されており、各書き込みワード線は同一列（または行）の複数のＭＴＪ素子の各自由層に近接して対向するように配置されている。
【００１２】
図３７は、図３６中の各MTJ 素子にそれぞれ読み出し用セル選択スイッチ素子としてＮＭＯＳトランジスタが直列に接続されてメモリセルが構成されている場合について、書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図３７において、半導体基板（例えばP 型Si基板）の表層部に選択的にNMOSFET のドレイン領域10またはソース領域11となる不純物拡散層(N+)が形成されており、チャネル領域上にゲート酸化膜12を介してゲート電極13が形成されている。14は第１金属配線層、15は第２金属配線層、16は第３金属配線層からなるMTJ 接続用配線、17は第１金属配線層14を前記不純物拡散層(N+)へ電気的に接続するためのコンタクト、18は第２金属配線層15から第１金属配線層14へ電気的に接続するためのコンタクト、19は第３金属配線層16から第２金属配線層15へ電気的に接続するためのコンタクト、20はMTJ 素子、21は第４配線層、22は第４金属配線層21をMTJ 素子20へ電気的に接続するためのコンタクトである。なお、配線層間には層間絶縁膜が形成されている。
【００１４】
なお、図３７中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００１５】
次に、図３６および図３７を参照してＭＴＪ素子に対する書き込み動作原理を説明する。
【００１６】
ＭＴＪ素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流により作られる磁界を用いてＭＴＪ素子の磁化の向きを平行または反平行にすることにより達成される。
【００１７】
即ち、ＭＴＪ素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、ＭＴＪ素子の磁化の向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、ＭＴＪ素子の磁化の向きは反平行となる。
【００１８】
ＭＴＪ素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたＭＴＪ素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたＭＴＪ素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００１９】
次に、ＭＴＪ素子の磁化の向きが変わる仕組みについて、図３８および図３９を参照しながら簡単に説明する。
【００２０】
図３８は、ＭＴＪ素子の印加磁界による抵抗値の変化特性（ＴＭＲ曲線）を示している。
【００２１】
図３９は、ＭＴＪ素子のアステロイド曲線を示している。
【００２２】
図３８に示すＭＴＪ曲線のように、ＭＴＪ素子のEasy-Axis （容易軸）方向に磁界Hxをかけると、ＭＴＪ素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、ＭＴＪ素子の磁性層の性質により変化する。現在では、MR比が50％程度のＭＴＪ素子も得られている。ＭＴＪ素子には、Easy-Axis 方向の磁界HxとHard-Axis （困難軸）方向の磁界Hyとの合成磁界が印加される。
【００２３】
図３８中の実線および点線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、ＭＴＪ素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているＭＴＪ素子のみにデータを書き込むことができる。
【００２４】
即ち、図３９に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ素子の磁性層の磁化の向きを反転させる（書き込む）ことができる。
【００２５】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子の磁性層の磁化の向きを反転させる（書き込む）ことはできない。
【００２６】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、ＭＴＪ素子に対するデータの書き込みを制御できる。
【００２７】
また、Easy-Axis 方向のみの磁界Hx（書き込みワード線電流のみによる磁界Hx）、あるいは、Hard-Axis 方向のみの磁界Hy（書き込みビット線電流のみによる磁界Hx）では、磁界がアステロイド曲線の外側に出ないので、書き込むことができない。
【００２８】
なお、ＭＴＪ素子からのデータの読み出しは、選択されたＭＴＪ素子に電流を流し、そのＭＴＪ素子の抵抗値を検出することにより容易に行うことができる。例えば、ＭＴＪ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＭＴＪ素子のみに電流が流れるため、そのＭＴＪ素子のデータを読み出すことができる。
【００２９】
ところで、ＭＲＡＭにおける書き込み動作に関しては、ＭＴＪ素子に常に正確に書き込みデータを書き込むこと、即ち、書き込み特性の安定化が要求される。書き込み特性の安定化は、特に、ＭＴＪ素子の記憶データと書き込みデータとが異なる場合に重要となる。このような場合には、ＭＴＪ素子の記憶層の磁化状態（磁化の向き）を安定して反転させなければならない。
【００３０】
図３９に示すように、アステロイド曲線がＸ軸およびＹ軸に対して対称の形を有している場合には、ＭＴＪ素子の自由層（記憶層）の磁化の向きは、反転方向（上向き、下向き）にかかわらず、磁化反転に必要な一定の合成磁界により反転させることができる。
【００３１】
しかし、製造される全てのチップ（同一または異なるウェハから採取されるもの）、１チップ内の全てのメモリセルアレイ（ブロック）、または、メモリセルアレイ内の全てのＭＴＪ素子に対して、ＭＴＪ素子のアステロイド曲線を同じにする、即ち、Ｘ軸およびＹ軸に対して対称の形にすることは、現実的に困難である。
【００３２】
実際は、ＭＴＪ素子のアステロイド曲線は、例えば図４０乃至図４３に示すように、チップ毎、メモリセルアレイ毎、ワード線／ビット線毎、または、ＭＴＪ素子毎に互いに異なっている（Ｘ軸およびＹ軸に対して非対称の形を有している）。
【００３３】
この場合、磁化反転に使用する合成磁界Hx+Hy の強さが一定であると仮定すると、磁化の向きの反転方向によっては、合成磁界Hx+Hy の強さがアステロイド曲線の外側まで達することができず、ＭＴＪ素子の磁化の向きを反転させることができない場合が生じる。
【００３４】
ＭＴＪ素子のアステロイド曲線がＸ軸、Ｙ軸に対して非対称となる原因として、以下に詳述するように、製造プロセスにおける種々のばらつきが考えられる。
【００３５】
＜ＭＴＪ素子の形状＞
設計上は、全てのＭＴＪ素子が同じ形状であったとしても、実際には、製造ばらつきにより、ＭＴＪ素子の形状は、微妙に異なるものとなる。
【００３６】
ＭＴＪ素子の形状は、磁区の大きさや、反磁界（磁性体内で発生する磁界で、かつ、外部磁界の向きに対して逆向きの磁界）の強さを決定するため、ＭＴＪ素子の形状が異なるということは、ＭＴＪ素子毎に、磁区の大きさや反磁界の強さが異なることを意味する。つまり、ＭＴＪ素子の磁化の向きを反転させるために必要な磁界の強さが、ＭＴＪ素子毎に異なり、ＭＴＪ素子のアステロイド曲線がＸ軸およびＹ軸に対して非対称となる。
【００３７】
＜ＭＴＪ素子の磁性層の厚さ／組成＞
ＭＴＪ素子の磁性層（自由層、固定層）の厚さが増えると、磁化の向きを反転させるために必要な磁界の強さも大きくなる。つまり、ＭＴＪ素子の磁性層の厚さのばらつきは、ＭＴＪ素子のアステロイド曲線がＸ軸およびＹ軸に対して非対称となる原因となる。
【００３８】
ＭＴＪ素子の自由層（記憶層）を構成する磁性材料としては、鉄族（Ｆｅ，Ｎｉ，Ｃｏなど）からなる合金を使用することが現在では一般的であるが、合金には、組成ばらつきが存在する可能性がある。
【００３９】
ＭＴＪ素子の自由層を構成する合金に組成ばらつきが存在すると、ＭＴＪ素子毎に、飽和磁化が異なってしまう。また、ＭＴＪ素子の自由層を構成する合金は、多結晶構造となるのが一般的であるが、結晶軸の磁気異方性が大きくなると、全てのＭＴＪ素子のアステロイド曲線をＸ軸およびＹ軸に対して対称とすることは、非常に困難となる。
【００４０】
なお、仮に、全てのＭＴＪ素子のアステロイド曲線がＸ軸およびＹ軸に対して対称であったとしても、書き込み線とＭＴＪ素子との位置関係がずれた場合には、書き込み不能、即ち、ＭＴＪ素子に必要な合成磁界を与えても、ＭＴＪ素子の自由層の磁化の向きが反転しない場合がある。
【００４１】
即ち、設計段階において、理想的なＭＴＪ素子の形状および理想的な書き込み線とＭＴＪ素子との位置関係に基づいて、磁化の向きの反転に必要な磁界を発生させる書き込み電流の最小値を求めたとしても、製造段階において、マスクの合せずれにより、書き込み線とＭＴＪ素子との位置関係などがずれた場合には、書き込み不能となることがある。
【００４２】
上記したように、従来の磁気ランダムアクセスメモリにおいては、製造時に発生するＭＴＪ素子の形状のばらつきや、ＭＴＪ素子の厚さ／組成のばらつきなどにより、アステロイド曲線がＸ軸およびＹ軸に対して対称とならないＭＴＪ素子が発生し、また、アステロイド曲線がＸ軸およびＹ軸に対して対称であっても、書き込み線とＭＴＪ素子との位置関係などがずれることにより、書き込み不能となる場合があった。このような現象は、特に、磁気ランダムアクセスメモリの開発当初において度々発生していた。
【００４３】
この問題を解決するために、例えば書き込み電流を増加させて発生磁界を大きくすると、選択したセルへの書き込みを成功させることができるが、隣接セルへの誤書き込みを誘発する。これについて、ＭＴＪ素子の実際のアステロイド曲線を示す図４０乃至図４８を参照しながら説明する。
【００４４】
図４０に示すように、アステロイド曲線の容易軸方向にシフト（オフセット）して非対称になっている場合には、図４４に示すように、オフセット分の磁場をキャンセルするだけの書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４５】
図４１に示すように、アステロイド曲線の困難軸方向にシフト（オフセット）して非対称になっている場合には、図４５に示すように、オフセット分の磁場をキャンセルするだけの書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４６】
図４２に示すように、アステロイド曲線の容易軸方向および困難軸方向の両方にオフセットして非対称になっている場合には、図４４および図４５に示すように、オフセット分の磁場をキャンセルするだけの書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４７】
図４３に示すように、アステロイド曲線の困難軸側で曲線が開いてしまうような歪みがあって非対称になっている場合には、図４６に示すように、容易軸方向側の磁場が増加するように書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４８】
また、図４７に示すように、アステロイド曲線の容易軸方向側と困難軸方向側の両方にオフセットがなくて、対称であっても、曲線の大きさおよび形状がばらついている対称な場合には、書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４９】
また、図４８に示すように、アステロイド曲線の容易軸方向にオフセットがあって、曲線の大きさおよび形状がばらついたり、困難軸側に開いてしまうような歪みがある非対称な場合には、書き込み電流を増加させて発生磁界を大きくすることは、選択したセルへの書き込みを成功させることができる。
【００５０】
さらに、図４７および図４８中に一点鎖線で示すようなアステロイド曲線を持つようなセルは、困難軸方向の磁界Hyのみ、あるいは、容易軸方向の磁界Hxのみで、アステロイド曲線を越え、磁化反転が生じることを表わしている。つまり、ワード線電流のみによる磁界、あるいは、ビット線電流のみによる磁界で書き込みが行われてしまうので、ワード線とビット線の一方のみ選択された場合に書き込み状態になる。
【００５１】
ここで、図３６に示したようにセルが二次元アレイ上に配置されている場合を考えると、セルアレイのうち、書き込みビット線ＢＬに電流は流れない（書き込みビット線ＢＬが選択されていない）が、書き込みワード線ＷＬに電流が流れるセルが存在する。この場合、前記したように書き込みワード線ＷＬの電流のみでアステロイド曲線を越える磁界を発生してしまうと、書き込みビット線ＢＬでは選択されていない半選択セルに対してデータを書き込んでしまうという問題が発生する。
【００５２】
以上のことから、書き込み電流には上限と下限が存在し、図４９に示すように、書き込みに要する磁場の上限値が、誤書き込みを誘発する磁場の下限を超していなければ問題ない。
【００５３】
図４９は、ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値の方が誤書き込み誘発する磁界の最小値より小さい場合を示す。
【００５４】
図５０は、ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値と誤書き込み誘発する磁界の最小値との間に書き込み磁界を設定した場合に書き込めないセルや誤書き込みされるセルが発生する様子を示す。
【００５５】
図５０に示すような場合、書き込みに要する磁場の上限と、誤書き込みを誘発する磁場の下限との間（例えば中間値）に書き込み電流を設定すると、ＭＴＪ素子と書き込み電流のための配線の位置の合わせずれ、ＭＴＪ素子の形状などの製造ばらつきにより、書き込めないセルや誤書き込みされてしまうセルが出てくる。これらのセルを従来のメモリと同様に冗長セルで置き換えることはできる。
【００５６】
しかし、書き込み電流の設定値が一つしかない場合は、書き込みテスト時と実際に使用している時で使用環境が異なる場合、書き込みテスト時と実際の使用時に書き込み電流が違っていることが起こり得る。例えば書き込み時に電源電圧にスパイク状の低下がみられた場合には、書き込み電流は減少し、書き込みテスト時に余裕がない状態でパスしていたセルは書き込み不能となる。
【００５７】
図５１は、ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みテスト時に設定した書き込み磁界と実際の使用時の書き込み磁界とが異なる場合に書き込めないセルが発生する様子を示す。
【００５８】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００５９】
【発明が解決しようとする課題】
前記したように従来のＭＲＡＭは、製造ばらつきにより、ＭＴＪ素子の書き込み特性またはアステロイド曲線がチップ毎またはセルアレイ（ブロック）毎に、互いに異なる場合がある。このような書き込み特性のばらつきとして、ＭＴＪ素子のアステロイド曲線のずれ（Ｘ軸およびＹ軸に対して非対称）がある場合や、Ｘ軸およびＹ軸に対して対称であっても書き込み線とＭＴＪ素子との位置関係などがずれている場合に書き込み不能になるという問題があった。
【００６０】
このような書き込み特性のばらつきに起因する書き込み不能という現象を防止するために、本願出願人に係る特願２００２−１７９９１４号の「磁気ランダムアクセスメモリ」により、ＭＴＪ素子に対する書き込み電流の大きさ（書き込み磁界の強さ）を制御することにより、チップ毎、メモリセルアレイ毎、ワード線／ビット線毎、または、ＭＴＪ素子毎に、書き込み電流の大きさ、即ち、ＭＴＪ素子の自由層（記憶層）の磁化の向きを反転させるために必要な書き込み磁界の強さを設定するための回路（磁化の反転方向に対して個別に設定できる機能を含む）が提案されている。
【００６１】
さらに、前記したように従来のＭＲＡＭは、書き込みテスト時に余裕がない状態でパスしていたセルが実際の使用時に書き込み不能となるおそれがあるので、このように余裕がないセルをテスト時に検知することが望まれる。
【００６２】
本発明は上記の事情に鑑みてなされたもので、書き込みテストモードの場合に通常動作時の設定値に対して余裕がない状態で書き込みをメモリパスするセルも検知することが可能になり、誤書き込みテストモードの場合に通常動作時の設定値に対して余裕がない状態で誤書き込みをパスするメモリセルも検知することが可能になる磁気ランダムアクセスメモリを提供することを目的とする。
【００６３】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの第１の態様は、メモリ素子である磁気抵抗効果素子が二次元平面的に配置されたメモリセルアレイと、前記メモリセルアレイの行方向の磁界と列方向の磁界を発生させることによって前記磁気抵抗効果素子に選択的にデータを書き込む書き込み手段と、書き込みテストモードにおいて前記行方向の電流の設定値と列方向の電流の設定値をそれぞれ複数存在する設定値の中から選択するように切り替え可能な制御回路と、前記行方向の書き込み電流および前記列方向の書き込み電流をそれぞれモニタする手段とを具備し、前記書き込み手段は、前記行方向の書き込み電流をドライブする行方向ドライブ回路と、前記行方向の書き込み電流を吸収する行方向シンカー回路と、前記列方向の書き込み電流をドライブする列方向ドライブ回路と、前記列方向の書き込み電流を吸収する列方向シンカー回路とを有し、前記書き込み電流をモニタする手段は、前記行方向ドライブ回路および前記行方向シンカー回路のレプリカ回路からなり、モニタ用行線に対応して設けられているモニタ用行方向ドライブ回路およびモニタ用行方向シンカー回路と、前記列方向ドライブ回路および前記列方向シンカー回路のレプリカ回路からなり、モニタ用列線に対応して設けられているモニタ用列方向ドライブ回路およびモニタ用列方向シンカー回路とを有することを特徴とする。
【００６４】
本発明の磁気ランダムアクセスメモリの第２の態様は、互いに交差する第１および第２書き込み線と、前記第１および第２書き込み線の交差点に配置される磁気抵抗効果素子と、前記第１書き込み線に第１書き込み電流を供給するための第１ドライバと、前記第２書き込み線に第２書き込み電流を供給するための第２ドライバと、前記第１書き込み電流の電流量を制御するための第１設定データおよび前記第２書き込み電流の電流量を制御するための第２設定データが登録される設定回路と、書き込みテストモードにおいて前記第１書き込み電流の電流量を少なくとも二段階に切り替え、前記第２書き込み電流の電流量を少なくとも二段階に切り替える制御回路を具備し、前記第１ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第１書き込み電流の電流量の切り替え制御を行い、前記第２ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第２書き込み電流の電流量の切り替え制御を行うことを特徴とする。
【００６５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００６６】
（全体構成）
図１は、本発明に係るＭＲＡＭの主要部の全体構成の一例を示している。
【００６７】
図１に示すＭＲＡＭ１１は、それ自体で１つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の１つのブロックであってもよい。メモリセルアレイ（データセル）１２は、実際に、データを記憶する機能を有し、レファレンスセルアレイ１３は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【００６８】
メモリセルアレイ１２およびレファレンスセルアレイ１３からなるセルアレイのＹ方向（Easy-Axis 方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み出しワード線ドライバ）１４が配置され、他の１つには、書き込みワード線シンカー１５が配置される。
【００６９】
ロウデコーダ＆ドライバ１４は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの１つを選択し、かつ、選択された１つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー１５は、書き込み動作時、例えば、選択された１つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【００７０】
ロウデコーダ＆ドライバ１４は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線（書き込みワード線と一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ２０は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【００７１】
メモリセルアレイ１２のＸ方向（Hard-Axis 方向）の２つの端部のうちの１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａが配置され、他の１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ａが配置される。
【００７２】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線（またはデータ選択線）のうちの１つを選択し、かつ、選択された１つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲートおよびカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ２０に電気的に接続する機能を有する。
【００７３】
レファレンスセルアレイ１３のＸ方向の２つの端部のうちの１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂが配置され、他の１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ｂが配置される。
【００７４】
レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レファレンスセルアレイ１３にレファレンスデータを記憶させる機能を有する。カラムトランスファゲートおよびカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ２０に転送する機能を有する。
【００７５】
アドレスレシーバ１８は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ＆ドライバ１４に転送し、カラムアドレス信号をカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。データ入力レシーバ１９は、書き込みデータをカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。また、データ出力ドライバ２１は、センスアンプ２０で検出された読み出しデータをＭＲＡＭチップの外部へ出力する。
【００７６】
制御回路２２は、／ＣＥ（Chip Enable）信号、／ＷＥ（Write Enable）信号および／ＯＥ（Output Enable）信号を受け、ＭＲＡＭ１１の動作を制御するものである。制御回路２２は、書き込み動作時に書き込み信号ＷＲＩＴＥを書き込み電流量御回路２４に与える。また、書き込みテスト動作時には、さらにテストモード信号（例えばｂＭＯＤＥ１、ＭＯＤＥ２）を生成する。このテストモード信号は、書き込み電流量制御回路２４を経由して、あるいは経由しないで、ロウデコーダ＆ドライバ１４、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに与えられる。
【００７７】
書き込み電流量制御回路２４は、書き込み信号ＷＲＩＴＥを受けると、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【００７８】
書き込みワード線ドライブ信号ＷＷＬＤＲＶは、ロウデコーダ＆ドライバ１４に供給され、書き込みワード線シンク信号ＷＷＬＳＮＫは、書き込みワード線シンカー１５に供給される。書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫは、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに供給される。
【００７９】
設定回路２３は、プログラミング素子を有しており、そのプログラミング素子には、書き込みワード／ビット線電流の電流量を決定するための設定データがプログラムされる。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、ＭＴＪ素子や、ＭＴＪ素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【００８０】
この設定回路２３は、書き込み動作時、設定データに基づいて、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞と書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を生成する。
【００８１】
書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞は、書き込み電流量制御回路２４を経由して、あるいは経由しないで、ロウデコーダ＆ドライバ１４に与えられる。
【００８２】
書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込み電流量制御回路２４を経由して、または、経由しないで、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに与えられ、書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞は、書き込み電流量制御回路２４を経由して、あるいは、経由しないで、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに与えられる。
【００８３】
ロウデコーダ＆ドライバ１４は、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”の時、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞に基づいて、ロウアドレス信号により選択された書き込みワード線に流れる書き込み電流の値（大きさ）を決定する。
【００８４】
書き込みワード線シンカー１５およびカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”の時、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞に基づいて、カラムアドレス信号により選択された書き込みビット線に流れる書き込み電流の値（大きさ）を決定する。
【００８５】
書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流を流す時に、その書き込みビット線電流の値を決定する。
【００８６】
書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流を流す時に、その書き込みビット線電流の値を決定する。
【００８７】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”になるタイミングよりも遅らせることにより、書き込みワード／ビット線の電位を完全に０Ｖにする、といった効果を得ることができる。
【００８８】
上記構成のＭＲＡＭの特性調査テストモードにおいては、例えばデータ入出力端子から入力される設定データＤ＜ｊ＞に基づいて、ＭＴＪ素子に対する書き込み特性を調査するためのテストを実施することができる。このテストにより、メモリセルアレイ１２内のＭＴＪ素子の書き込み特性を把握し、通常の書き込み動作時における書き込みワード／ビット線電流の値（合成磁界Hx，Hyの強さ）を決定する。なお、このテストモードにおいて、設定データＤ＜ｊ＞は、アドレス端子から入力させるようにしてもよい。
【００８９】
上記特性調査テストモードの結果を受けて、この後、設定データのプログラミング動作が行われる。このプログラミング動作は、特性調査テストモードの結果、即ち、書き込みワード／ビット線電流の値を、設定回路２３内のプログラミング素子にプログラミングする動作のことである。
【００９０】
プログラミング動作時には、プログラム信号が“Ｈ”になり、データ入出力端子またはアドレス端子から入力される設定データＤ＜ｊ＞の値を制御し、通常の書き込み動作時における書き込みワード／ビット線電流の値を設定回路２３内のプログラミング素子にプログラミングする。
【００９１】
次に、図１中の各部の構成および動作について詳細に説明する。
【００９２】
＜ＷＬドライバ／シンカー、ＢＬドライバ／シンカーの第１の実施形態＞
第１の実施形態は、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて、ＷＬドライバ／シンカー、ＢＬドライバ／シンカー部でドライバ側のMOS トランジスタのチャネル幅の総計を変えることにより、書き込み電流値を変更可能とした。その一例を以下に説明する。
【００９３】
（ロウデコーダ＆書き込みワード線ドライバ／シンカー）
図２は、図１中のロウデコーダ＆書き込みワード線ドライバ１４／シンカー１５の１ロウ分の具体的な回路例１を示している。
【００９４】
ロウデコーダ＆書き込みワード線ドライバ１４の１ロウ分は、ＡＮＤゲート回路ＡＤ１、複数のＮＡＮＤゲート回路ＮＤＷＳｉ（ｉ＝０〜５、代表的に０、３、４、５のみ示す）およびＰチャネルＭＯＳトランジスタＷＳｉから構成される。
【００９５】
ＡＮＤゲート回路ＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび複数ビットから構成されるロウアドレス信号（ロウｉ毎に異なる）が入力される。
【００９６】
ＮＡＮＤゲート回路ＮＤＷＳｉのうちの一部（ＮＤＷＳ０〜ＮＤＷＳ３）の２つの入力端子の一方には、書き込みワード線電流量信号ＷＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＷＳ４の２つの入力端子の一方には、モード信号ｂＭＯＤＥ１が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＷＳ５の２つの入力端子の一方には、モード信号ＭＯＤＥ２が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。
【００９７】
ＰチャネルＭＯＳトランジスタＷＳｉのゲートは、ＮＡＮＤゲート回路ＮＤＷＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ＝１，…）の一端に接続される。
【００９８】
書き込みワード線シンカー１５の１ロウ分は、ＮチャネルＭＯＳトランジスタＴＮ１から構成される。ＮチャネルＭＯＳトランジスタＴＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｉの他端に接続される。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【００９９】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、アンド回路ＡＤ１の出力信号が“Ｈ”となるため、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じて、所定の値（大きさ）を有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【０１００】
なお、通常使用時には、テストモード信号bMODE1=H,MODE2=Lであり、ＰＭＯＳトランジスタＷＳ４がオン、ＰＭＯＳトランジスタＷＳ５がオフ状態であり、ＰＭＯＳトランジスタＷＳ４の電流が書き込みワード線電流に加えられている。
【０１０１】
書き込みテスト時には、テストモード信号bMODE1,MODE2によって書き込みワード線電流の電流値を切り替え可能になっている。即ち、書き込み電流のマージンをみるテストモードでは、MODE2=L のままでbMODE1=Lとなり、ドライバ側のMOSトランジスタのチャネル幅の総計が減り、書き込み電流が通常使用時よりも減る。これに対して、誤書き込み電流のマージンをみるテストモードでは、bMODE1=HのままでMODE2=H となり、ドライバ側のMOS トランジスタのチャネル幅の総計が増え、書き込み電流が通常使用時よりも増える。
【０１０２】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【０１０３】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の値を制御することにより、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の大きさ（電流量）を制御することができる。
【０１０４】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０１０５】
なお、書き込みワード線電流の値（大きさ）を制御するに当たっては、第１に、複数のＰチャネルＭＯＳトランジスタＷＳｉのサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＷＳｉのうちのオン状態の数を変える、という制御方法を使用できる。
【０１０６】
第２に、複数のＰチャネルＭＯＳトランジスタＷＳｉのサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、ＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０１０７】
第３に、これら第１および第２の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＷＳｉのサイズを互いに変え、かつ、ＰチャネルＭＯＳトランジスタＷＳｉのオン状態のトランジスタの数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０１０８】
（カラムデコーダ＆書き込みビット線ドライバ／シンカー）
図３は、図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ、１７Ａの１カラム分の具体的な回路例１を示している。
【０１０９】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａの１カラム分は、ＡＮＤゲート回路ＡＤ２，ＡＤ３、ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝０〜３、８、９、代表的に０、３、８、９のみ示す）、ＰチャネルＭＯＳトランジスタＢＳｉおよびＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０１１０】
ＡＮＤゲート回路ＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０１１１】
ＮＡＮＤゲート回路ＮＤＢＳｉのうちの一部ＮＤＢＳ０〜ＮＤＢＳ７の２つの入力端子の一方には、書き込みビット線電流量信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。
【０１１２】
ＮＡＮＤゲート回路ＮＤＢＳ８の２つの入力端子の一方には、モード信号ｂＭＯＤＥ１が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＢＳ９の２つの入力端子の一方には、モード信号ＭＯＤＥ２が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。
【０１１３】
ＰチャネルＭＯＳトランジスタＢＳｉのゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０１１４】
ＡＮＤゲート回路ＡＤ３には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０１１５】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０１１６】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａの１カラム分は、ＡＮＤゲート回路ＡＤ４、ＡＤ５、ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝４〜７、１０、１１、代表的に４、７、１０、１１のみ示す）、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７およびＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０１１７】
ＡＮＤゲート回路ＡＤ４には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０１１８】
ＮＡＮＤゲート回路ＮＤＢＳｉのうちの一部ＮＤＢＳ４〜ＮＤＢＳ７の２つの入力端子の一方には、書き込みビット線電流量信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。
【０１１９】
ＮＡＮＤゲート回路ＮＤＢＳ１０の２つの入力端子の一方には、モード信号ｂＭＯＤＥ１が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＢＳ１１の２つの入力端子の一方には、モード信号ＭＯＤＥ２が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。
【０１２０】
ＰチャネルＭＯＳトランジスタＢＳｉのゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０１２１】
ＡＮＤゲート回路ＡＤ５には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０１２２】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０１２３】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【０１２４】
従って、選択されたカラムｉでは、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かって流れる書き込み電流の値（大きさ）が決定される。
【０１２５】
また、書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かって流れる書き込み電流の値（大きさ）が決定される。
【０１２６】
なお、通常使用時には、テストモード信号bMODE1=H,MODE2=Lであり、ＰＭＯＳトランジスタＢＳ８およびＢＳ１０がオン、ＰＭＯＳトランジスタＢＳ９およびＢＳ１１がオフ状態であり、ＰＭＯＳトランジスタＢＳ８またはＢＳ１０の電流が書き込みビット線電流に加えられている。書き込みテスト時には、テストモード信号bMODE1,MODE2によって書き込みビット線電流の電流値を切り替え可能になっている。
【０１２７】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）の時には、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞により、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３の少なくとも１つがオン状態になり、また、ＮチャネルＭＯＳトランジスタＢＮ１もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流が流れる。
【０１２８】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）の時には、書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞により、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７のうちの少なくとも１つがオン状態となり、また、ＮチャネルＭＯＳトランジスタＢＮ０もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流が流れる。
【０１２９】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞の値を制御することにより、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の大きさ（電流量）を制御することができる。
【０１３０】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０１３１】
なお、書き込みビット線電流の値（大きさ）を制御するに当たっては、第１に、複数のＰチャネルＭＯＳトランジスタＢＳｉのサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のうちのオン状態のトランジスタの数を変える、という制御方法を使用できる。
【０１３２】
第２に、複数のＰチャネルＭＯＳトランジスタＢＳｉのサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０１３３】
第３に、これら第１および第２の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＢＳｉのサイズを互いに変え、かつ、ＰチャネルＭＯＳトランジスタＢＳｉのうちのオン状態のトランジスタの数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０１３４】
（書き込み電流量制御回路）
次に、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する書き込み電流量制御回路の例について説明する。
【０１３５】
図４は、図１中の書き込み電流量御回路の例を示している。
【０１３６】
書き込み電流量御回路２４は、ＷＷＬＤＲＶ生成回路２５Ｘ、ＷＷＬＳＮＫ生成回路２５Ｙ、ＷＢＬＤＲＶ生成回路２６ＸおよびＷＢＬＳＮＫ生成回路２６Ｙから構成される。
【０１３７】
ＷＷＬＤＲＶ生成回路２５Ｘは、インバータ回路ＩＶ０，ＩＶ１から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線ドライブ信号ＷＷＬＤＲＶを生成する。ＷＷＬＳＮＫ生成回路２５Ｙは、ＮＡＮＤゲート回路ＮＤ１および遅延回路２７から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【０１３８】
ＷＢＬＤＲＶ生成回路２６Ｘは、インバータ回路ＩＶ２，ＩＶ３から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ドライブ信号ＷＢＬＤＲＶを生成する。ＷＢＬＳＮＫ生成回路２６Ｙは、ＮＡＮＤゲート回路ＮＤ２および遅延回路２８から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０１３９】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。書き込み信号ＷＲＩＴＥが“Ｌ”から“Ｈ”に変化すると、書き込みワード／ビット線ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫ／書き込みビット線シンク信号ＷＢＬＳＮＫがほぼ同時に“Ｌ”から“Ｈ”に変化する。
【０１４０】
遅延回路２７，２８は、書き込み信号ＷＲＩＴＥが“Ｈ”から“Ｌ”に変化し、かつ、書き込みワード／ビット線ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”に変化してから、書き込みワード線シンク信号ＷＷＬＳＮＫ／書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”から“Ｌ”に変化するまでの時間（インターバル）を決定する。このインターバルは、書き込み動作終了後、書き込みワード線ＷＷＬｉの電位を０Ｖにするための期間である。
【０１４１】
（動作波形例）
図５は、図２に示した書き込みワード線ドライバ１４／シンカー１５の動作波形例を示している。
【０１４２】
書き込み信号ＷＲＩＴＥが“Ｈ”になると、これを受けて、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になる。この時、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じた電流波形を有する書き込みワード線電流が、書き込みワード線ＷＷＬｉに流れる。
【０１４３】
書き込み信号ＷＲＩＴＥが“Ｌ”になると、これを受けて、まず、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”になる。そして、それから図４中の遅延回路２７の遅延時間により決まる一定期間が経過した後、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｌ”になる。この一定期間は、書き込み動作終了後、書き込みワード線ＷＷＬｉの電位を０Ｖにするための期間である。
【０１４４】
図６は、図３に示した書き込みビット線ドライバ／シンカー１６Ａおよび１７Ａの動作波形例を示している。
【０１４５】
書き込み信号ＷＲＩＴＥが“Ｈ”になると、これを受けて、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になる。この時、書き込みデータＤＡＴＡの値に応じた向きを有し、かつ、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞，ＢＳ＜４＞〜ＢＳ＜７＞の値に応じた電流波形を有する書き込みビット線電流が、書き込みビット線ＷＢＬｉに流れる。
【０１４６】
書き込み信号ＷＲＩＴＥが“Ｌ”になると、これを受けて、まず、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｌ”になる。その後、図４中の遅延回路２８の遅延時間により決まる一定期間が経過した後、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｌ”になる。この一定期間は、書き込み動作終了後、書き込みビット線ＷＢＬｉの電位を０Ｖにするための期間である。
【０１４７】
（設定回路）
図７は、図１中の設定回路２３の一例を示している。
【０１４８】
設定回路２３は、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を生成する第１部分と、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を生成する第２部分とから構成される。
【０１４９】
第１部分は、書き込みワード線電流の電流量を決定する設定データがプログラムされるレジスタ＜０＞，＜１＞と、レジスタ＜０＞，＜１＞の出力信号ＴＤ＜０＞，ＴＤ＜１＞，ｂＴＤ＜０＞，ｂＴＤ＜１＞をデコードして、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を出力するデコーダＷＳ＜０＞〜ＷＳ＜３＞とを有している。
【０１５０】
第２部分は、書き込みビット線電流の電流量を決定する設定データがプログラムされるレジスタ＜２＞〜＜４＞と、レジスタ＜２＞〜＜４＞の出力信号ＴＤ＜２＞〜ＴＤ＜４＞，ｂＴＤ＜２＞〜ｂＴＤ＜４＞をデコードして、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を出力するデコーダＢＳ＜０＞〜ＢＳ＜７＞とを有している。
【０１５１】
本例では、チップ毎、または、セルアレイ毎に、書き込みワード線／ビット線電流を設定することを前提とする。チップ毎に、書き込みワード線／ビット線電流を設定する場合には、チップ内には、設定回路２３が１個だけ設けられる。チップ内に複数のセルアレイが存在し、セルアレイ毎に、書き込みワード線／ビット線電流を設定する場合には、チップ内には、セルアレイの数と同じ数の設定回路２３が設けられる。
【０１５２】
レジスタ＜０＞，＜１＞には、書き込みワード線電流の電流量を決定する設定データがプログラムされる。書き込みワード線電流の電流量は、図２を参照して前述したように、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞により制御される。本例では、レジスタ＜０＞，＜１＞に登録される２ビットの設定データにより、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞のうちの１つが“Ｈ”となる。つまり、図２中のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを変えることにより、４通りの電流量を実現できる。
【０１５３】
なお、レジスタ＜０＞，＜１＞に登録される２ビットの設定データにより、“Ｈ”となる書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の数を制御するようにしてもよい。この場合、図２中のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを同じにしても、４通りの電流量を実現できる。
【０１５４】
Ｄ＜０＞，Ｄ＜１＞は、テストモード時にＭＲＡＭチップの外部から入力される設定データである。テストモード時には、この設定データに基づいて書き込みワード線電流の電流量を決定し、ＭＴＪ素子の特性をテストすることができる。
【０１５５】
また、Ｄ＜０＞，Ｄ＜１＞は、設定データの登録時にＭＲＡＭチップの外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、レジスタ＜０＞、＜１＞内の記憶素子に設定データを電気的にプログラムすることができる。
【０１５６】
レジスタ＜２＞〜＜４＞には、書き込みビット線電流の電流量を決定する設定データがプログラムされる。書き込みビット線電流の電流量は、図３を参照して前述したように、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞により制御される。本例では、レジスタ＜２＞〜＜４＞に登録される３ビットの設定データにより、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞のうちの１つが“Ｈ”となる。
【０１５７】
つまり、図３中のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３のサイズを変えることにより、書き込みビット線ドライバ１６Ａから書き込みビット線シンカー１７Ａに向かう書き込みビット線電流の電流量を４通りだけ用意することができる。また、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７のサイズを変えることにより、書き込みビット線ドライバ１７Ａから書き込みビット線シンカー１６Ａに向かう書き込みビット線電流の電流量を４通りだけ用意することができる。
【０１５８】
なお、レジスタ＜２＞〜＜４＞に登録される３ビットの設定データにより、“Ｈ”となる書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞の数を制御するようにしてもよい。この場合、図３中のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズを同じにしても、書き込みビット線電流の各向きに対して、４通りの電流量を実現できる。
【０１５９】
Ｄ＜２＞〜Ｄ＜４＞は、テストモード時にＭＲＡＭチップの外部から入力される設定データである。テストモード時には、この設定データに基づいて書き込みビット線電流の電流量を決定し、ＭＴＪ素子の特性をテストすることができる。
【０１６０】
また、Ｄ＜２＞〜Ｄ＜４＞は、設定データの登録時にＭＲＡＭチップの外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、レジスタ＜２＞〜＜４＞内の記憶素子に設定データを電気的にプログラムすることができる。
【０１６１】
（レジスタ＜ｊ＞の回路例１）
図８は、図７に示した設定回路２３内のレジスタ＜ｊ＞の回路例１を示している。レジスタ＜ｊ＞（ｊ＝０，１，２，３，４）は、プログラムされた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するためのプログラムデータ出力回路２９と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するための入力データ転送回路３０とから構成される。
【０１６２】
プログラムデータ出力回路２９は、設定データを記憶するためのレーザ溶断ヒューズ（laser blow fuse）２９ａを有している。レーザ溶断ヒューズ２９ａの切断の有無により、１ビットデータを記憶する。ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９ａは、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳトランジスタＰ１は、常に、オン状態となっている。
【０１６３】
ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９ａの接続点は、インバータＩ９およびトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。
【０１６４】
入力データ転送回路３０は、トランスファゲートＴＧ１〜ＴＧ３およびインバータＩ５，Ｉ６から構成される。インバータＩ５，Ｉ６とトランスファゲートＴＧ３は、ラッチ回路を構成している。
【０１６５】
通常動作モードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファゲートＴＧ４は、オン状態となり、トランスファゲートＴＧ１，ＴＧ２は、オフ状態となる。
【０１６６】
従って、レーザ溶断ヒューズ２９ａにプログラムされた設定データが、トランスファゲートＴＧ４およびインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０１６７】
特性調査テストモードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｈ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｌ”となる。このため、トランスファゲートＴＧ２はオン状態となり、トランスファゲートＴＧ４はオフ状態となる。
【０１６８】
従って、外部端子（データ入力端子、アドレス端子など）から入力されてトランスファゲートＴＧ３およびインバータＩ５、Ｉ６からなるラッチ回路にラッチされた設定データＤ＜ｊ＞が、トランスファゲートＴＧ２から出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０１６９】
特性調査テストモードで使用されるデータは、設定用信号ＶＣＳＥＴ、ｂＶＣＳＥＴにより、外部端子から入力された設定データＤ＜ｊ＞をトランスファゲートＴＧ３およびインバータＩ５、Ｉ６からなるラッチ回路にラッチする。つまり、設定用信号ＶＣＳＥＴが“Ｈ”となり、設定用信号ｂＶＣＳＥＴが“Ｌ”となる。このため、トランスファゲートＴＧ１はオン状態となり、トランスファゲートＴＧ３はオフ状態となり、設定データＤ＜ｊ＞は外部端子から入力可能状態となる。その後、設定用信号ＶＣＳＥＴが“Ｌ”となり、設定用信号ｂＶＣＳＥＴが“Ｈ”となり、トランスファゲートＴＧ１はオフ状態となり、トランスファゲートＴＧ３はオン状態となり、外部端子から入力された設定データＤ＜ｊ＞は、トランスファゲートＴＧ３およびインバータＩ５，Ｉ６からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【０１７０】
なお、設定データを記憶するための記憶素子は、レーザ溶断ヒューズの他に、例えば磁化状態によりデータを記憶するＭＴＪ素子や、トンネルバリアを絶縁破壊するか否かでデータを記憶するＭＴＪ素子などを使用することができる。
【０１７１】
（レジスタ＜ｊ＞の回路例２）
図９は、図７に示した設定回路２３内のレジスタ＜ｊ＞の回路例２を示している。本例のレジスタ＜ｊ＞は、図８に示したレジスタ＜ｊ＞と比較すると、プログラムデータ出力回路２９の構成に特徴を有する。即ち、図８のレジスタ＜ｊ＞では、設定データを記憶するための素子として、レーザ溶断ヒューズ２９ａを使用したが、本例のレジスタ＜ｊ＞では、設定データを記憶するための素子として、ＭＴＪ素子を使用する。
【０１７２】
プログラムデータ出力回路２９は、設定データを記憶するためのＭＴＪ素子を有している。ここで、ＭＴＪ素子には、設定データを、ＭＴＪ素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁化方向との関係（平行または反平行）で記憶することができるが、本例では、そのような方法を用いない。
【０１７３】
なぜなら、設定データの値に関しては、一度、ＭＴＪ素子に書き込んだ後に、再び、それを書き換えるということがないからである。
【０１７４】
従って、設定データを記憶するためのＭＴＪ素子に対しては、固定層の磁化方向と記憶層の磁化方向との関係ではなく、トンネルバリアを絶縁破壊するか否かで、設定データをプログラムする。
【０１７５】
ＭＴＪ素子の絶縁破壊を利用した設定データのプログラム方法では、半永久的に、設定データを記憶しておくことができる。
【０１７６】
ＭＴＪ素子の一端は、ＮチャネルＭＯＳトランジスタＮ１およびＰチャネルＭＯＳトランジスタＰ１を経由して電源端子ＶＤＤに接続され、その他端は、ＮチャネルＭＯＳトランジスタＮ２を経由して接地端子ＶＳＳに接続される。
【０１７７】
ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタＮ２のゲートは、電源端子ＶＤＤに接続されるため、これらＭＯＳトランジスタＰ１，Ｎ２は、常に、オン状態となっている。
【０１７８】
ＮチャネルＭＯＳトランジスタＮ１のゲートには、クランプ電位Ｖｃｌａｍｐが入力される。クランプ電位Ｖｃｌａｍｐを適切な値に設定することにより、設定データの読み出し時に、ＭＴＪ素子ＭＴＪの電極間に高電圧が印加されるのを防止することができる。
【０１７９】
（デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例）
図１０は、図７に示した設定回路２３内のデコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例を示している。
【０１８０】
デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞は、それぞれ、ＮＡＮＤゲート回路ＮＤ３およびインバータＩ１０から構成される。
【０１８１】
ＮＡＮＤゲート回路ＮＤ３には、３つの入力信号Ａ，Ｂ，Ｃが入力され、その出力信号は、インバータＩ１０に入力される。インバータＩ１０の出力信号Ｄは、書き込みワード／ビット線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞となる。
【０１８２】
デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞のデコーディング表（入力信号と出力信号との関係）を表１に示す。
【０１８３】
【表１】
【０１８４】
上記した第１の実施形態のＭＲＡＭの特徴を要約すると、前述した特願２００２−１７９９１４号の「磁気ランダムアクセスメモリ」と同様に、プログラミングによりＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞を設定することによって、図２の回路の駆動による書き込みワード線電流の値および図３の回路の駆動による書き込みビット線電流の値をチップ毎、または、メモリセルアレイ毎に設定することが可能である。また、書き込みワード線電流の電流量と書き込みビット線電流の電流量を、互いに独立に決定できる。さらに、書き込みビット線電流に関しては、書き込みデータの値（書き込み電流の向き）に対しても、個別に、書き込みビット線電流の電流量を決定できる。これにより、ＭＴＪ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【０１８５】
さらに、本実施形態においては、モード信号bMODE1,MODE2によって、書き込みテスト時における書き込み電流の電流値を設定できる。書き込み電流のマージンをみるテストモードでは、MODE2=L のままでbMODE1=Lとなり、ドライバ側のMOSトランジスタのチャネル幅の総計が減り、書き込み電流が通常使用時よりも減る。誤書き込み電流のマージンをみるテストモードでは、bMODE1=HのままでMODE2=Hとなり、ドライバ側のMOS トランジスタのチャネル幅の総計が増え、書き込み電流が通常使用時よりも増える。
【０１８６】
即ち、第１の実施形態のＭＲＡＭによれば、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて書き込み電流値を変更可能である。これにより、書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より小さい値に設定することにより、通常動作時の設定値に対して余裕がない状態で書き込みをメモリパスするセルも検知することが可能になる。また、誤書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より大きい値に設定して、通常動作時の設定値に対して余裕がない状態で誤書き込みをパスするメモリセルも検知することが可能になる。
【０１８７】
＜ＷＬドライバ／シンカー、ＢＬドライバ／シンカーの第２の実施形態＞
第２の実施形態は、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて、ＷＬドライバ／シンカー、ＢＬドライバ／シンカー部での電流を決定するための電流源回路の電流値を変更することにより書き込み電流値を変更可能とした。その一例を以下に説明する。
【０１８８】
図１１は、図１中のロウデコーダ＆書き込みワード線ドライバ１４／シンカー１５の１ロウ分の具体的な回路例２（１４−２、１５−２）を示している。
【０１８９】
ロウデコーダ＆書き込みワード線ドライバ１４−２の１ロウ分は、ＮＡＮＤゲート回路ＮＡＤ１およびＰチャネルＭＯＳトランジスタＷＳ１、ＷＳ２から構成される。
【０１９０】
ＮＡＮＤゲート回路ＮＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび複数ビットから構成されるロウアドレス信号（ロウｉ毎に異なる）が入力される。
【０１９１】
ＰチャネルＭＯＳトランジスタＷＳ１のゲートは、ＮＡＮＤゲート回路ＮＡＤ１の出力端子に接続され、そのソースは電源端子ＶＤＤに接続され、そのドレインはＰチャネルＭＯＳトランジスタＷＳ２のソースに接続される。ＰチャネルＭＯＳトランジスタＷＳ２は、ゲートに書き込みワード線電流値制御信号ＩＷＬＣＴＲＬが入力され、そのソースは書き込みワード線ＷＷＬｉ（ｉ＝１，…）の一端に接続される。
【０１９２】
書き込みワード線シンカー１５−２の１ロウ分は、ＮチャネルＭＯＳトランジスタＴＮ１から構成され、そのソースは接地端子ＶＳＳに接続され、そのドレインは書き込みワード線ＷＷＬｉの他端に接続され、そのゲートには書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【０１９３】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、ＮＡＮＤゲート回路ＮＡＤ１の出力信号が“Ｌ”となるため、書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電圧レベルに応じて、所定の値（大きさ）を有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【０１９４】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【０１９５】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電圧レベルを制御することにより、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の大きさを制御することができる。
【０１９６】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０１９７】
図１２は、図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ、１７Ａの１カラム分の具体的な回路例２（１６Ａ−２、１７Ａ−２）を示している。
【０１９８】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２の１カラム分は、ＮＡＮＤゲート回路ＮＡＤ２、ＡＮＤゲート回路ＡＤ３およびＰチャネルＭＯＳトランジスタＢＳ１、ＢＳ２、ＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０１９９】
ＮＡＮＤゲート回路ＮＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０２００】
ＰチャネルＭＯＳトランジスタＢＳ１のゲートは、ＮＡＮＤゲート回路ＮＡＤ２の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインはＰチャネルＭＯＳトランジスタＢＳ２のソースに接続される。ＰチャネルＭＯＳトランジスタＢＳ２は、ゲートに書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬが入力され、そのソースは書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０２０１】
ＡＮＤゲート回路ＡＤ３には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２０２】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０２０３】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２の１カラム分は、ＮＡＮＤゲート回路ＮＡＤ４、ＡＮＤゲート回路ＡＤ５およびＰチャネルＭＯＳトランジスタＢＳ３、ＢＳ４、ＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０２０４】
ＮＡＮＤゲート回路ＮＡＤ４には、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２０５】
ＰチャネルＭＯＳトランジスタＢＳ３のゲートは、ＮＡＮＤゲート回路ＮＡＤ４の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインはＰチャネルＭＯＳトランジスタＢＳ４のソースに接続される。ＰチャネルＭＯＳトランジスタＢＳ４は、ゲートに書き込みビット線電流値制御信号ＩＢＬＲＣＴＲＬが入力され、そのソースは書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０２０６】
ＡＮＤゲート回路ＡＤ５には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータ信号ＤＡＴＡが入力される。
【０２０７】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０２０８】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【０２０９】
従って、選択されたカラムｉでは、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬにより大きさが決定される書き込み電流が、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２とカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２との間に流れる。
【０２１０】
また、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬにより大きさが決定される書き込み電流が、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かって流れる。
【０２１１】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）の時には、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬにより、ＰチャネルＭＯＳトランジスタＢＳ２の電流が決定され、また、ＮチャネルＭＯＳトランジスタＢＮ１もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２からカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２に向かう書き込み電流が流れる。
【０２１２】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）の時には、書き込みビット線電流値制御信号ＩＢＬＲＣＴＲＬにより、ＰチャネルＭＯＳトランジスタＢＳ５の電流が決定され、また、ＮチャネルＭＯＳトランジスタＢＮ０もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２からカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２に向かう書き込み電流が流れる。
【０２１３】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの値を制御することにより、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の大きさ（電流量）を制御することができる。
【０２１４】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０２１５】
なお、図１１に示したＷＬドライバ／シンカーの電流ドライブタイミングを設定する回路は、第１の実施形態において図４中に示したＷＬドライバ／シンカーの電流ドライブタイミングを設定する回路の一例と同じである。この場合、WWLDRV=Hの期間よりも、WWLSNK=Hの期間を延ばすことにより、ワード線およびビット線の電位をMRAMチップの接地電位Vss にリセットしている。
【０２１６】
図１２に示したＢＬドライバ／シンカーの電流ドライブタイミングを設定する回路は、第１の実施形態において図４中に示したＢＬドライバ／シンカーの電流ドライブタイミングを設定する回路の一例と同じである。この場合、WBLDRV=Hの期間よりも、WBLSNK=Hの期間を延ばすことにより、ワード線およびビット線の電位をMRAMチップの接地電位Vss にリセットしている。
【０２１７】
図１３は、図１１中の書き込みワード線電流値制御信号ＩＷＬＣＴＲＬおよび図１２中の書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬを生成する回路の一例を示す。図１４は、図１３中の制御入力電流Ｉｓｒｃを生成する電流源回路の一例を示す。
【０２１８】
図１３中、書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電位レベルを設定する回路は、制御入力電流Ｉｓｒｃをカレントミラー回路ＣＭで折り返した電流を流すための複数個の電流源用のＰＭＯＳトランジスタＰＩｉ（ｉ＝０〜５、代表的に０、３、４、５のみ示す）と、それと同数のスイッチ用のＰＭＯＳトランジスタＰＳｉと、バッファ回路ＢＦを有する。
【０２１９】
電流源用の各ＰＭＯＳトランジスタＰＩｉのソースは電源ノードに接続されており、それぞれのドレインに対応してスイッチ用の各ＰＭＯＳトランジスタＰＳｉのソースが接続されている。このスイッチ用の各ＰＭＯＳトランジスタＰＳｉは、各ドレインが一括接続され、それぞれのゲートにはプログラムにより設定回路（図１中２３）で設定された書き込みワード線電流設定信号WS<0> 〜WS<3> 、モード信号bMODE2,MODE1が対応して与えられる。バッファ回路ＢＦは、上記一括接続されたノードの電位に対応する電位レベルの書き込みワード線電流値制御信号ＩＷＬＣＴＲＬを取り出す。通常使用時には、bMODE2=H,MODE1=Lであり、ＰＭＯＳトランジスタＰＳ４がオフ、ＰＭＯＳトランジスタＰＳ５がオン状態である。
【０２２０】
図１３中、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬの電位レベルあるいは書き込みビット線電流値制御信号ＩＢＬＲＣＴＲＬの電位レベルを設定する回路は、それぞれ前述した書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電位レベルを設定する回路と同様の構成を有する。この場合、前記設定信号WS<0> 〜WS<3> に代えて、プログラムにより設定回路（図１中２３）で設定された書き込みビット線電流設定信号BS<0> 〜BS<3> またはBS<4> 〜BS<7> を用いている。
【０２２１】
上記した各電流値制御信号ＩＷＬＣＴＲＬ、ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの大きさを制御する方法の一例としては、各電流値制御信号ＩＷＬＣＴＲＬ、ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの生成回路において、例えばスイッチ用の複数のＰチャネルＭＯＳトランジスタＰＳｉのサイズ（チャネル幅）、即ち、駆動能力を全て同じ値に設定する。そして、書き込みワード線電流値設定信号ＷＳ＜０＞〜ＷＳ＜３＞を用いてＰチャネルＭＯＳトランジスタＰＳｉのうちのオン状態のトランジスタの数を変え、書き込みビット線電流値設定信号ＢＳ＜０＞〜ＢＳ＜３＞、ＢＳ＜４＞〜ＢＳ＜７＞を用いてＰチャネルＭＯＳトランジスタＰＳｉのうちのオン状態の数を変える。
【０２２２】
上記したようにプログラムによりWS<0>,WS<1>,BS<0>,BS<1>,BS<2>,BS<3> を設定することにより、電流値制御信号ＩＷＬＣＴＲＬ、ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの電位レベルを制御し、図１１の回路により駆動される書き込みワード線電流の値および図１２の回路により駆動される書き込みビット線電流の値をチップ毎、または、メモリセルアレイ毎に設定することが可能である。
【０２２３】
さらに、上記第２の実施形態のＭＲＡＭにおいては、モード信号bMODE2,MODE1によって書き込みテスト時における書き込み電流の電流値を設定することが可能である。
【０２２４】
書き込み電流のマージンをみるテストモードでは、bMODE2=HのままでMODE1=Hとなり、IWLCTRL,IBLLCTRL,IBLRCTRL の電位は上昇し、書き込み電流が通常使用時よりも減る。
【０２２５】
誤書き込み電流のマージンをみるテストモードでは、MODE1=L のままでbMODE2=Lとなり、IWLCTRL,IBLLCTRL,IBLRCTRL の電位は下降し、書き込み電流が通常使用時よりも増える。
【０２２６】
即ち、第２の実施形態のＭＲＡＭによれば、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて書き込み電流値を変更可能である。これにより、書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より小さい値に設定することにより、通常動作時の設定値に対して余裕がない状態で書き込みをパスするメモリセルも検知することが可能になる。また、誤書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より大きい値に設定して、通常動作時の設定値に対して余裕がない状態で誤書き込みをパスするメモリセルも検知することが可能になる。
【０２２７】
なお、前述した書き込み電流のマージンをみるモード、誤書き込み電流のマージンをみるモード、後述するモニタモードへのエントリは、通常のメモリの制御信号であるCE,WE,OEの通常モード以外での組み合わせを利用するとか、外部からコマンドを入力し、内部のコマンドデコーダでコマンドをデコードすることによってエントリするなどの方法を採用することができる。
【０２２８】
（書き込み電流をモニタする手段の例１）
前記各実施形態において、書き込み時のワード線電流、ビット線電流をモニタする手段について以下に詳述する。
【０２２９】
前記各実施形態において、ＷＬドライバの電源、ＢＬドライバの電源が、MRAMチップ上の電源パッド(PAD) から供給されるMRAMチップの電源電位と同じ電位であって、別の電源パッドから独立に供給される場合には、この別の電源パッドが流し込む電流を検知すれば、書き込み時のワード線、ビット線電流をモニタすることができる。
【０２３０】
これに対して、ＷＬドライバの電源、ＢＬドライバの電源が他の回路と共通に接続されている場合は、ＷＬドライバ／シンカー、ＢＬドライバ／シンカーのレプリカ回路を用いることで書き込み時のワード線、ビット線電流をモニタすることができる。
【０２３１】
図１５は、図２に示した書き込みＷＬドライバ１４／シンカー１５に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの回路例を示す。
【０２３２】
このレプリカ回路は、図２に示した書き込みＷＬドライバ１４／シンカー１５と比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＮＡＮＤゲート回路ＮＤＷＳ０〜ＮＤＷＳ５の各一方の入力としてモニタモード信号ＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにもＭＯＮＩＴＯＲが入力する点と、シンカー用トランジスタＴＮ１の電流がモニタ用電流としてモニタ端子IWLMONに取り出される点が異なり、その他は図２中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２３３】
図１６は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの回路例を示す。
【０２３４】
このレプリカ回路は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａと比べて、ＡＮＤゲート回路ＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、シンカー用トランジスタＢＮ０、ＢＮ１の電流がモニタ用電流としてモニタ端子IBLLMON,IBLRMON に取り出される点が異なり、その他は図３中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２３５】
図１７は、図１１に示した書き込みＷＬドライバ１４−２／シンカー１５−２に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの回路例を示す。
【０２３６】
このレプリカ回路は、図１１に示した書き込みＷＬドライバ／シンカーと比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＰＭＯＳトランジスタＷＳ１のゲートに反転モニタ制御信号ｂＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにＭＯＮＩＴＯＲが入力する点と、シンカー用トランジスタＴＮ１の電流がモニタ用電流としてモニタ端子IWLMONに取り出される点が異なり、その他は図１１中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２３７】
図１８は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２に対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの回路例を示す。
【０２３８】
このレプリカ回路は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２と比べて、ＮＡＮＤゲート回路ＮＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＮＡＮＤゲート回路ＮＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、シンカー用トランジスタＢＮ０、ＢＮ１の電流がモニタ用電流としてモニタ端子IBLLMON,IBLRMON に取り出される点が異なり、その他は図１２中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２３９】
図１５〜図１８において、モニタ端子IWLMON,IBLLMON,IBLRMONは、別の役割を持つ端子、例えばアドレス入力端子に接続し、この端子をMRAMチップの接地電位Vss と同電位にし、流れ込む電流をモニタすることができる。
【０２４０】
（書き込み電流をモニタする手段の配置例）
書き込み時のワード線電流、ビット線電流をモニタする際、ワード線、ビット線での配線抵抗による電位降下を織り込む必要があるので、レプリカ回路がドライブする列線および行線はセルアレイ上に存在するようにし、レプリカ回路を通常のＷＬドライバ／シンカー、ＢＬドライバ／シンカーと同様にセルアレイ両端に同じように配置することが望ましい。
【０２４１】
図１９は、図２に示した書き込みＷＬドライバ１４／シンカー１５と、そのレプリカ回路である図１５に示したモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用書き込みＷＬを使用し、レプリカ回路がセルアレイのカラム（列）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４２】
図２０は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａと、そのレプリカ回路である図１６に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用ＢＬを使用し、レプリカ回路がセルアレイのロウ（行）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４３】
図２１は、図１１に示した書き込みＷＬドライバ１４−２／シンカー１５−２と、そのレプリカ回路である図１７に示したモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用書き込みＷＬを使用し、レプリカ回路がセルアレイのカラム（列）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４４】
図２２は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２と、そのレプリカ回路である図１８に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用ＢＬを使用し、レプリカ回路がセルアレイのロウ（行）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４５】
（モニタ端子IWLMON,IBLLMON,IBLRMONとして専用パッドを設ける例１）
図２３は、図１に示したＭＲＡＭ１１の全体構成の変形例を示しており、図１中と同一部分には同一符号を付している。
【０２４６】
このＭＲＡＭ１１ａは、図１に示したＭＲＡＭ１１と比べて、書き込みＷＬ、ダミー用（モニタ用）ＢＬが本体のセルアレイ内にある場合であって、モニタ専用端子としてIWLMONテストパッド、IBLLMON テストパッド、IBLRMON テストパッドを設けた場合の配置を纏めて示している。
【０２４７】
書き込みテスト時に、上記各テストパッドをテスターでMRAMチップの接地電位Vss と同電位にすることにより、流れ込む電流をモニタすることができる。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。
【０２４８】
（モニタ端子IWLMON,IBLLMON,IBLRMONとして専用パッドを設ける例２）
図２４は、図１５に示したモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの変形例である。
【０２４９】
この回路は、図１５に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＴＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＷＬの電位をボルテージフォロア回路ＶＦを介してIWLMONテストパッドに接続した点が異なり、その他は同じであるので図１５中と同一符号を付している。
【０２５０】
書き込みテスト時に、IWLMONテストパッドに流れ込む電流をテスター等でモニタすることができる。このIWLMONテストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２５１】
図２５は、図１７に示したモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの変形例である。
【０２５２】
この回路は、図１７に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＴＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＷＬの電位をボルテージフォロア回路ＶＦを介してIWLMONテストパッドに接続した点が異なり、その他は同じであるので図１７中と同一符号を付している。
【０２５３】
書き込みテスト時に、IWLMONテストパッドに流れ込む電流をテスター等でモニタすることができる。このIWLMONテストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２５４】
図２６は、図１６に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの変形例である。
【０２５５】
この回路は、図１６に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＢＮ０、ＢＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＢＬの電位をボルテージフォロア回路ＶＦを介してIBLLMON テストパッドおよびIBLRMON テストパッドに接続した点が異なり、その他は同じであるので図１６中と同一符号を付している。
【０２５６】
書き込みテスト時に、IBLLMON テストパッドおよびIBLRMON テストパッドに流れ込む電流をテスター等でモニタすることができる。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２５７】
図２７は、図１８に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの変形例である。
【０２５８】
この回路は、図１８に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＢＮ０、ＢＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＢＬの電位をボルテージフォロア回路ＶＦを介してIBLLMON テストパッドおよびIBLRMON テストパッドに接続した点が異なり、その他は同じであるので図１８中と同一符号を付している。
【０２５９】
書き込みテスト時に、IBLLMON テストパッドおよびIBLRMON テストパッドに流れ込む電流をテスター等でモニタすることができる。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２６０】
（書き込み電流をモニタする手段の例２）
図１５または図１７に示したモニタ用書き込みＷＬドライバ／シンカーで使用される書き込みＷＬ、図１６または図１８に示したモニタ用書き込みＢＬドライバ／シンカーで使用されるダミー用ＢＬを、本体のセルアレイとは独立のセルアレイ上に配線してもよい。この場合、書き込みＷＬ、ダミー用（モニタ用）ＢＬに対応するセルの数は、書き込みＷＬドライバ／シンカーでドライブされる書き込みＷＬ、書き込みＢＬドライバ／シンカーでドライブされるＢＬに対応する本体のセルの数と同じにする。
【０２６１】
図２８は、図１に示したＭＲＡＭ１１の全体構成の他の例を示す。
【０２６２】
このＭＲＡＭ１１ｂは、図１に示したＭＲＡＭ１１と比べて、次の点（１）〜（３）が異なり、その他は同じであるので図１中と同一符号を付している。
【０２６３】
（１）書き込みＷＬ、ダミー用（モニタ用）ＢＬが本体のセルアレイ１２，１３とは別のモニタ専用のセルアレイ３０上に配線されている。
【０２６４】
（２）モニタ専用のセルアレイ３０に対応してモニタ用書き込みＷＬドライバ３１ｍ／シンカー３２ｍと２組のモニタ用書き込みＢＬドライバ／シンカー３３Ａｍ、３４Ａｍが設けられている。
【０２６５】
（３）IWLMONテストパッド、IBLLMON テストパッド、IBLRMON テストパッドが設けられている。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。
【０２６６】
図２９は、図２に示した書き込みＷＬドライバ１４／シンカー１５に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの別の回路例を示す。
【０２６７】
このレプリカ回路は、図２に示した書き込みＷＬドライバ１４／シンカー１５と比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＮＡＮＤゲート回路ＮＤＷＳ０〜ＮＤＷＳ５の各一方の入力としてモニタモード信号ＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにもＭＯＮＩＴＯＲが入力する点と、ドライブ用の複数のＰＭＯＳトランジスタＷＳ０〜ＷＳ５の各ソースが一括されてモニタ専用端子IWLMONに接続されている点が異なり、その他は図２中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２６８】
図３０は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの別の回路例を示す。
【０２６９】
このレプリカ回路は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａと比べて、ＡＮＤゲート回路ＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ドライバ／シンカー１６Ａ中のドライブ用の複数のＰＭＯＳトランジスタＢＳ０〜ＢＳ３、ＢＳ８、ＢＳ９の各ソースが一括されてモニタ専用端子IBLLMON に接続され、ドライバ／シンカー１７Ａ中のドライブ用の複数のＰＭＯＳトランジスタＢＳ４〜ＢＳ７、ＢＳ１０、ＢＳ１１の各ソースが一括されてモニタ専用端子IBLRMON に接続されている点が異なり、その他は図３中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２７０】
図３１は、図１１に示した書き込みＷＬドライバ１４−２／シンカー１５−２に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの別の回路例を示す。
【０２７１】
このレプリカ回路は、図１１に示した書き込みＷＬドライバ／シンカーと比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＰＭＯＳトランジスタＷＳ１のゲートに反転モニタ制御信号ｂＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにＭＯＮＩＴＯＲが入力する点と、ドライバ１４−２中のモニタ用ワード線選択用のＰＭＯＳトランジスタＷＳ１のソースにモニタ専用端子IWLMONに接続されている点が異なり、その他は図１１中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２７２】
図３２は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２に対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの別の回路例を示す。
【０２７３】
このレプリカ回路は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２と比べて、ＮＡＮＤゲート回路ＮＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＮＡＮＤゲート回路ＮＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ドライバ／シンカー１６Ａ中のモニタ用ワード線選択用のＰＭＯＳトランジスタＢＳ１のソースがモニタ専用端子IBLLMON に接続され、ドライバ／シンカー１７Ａ中のモニタ用ワード線選択用のＰＭＯＳトランジスタＢＳ３のソースがモニタ専用端子IBLRMON に接続されている点が異なり、その他は図１２中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２７４】
（テストシーケンスの一例）
図３３は、本発明のＭＲＡＭに対してメモリテスタ等で書き込みテストを行う場合のテストシーケンスの一例を示すフローチャートである。
【０２７５】
まず、セルアレイの全てのセルにデータ“０”を書き込む（ＡＬＬ“０”書き込み）。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、書き込みワード線（ＷＬ）のみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７６】
次に、再びセルアレイの全てのセルにＡＬＬ“０”書き込みを行う。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、“１”書き込みの書き込みビット線（ＢＬ）のみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７７】
次に、セルアレイの全てのセルにデータ“１”を書き込む（ＡＬＬ“１”書き込み）。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、書き込みＷＬのみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７８】
次に、再びセルアレイの全てのセルにＡＬＬ“１”書き込みを行う。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、“０”書き込みの書き込みＢＬのみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７９】
なお、上記フローチャートでは、ＡＬＬ“０”書き込みによるテスト後にＡＬＬ“１”書き込みによるテストを実施する例を示しているが、その順序は逆でもよい。また、書き込みワード線のみに書き込みテスト後に書き込みビット線のみに書き込みテストを実施する例を示してしているが、その順序は逆でもよい。
【０２８０】
なお、本発明に係る書き込みテストモードでの書き込み電流の切り替えを実現する回路方式は、ＭＲＡＭのセルアレイ構造のタイプに拘らず適用できる。即ち、例えば図３２に示したようなクロスポイント型のセルアレイ構造を有するＭＲＡＭは勿論のこと、１つまたはそれ以上のＭＴＪ素子に１つの読み出し選択スイッチを接続したセルアレイ構造を有するＭＲＡＭにも、本発明に係る回路方式を適用できる。さらに、読み出し選択スイッチを有しないＭＲＡＭや、読み出しビット線と書き込みビットを別々に設けたＭＲＡＭや、１つのＭＴＪ素子に複数ビットを記憶させるようにしたＭＲＡＭなどにも適用することができる。
【０２８１】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、書き込みテストモードでの書き込み電流の設定が複数可能であり、通常使用時よりも小さい値と大きい値を設定して誤書き込みマージンや書き込みマージンを評価することが可能になり、高信頼性を実現することができる。
【図面の簡単な説明】
【図１】 本発明に係るＭＲＡＭの全体構成の一例を示すブロック図。
【図２】 図１中のロウデコーダ＆書き込みワード線ドライバ／シンカーの回路例１を示す回路図。
【図３】 図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカーの回路例１を示す回路図。
【図４】 図１中の書き込み電流量御回路の例を示す回路図。
【図５】 図２中の書き込みワード線ドライバ／シンカーの動作例を示す波形図。
【図６】 図３中の書き込みビット線ドライバ／シンカーの動作例を示す波形図。
【図７】 図１中の設定回路の一例を示すブロック図。
【図８】 図７の設定回路内のレジスタ＜ｊ＞の回路例１を示す回路図。
【図９】 図７の設定回路内のレジスタ＜ｊ＞の回路例２を示す回路図。
【図１０】 図７の設定回路内のデコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例を示す回路図。
【図１１】 図１中のロウデコーダ＆書き込みワード線ドライバ／シンカーの回路例２を示す回路図。
【図１２】 図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカーの回路例２を示す回路図。
【図１３】 図１１中の書き込みワード線電流値制御信号ＩＷＬＣＴＲＬおよび書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬを生成する回路の一例を示す回路図。
【図１４】 図１３中の制御入力電流Ｉｓｒｃを生成する電流源回路の一例を示す回路図。
【図１５】 図２の書き込みＷＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＷＬドライバ／シンカーの回路例を示す回路図。
【図１６】 図３の書き込みＢＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカーの回路例を示す回路図。
【図１７】 図１１の書き込みＷＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＷＬドライバ／シンカーの回路例を示す回路図。
【図１８】 図１２の書き込みＢＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカーの回路例を示す回路図。
【図１９】 図２の書き込みＷＬドライバ／シンカーと図１５のモニタ用書き込みＷＬドライバ／シンカーを纏めて示す回路図。
【図２０】 図３の書き込みＢＬドライバ／シンカーと図１６のモニタ用書き込みＢＬドライバ／シンカーを纏めて示す回路図。
【図２１】 図１１の書き込みＷＬドライバ／シンカーと図１７のモニタ用書き込みＷＬドライバ／シンカーを纏めて示す回路図。
【図２２】 図１２の書き込みＢＬドライバ／シンカーと図１８のモニタ用書き込みＢＬドライバ／シンカーを纏めて示す回路図。
【図２３】 図１に示した全体構成の変形例を示すブロック図。
【図２４】 図１５のモニタ用書き込みＷＬドライバ／シンカーの変形例を示す回路図。
【図２５】 図１７のモニタ用書き込みＷＬドライバ／シンカーの変形例を示す回路図。
【図２６】 図１６のモニタ用書き込みＢＬドライバ／シンカーの変形例を示す回路図。
【図２７】 図１８のモニタ用書き込みＢＬドライバ／シンカーの変形例を示す回路図。
【図２８】 図１に示した全体構成の他の例を示すブロック図。
【図２９】 図２の書き込みＷＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＷＬドライバ／シンカーの別の回路例を示す回路図。
【図３０】 図３の書き込みＢＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＢＬドライバ／シンカーの別の回路例を示す回路図。
【図３１】 図１１の書き込みＷＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＷＬドライバ／シンカーの別の回路例を示す回路図。
【図３２】 図１２の書き込みＢＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＢＬドライバ／シンカーの別の回路例を示す回路図。
【図３３】 本発明のＭＲＡＭに対してメモリテスタ等で書き込みテストを行う場合のテストシーケンスの一例を示すフローチャート。
【図３４】 ＭＲＡＭのＭＴＪ素子の構造を概略的に示す断面図。
【図３５】 図３４のＭＴＪ素子の２つの磁性層の磁化の向きの２つの状態を説明するために示す図。
【図３６】 ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す斜視図。
【図３７】 図３６中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図。
【図３８】 ＭＴＪ素子の印加磁界の反転による抵抗値の変化特性（ＴＭＲ曲線）を示す特性図。
【図３９】 ＭＴＪ素子の対称なアステロイド曲線を示す特性図。
【図４０】 ＭＴＪ素子の実際のアステロイド曲線の一例として容易軸方向にオフセットがある非対称なアステロイド曲線を示す特性図。
【図４１】 ＭＴＪ素子の実際のアステロイド曲線の一例として困難軸方向にオフセットがある非対称なアステロイド曲線を示す特性図。
【図４２】 ＭＴＪ素子の実際のアステロイド曲線の一例として容易軸方向および困難軸方向の両方にオフセットがある非対称なアステロイド曲線を示す特性図。
【図４３】 ＭＴＪ素子の実際のアステロイド曲線の一例として困難軸側に開いてしまうような歪みがある非対称なアステロイド曲線を示す特性図。
【図４４】 アステロイド曲線の容易軸方向にオフセットがある非対称な場合にオフセット分の磁場をキャンセルするだけの書き込み電流を増加した場合のアステロイド曲線を示す特性図。
【図４５】 アステロイド曲線の容易軸方向側と困難軸方向側の両方にオフセットがある非対称な場合に両方とも磁場を増加するように書き込み電流を増加した場合のアステロイド曲線を示す特性図。
【図４６】 アステロイド曲線の困難軸側に開いてしまうような歪みがある場合に容易軸方向側の磁場が増加するように書き込み電流を増加した場合のアステロイド曲線を示す特性図。
【図４７】 アステロイド曲線の容易軸方向側と困難軸方向側の両方にオフセットがなくて、大きさおよび形状がばらついている対称な場合に書き込み電流を増加させて発生磁界を大きくした場合のアステロイド曲線を示す特性図。
【図４８】 アステロイド曲線の容易軸方向にオフセットがあって、大きさおよび形状がばらついたり、困難軸側に開いてしまうような歪みがある非対称な場合に書き込み電流を増加させて発生磁界を大きくした場合のアステロイド曲線を示す特性図。
【図４９】 ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値の方が誤書き込み誘発する磁界の最小値より小さい場合を示す図。
【図５０】 ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値と誤書き込み誘発する磁界の最小値との間に書き込み磁界を設定した場合に書き込めないセルや誤書き込みされるセルが発生する様子を示す図。
【図５１】 ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みテスト時に設定した書き込み磁界と実際の使用時の書き込み磁界とが異なる場合に書き込めないセルが発生する様子を示す図。
【符号の説明】
１１…ＭＲＡＭ、１２…メモリセルアレイ、１３…レファレンスセルアレイ、１４…ロウデコーダ＆書き込みワード線ドライバ、１５…書き込みワード線シンカー、１６Ａ、１７Ａ…カラムデコーダ＆書き込みビット線ドライバ／シンカー、１６Ｂ，１７Ｂ…レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー、１８…アドレスレシーバ、１９…データ入力レシーバ、２０…センスアンプ、２１…データ出力ドライバ、２２…制御回路、２３…設定回路、２４…書き込み電流量制御回路。
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）に係り、特にトンネル型磁気抵抗効果により“１”／“０”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるＭＲＡＭにおける書き込みテストモードに関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“１”／“０”情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、ＭＴＪと表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つＭＲＡＭが提案されている（例えば、非特許文献１参照）。
【０００３】
図３４は、ＭＲＡＭで用いられるＭＴＪ素子の断面構造を概略的に示す。
【０００４】
このＭＴＪ素子は、２つの磁性層（強磁性層、強磁性体膜）で１つの非磁性層（トンネルバリア膜）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行であるか反平行であるかによって“１”／“０”情報を記憶する。
【０００５】
通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層の磁化の向きを固定することによって、他方側の磁性層の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化可変側の磁性層は自由層（または記録層）、磁化固定側の磁性層は固定層（またはピン層）と呼ばれる。
【０００６】
図３５（ａ）および（ｂ）は、図３４に示したＭＴＪ素子の２つの磁性層の磁化の向きの２つの状態を示している。
【０００７】
図３５（ａ）に示すように、２つの磁性層の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図３５（ｂ）に示すように、２つの磁性層の磁化の向きが反平行である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
ＭＲＡＭでは、ＭＴＪ素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００１０】
図３６は、ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してＭＴＪ素子が配設される。このＭＴＪ素子は、長方形の長辺が書き込みワード線に沿い、短辺がビット線に沿い、長辺方向に沿うように磁化方向が付与されている。各ビット線は、同一行（または列）の複数のＭＴＪ素子の各固定層に接続されており、各書き込みワード線は同一列（または行）の複数のＭＴＪ素子の各自由層に近接して対向するように配置されている。
【００１２】
図３７は、図３６中の各MTJ 素子にそれぞれ読み出し用セル選択スイッチ素子としてＮＭＯＳトランジスタが直列に接続されてメモリセルが構成されている場合について、書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図３７において、半導体基板（例えばP 型Si基板）の表層部に選択的にNMOSFET のドレイン領域10またはソース領域11となる不純物拡散層(N+)が形成されており、チャネル領域上にゲート酸化膜12を介してゲート電極13が形成されている。14は第１金属配線層、15は第２金属配線層、16は第３金属配線層からなるMTJ 接続用配線、17は第１金属配線層14を前記不純物拡散層(N+)へ電気的に接続するためのコンタクト、18は第２金属配線層15から第１金属配線層14へ電気的に接続するためのコンタクト、19は第３金属配線層16から第２金属配線層15へ電気的に接続するためのコンタクト、20はMTJ 素子、21は第４配線層、22は第４金属配線層21をMTJ 素子20へ電気的に接続するためのコンタクトである。なお、配線層間には層間絶縁膜が形成されている。
【００１４】
なお、図３７中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００１５】
次に、図３６および図３７を参照してＭＴＪ素子に対する書き込み動作原理を説明する。
【００１６】
ＭＴＪ素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流により作られる磁界を用いてＭＴＪ素子の磁化の向きを平行または反平行にすることにより達成される。
【００１７】
即ち、ＭＴＪ素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、ＭＴＪ素子の磁化の向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、ＭＴＪ素子の磁化の向きは反平行となる。
【００１８】
ＭＴＪ素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたＭＴＪ素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたＭＴＪ素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００１９】
次に、ＭＴＪ素子の磁化の向きが変わる仕組みについて、図３８および図３９を参照しながら簡単に説明する。
【００２０】
図３８は、ＭＴＪ素子の印加磁界による抵抗値の変化特性（ＴＭＲ曲線）を示している。
【００２１】
図３９は、ＭＴＪ素子のアステロイド曲線を示している。
【００２２】
図３８に示すＭＴＪ曲線のように、ＭＴＪ素子のEasy-Axis （容易軸）方向に磁界Hxをかけると、ＭＴＪ素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、ＭＴＪ素子の磁性層の性質により変化する。現在では、MR比が50％程度のＭＴＪ素子も得られている。ＭＴＪ素子には、Easy-Axis 方向の磁界HxとHard-Axis （困難軸）方向の磁界Hyとの合成磁界が印加される。
【００２３】
図３８中の実線および点線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、ＭＴＪ素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているＭＴＪ素子のみにデータを書き込むことができる。
【００２４】
即ち、図３９に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ素子の磁性層の磁化の向きを反転させる（書き込む）ことができる。
【００２５】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子の磁性層の磁化の向きを反転させる（書き込む）ことはできない。
【００２６】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、ＭＴＪ素子に対するデータの書き込みを制御できる。
【００２７】
また、Easy-Axis 方向のみの磁界Hx（書き込みワード線電流のみによる磁界Hx）、あるいは、Hard-Axis 方向のみの磁界Hy（書き込みビット線電流のみによる磁界Hx）では、磁界がアステロイド曲線の外側に出ないので、書き込むことができない。
【００２８】
なお、ＭＴＪ素子からのデータの読み出しは、選択されたＭＴＪ素子に電流を流し、そのＭＴＪ素子の抵抗値を検出することにより容易に行うことができる。例えば、ＭＴＪ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＭＴＪ素子のみに電流が流れるため、そのＭＴＪ素子のデータを読み出すことができる。
【００２９】
ところで、ＭＲＡＭにおける書き込み動作に関しては、ＭＴＪ素子に常に正確に書き込みデータを書き込むこと、即ち、書き込み特性の安定化が要求される。書き込み特性の安定化は、特に、ＭＴＪ素子の記憶データと書き込みデータとが異なる場合に重要となる。このような場合には、ＭＴＪ素子の記憶層の磁化状態（磁化の向き）を安定して反転させなければならない。
【００３０】
図３９に示すように、アステロイド曲線がＸ軸およびＹ軸に対して対称の形を有している場合には、ＭＴＪ素子の自由層（記憶層）の磁化の向きは、反転方向（上向き、下向き）にかかわらず、磁化反転に必要な一定の合成磁界により反転させることができる。
【００３１】
しかし、製造される全てのチップ（同一または異なるウェハから採取されるもの）、１チップ内の全てのメモリセルアレイ（ブロック）、または、メモリセルアレイ内の全てのＭＴＪ素子に対して、ＭＴＪ素子のアステロイド曲線を同じにする、即ち、Ｘ軸およびＹ軸に対して対称の形にすることは、現実的に困難である。
【００３２】
実際は、ＭＴＪ素子のアステロイド曲線は、例えば図４０乃至図４３に示すように、チップ毎、メモリセルアレイ毎、ワード線／ビット線毎、または、ＭＴＪ素子毎に互いに異なっている（Ｘ軸およびＹ軸に対して非対称の形を有している）。
【００３３】
この場合、磁化反転に使用する合成磁界Hx+Hy の強さが一定であると仮定すると、磁化の向きの反転方向によっては、合成磁界Hx+Hy の強さがアステロイド曲線の外側まで達することができず、ＭＴＪ素子の磁化の向きを反転させることができない場合が生じる。
【００３４】
ＭＴＪ素子のアステロイド曲線がＸ軸、Ｙ軸に対して非対称となる原因として、以下に詳述するように、製造プロセスにおける種々のばらつきが考えられる。
【００３５】
＜ＭＴＪ素子の形状＞
設計上は、全てのＭＴＪ素子が同じ形状であったとしても、実際には、製造ばらつきにより、ＭＴＪ素子の形状は、微妙に異なるものとなる。
【００３６】
ＭＴＪ素子の形状は、磁区の大きさや、反磁界（磁性体内で発生する磁界で、かつ、外部磁界の向きに対して逆向きの磁界）の強さを決定するため、ＭＴＪ素子の形状が異なるということは、ＭＴＪ素子毎に、磁区の大きさや反磁界の強さが異なることを意味する。つまり、ＭＴＪ素子の磁化の向きを反転させるために必要な磁界の強さが、ＭＴＪ素子毎に異なり、ＭＴＪ素子のアステロイド曲線がＸ軸およびＹ軸に対して非対称となる。
【００３７】
＜ＭＴＪ素子の磁性層の厚さ／組成＞
ＭＴＪ素子の磁性層（自由層、固定層）の厚さが増えると、磁化の向きを反転させるために必要な磁界の強さも大きくなる。つまり、ＭＴＪ素子の磁性層の厚さのばらつきは、ＭＴＪ素子のアステロイド曲線がＸ軸およびＹ軸に対して非対称となる原因となる。
【００３８】
ＭＴＪ素子の自由層（記憶層）を構成する磁性材料としては、鉄族（Ｆｅ，Ｎｉ，Ｃｏなど）からなる合金を使用することが現在では一般的であるが、合金には、組成ばらつきが存在する可能性がある。
【００３９】
ＭＴＪ素子の自由層を構成する合金に組成ばらつきが存在すると、ＭＴＪ素子毎に、飽和磁化が異なってしまう。また、ＭＴＪ素子の自由層を構成する合金は、多結晶構造となるのが一般的であるが、結晶軸の磁気異方性が大きくなると、全てのＭＴＪ素子のアステロイド曲線をＸ軸およびＹ軸に対して対称とすることは、非常に困難となる。
【００４０】
なお、仮に、全てのＭＴＪ素子のアステロイド曲線がＸ軸およびＹ軸に対して対称であったとしても、書き込み線とＭＴＪ素子との位置関係がずれた場合には、書き込み不能、即ち、ＭＴＪ素子に必要な合成磁界を与えても、ＭＴＪ素子の自由層の磁化の向きが反転しない場合がある。
【００４１】
即ち、設計段階において、理想的なＭＴＪ素子の形状および理想的な書き込み線とＭＴＪ素子との位置関係に基づいて、磁化の向きの反転に必要な磁界を発生させる書き込み電流の最小値を求めたとしても、製造段階において、マスクの合せずれにより、書き込み線とＭＴＪ素子との位置関係などがずれた場合には、書き込み不能となることがある。
【００４２】
上記したように、従来の磁気ランダムアクセスメモリにおいては、製造時に発生するＭＴＪ素子の形状のばらつきや、ＭＴＪ素子の厚さ／組成のばらつきなどにより、アステロイド曲線がＸ軸およびＹ軸に対して対称とならないＭＴＪ素子が発生し、また、アステロイド曲線がＸ軸およびＹ軸に対して対称であっても、書き込み線とＭＴＪ素子との位置関係などがずれることにより、書き込み不能となる場合があった。このような現象は、特に、磁気ランダムアクセスメモリの開発当初において度々発生していた。
【００４３】
この問題を解決するために、例えば書き込み電流を増加させて発生磁界を大きくすると、選択したセルへの書き込みを成功させることができるが、隣接セルへの誤書き込みを誘発する。これについて、ＭＴＪ素子の実際のアステロイド曲線を示す図４０乃至図４８を参照しながら説明する。
【００４４】
図４０に示すように、アステロイド曲線の容易軸方向にシフト（オフセット）して非対称になっている場合には、図４４に示すように、オフセット分の磁場をキャンセルするだけの書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４５】
図４１に示すように、アステロイド曲線の困難軸方向にシフト（オフセット）して非対称になっている場合には、図４５に示すように、オフセット分の磁場をキャンセルするだけの書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４６】
図４２に示すように、アステロイド曲線の容易軸方向および困難軸方向の両方にオフセットして非対称になっている場合には、図４４および図４５に示すように、オフセット分の磁場をキャンセルするだけの書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４７】
図４３に示すように、アステロイド曲線の困難軸側で曲線が開いてしまうような歪みがあって非対称になっている場合には、図４６に示すように、容易軸方向側の磁場が増加するように書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４８】
また、図４７に示すように、アステロイド曲線の容易軸方向側と困難軸方向側の両方にオフセットがなくて、対称であっても、曲線の大きさおよび形状がばらついている対称な場合には、書き込み電流を増加させて発生磁界を大きくすることにより、選択したセルへの書き込みを成功させることができる。
【００４９】
また、図４８に示すように、アステロイド曲線の容易軸方向にオフセットがあって、曲線の大きさおよび形状がばらついたり、困難軸側に開いてしまうような歪みがある非対称な場合には、書き込み電流を増加させて発生磁界を大きくすることは、選択したセルへの書き込みを成功させることができる。
【００５０】
さらに、図４７および図４８中に一点鎖線で示すようなアステロイド曲線を持つようなセルは、困難軸方向の磁界Hyのみ、あるいは、容易軸方向の磁界Hxのみで、アステロイド曲線を越え、磁化反転が生じることを表わしている。つまり、ワード線電流のみによる磁界、あるいは、ビット線電流のみによる磁界で書き込みが行われてしまうので、ワード線とビット線の一方のみ選択された場合に書き込み状態になる。
【００５１】
ここで、図３６に示したようにセルが二次元アレイ上に配置されている場合を考えると、セルアレイのうち、書き込みビット線ＢＬに電流は流れない（書き込みビット線ＢＬが選択されていない）が、書き込みワード線ＷＬに電流が流れるセルが存在する。この場合、前記したように書き込みワード線ＷＬの電流のみでアステロイド曲線を越える磁界を発生してしまうと、書き込みビット線ＢＬでは選択されていない半選択セルに対してデータを書き込んでしまうという問題が発生する。
【００５２】
以上のことから、書き込み電流には上限と下限が存在し、図４９に示すように、書き込みに要する磁場の上限値が、誤書き込みを誘発する磁場の下限を超していなければ問題ない。
【００５３】
図４９は、ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値の方が誤書き込み誘発する磁界の最小値より小さい場合を示す。
【００５４】
図５０は、ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値と誤書き込み誘発する磁界の最小値との間に書き込み磁界を設定した場合に書き込めないセルや誤書き込みされるセルが発生する様子を示す。
【００５５】
図５０に示すような場合、書き込みに要する磁場の上限と、誤書き込みを誘発する磁場の下限との間（例えば中間値）に書き込み電流を設定すると、ＭＴＪ素子と書き込み電流のための配線の位置の合わせずれ、ＭＴＪ素子の形状などの製造ばらつきにより、書き込めないセルや誤書き込みされてしまうセルが出てくる。これらのセルを従来のメモリと同様に冗長セルで置き換えることはできる。
【００５６】
しかし、書き込み電流の設定値が一つしかない場合は、書き込みテスト時と実際に使用している時で使用環境が異なる場合、書き込みテスト時と実際の使用時に書き込み電流が違っていることが起こり得る。例えば書き込み時に電源電圧にスパイク状の低下がみられた場合には、書き込み電流は減少し、書き込みテスト時に余裕がない状態でパスしていたセルは書き込み不能となる。
【００５７】
図５１は、ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みテスト時に設定した書き込み磁界と実際の使用時の書き込み磁界とが異なる場合に書き込めないセルが発生する様子を示す。
【００５８】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００５９】
【発明が解決しようとする課題】
前記したように従来のＭＲＡＭは、製造ばらつきにより、ＭＴＪ素子の書き込み特性またはアステロイド曲線がチップ毎またはセルアレイ（ブロック）毎に、互いに異なる場合がある。このような書き込み特性のばらつきとして、ＭＴＪ素子のアステロイド曲線のずれ（Ｘ軸およびＹ軸に対して非対称）がある場合や、Ｘ軸およびＹ軸に対して対称であっても書き込み線とＭＴＪ素子との位置関係などがずれている場合に書き込み不能になるという問題があった。
【００６０】
このような書き込み特性のばらつきに起因する書き込み不能という現象を防止するために、本願出願人に係る特願２００２−１７９９１４号の「磁気ランダムアクセスメモリ」により、ＭＴＪ素子に対する書き込み電流の大きさ（書き込み磁界の強さ）を制御することにより、チップ毎、メモリセルアレイ毎、ワード線／ビット線毎、または、ＭＴＪ素子毎に、書き込み電流の大きさ、即ち、ＭＴＪ素子の自由層（記憶層）の磁化の向きを反転させるために必要な書き込み磁界の強さを設定するための回路（磁化の反転方向に対して個別に設定できる機能を含む）が提案されている。
【００６１】
さらに、前記したように従来のＭＲＡＭは、書き込みテスト時に余裕がない状態でパスしていたセルが実際の使用時に書き込み不能となるおそれがあるので、このように余裕がないセルをテスト時に検知することが望まれる。
【００６２】
本発明は上記の事情に鑑みてなされたもので、書き込みテストモードの場合に通常動作時の設定値に対して余裕がない状態で書き込みをメモリパスするセルも検知することが可能になり、誤書き込みテストモードの場合に通常動作時の設定値に対して余裕がない状態で誤書き込みをパスするメモリセルも検知することが可能になる磁気ランダムアクセスメモリを提供することを目的とする。
【００６３】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの第１の態様は、メモリ素子である磁気抵抗効果素子が二次元平面的に配置されたメモリセルアレイと、前記メモリセルアレイの行方向の磁界と列方向の磁界を発生させることによって前記磁気抵抗効果素子に選択的にデータを書き込む書き込み手段と、書き込みテストモードにおいて前記行方向の電流の設定値と列方向の電流の設定値をそれぞれ複数存在する設定値の中から選択するように切り替え可能な制御回路と、前記行方向の書き込み電流および前記列方向の書き込み電流をそれぞれモニタする手段とを具備し、前記書き込み手段は、前記行方向の書き込み電流をドライブする行方向ドライブ回路と、前記行方向の書き込み電流を吸収する行方向シンカー回路と、前記列方向の書き込み電流をドライブする列方向ドライブ回路と、前記列方向の書き込み電流を吸収する列方向シンカー回路とを有し、前記書き込み電流をモニタする手段は、前記行方向ドライブ回路および前記行方向シンカー回路のレプリカ回路からなり、モニタ用行線に対応して設けられているモニタ用行方向ドライブ回路およびモニタ用行方向シンカー回路と、前記列方向ドライブ回路および前記列方向シンカー回路のレプリカ回路からなり、モニタ用列線に対応して設けられているモニタ用列方向ドライブ回路およびモニタ用列方向シンカー回路とを有することを特徴とする。
【００６４】
本発明の磁気ランダムアクセスメモリの第２の態様は、互いに交差する第１および第２書き込み線と、前記第１および第２書き込み線の交差点に配置される磁気抵抗効果素子と、前記第１書き込み線に第１書き込み電流を供給するための第１ドライバと、前記第２書き込み線に第２書き込み電流を供給するための第２ドライバと、前記第１書き込み電流の電流量を制御するための第１設定データおよび前記第２書き込み電流の電流量を制御するための第２設定データが登録される設定回路と、書き込みテストモードにおいて前記第１書き込み電流の電流量を少なくとも二段階に切り替え、前記第２書き込み電流の電流量を少なくとも二段階に切り替える制御回路を具備し、前記第１ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第１書き込み電流の電流量の切り替え制御を行い、前記第２ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第２書き込み電流の電流量の切り替え制御を行うことを特徴とする。
【００６５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００６６】
（全体構成）
図１は、本発明に係るＭＲＡＭの主要部の全体構成の一例を示している。
【００６７】
図１に示すＭＲＡＭ１１は、それ自体で１つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の１つのブロックであってもよい。メモリセルアレイ（データセル）１２は、実際に、データを記憶する機能を有し、レファレンスセルアレイ１３は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【００６８】
メモリセルアレイ１２およびレファレンスセルアレイ１３からなるセルアレイのＹ方向（Easy-Axis 方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み出しワード線ドライバ）１４が配置され、他の１つには、書き込みワード線シンカー１５が配置される。
【００６９】
ロウデコーダ＆ドライバ１４は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの１つを選択し、かつ、選択された１つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー１５は、書き込み動作時、例えば、選択された１つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【００７０】
ロウデコーダ＆ドライバ１４は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線（書き込みワード線と一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ２０は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【００７１】
メモリセルアレイ１２のＸ方向（Hard-Axis 方向）の２つの端部のうちの１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａが配置され、他の１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ａが配置される。
【００７２】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線（またはデータ選択線）のうちの１つを選択し、かつ、選択された１つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲートおよびカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ２０に電気的に接続する機能を有する。
【００７３】
レファレンスセルアレイ１３のＸ方向の２つの端部のうちの１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂが配置され、他の１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ｂが配置される。
【００７４】
レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レファレンスセルアレイ１３にレファレンスデータを記憶させる機能を有する。カラムトランスファゲートおよびカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ２０に転送する機能を有する。
【００７５】
アドレスレシーバ１８は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ＆ドライバ１４に転送し、カラムアドレス信号をカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。データ入力レシーバ１９は、書き込みデータをカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。また、データ出力ドライバ２１は、センスアンプ２０で検出された読み出しデータをＭＲＡＭチップの外部へ出力する。
【００７６】
制御回路２２は、／ＣＥ（Chip Enable）信号、／ＷＥ（Write Enable）信号および／ＯＥ（Output Enable）信号を受け、ＭＲＡＭ１１の動作を制御するものである。制御回路２２は、書き込み動作時に書き込み信号ＷＲＩＴＥを書き込み電流量御回路２４に与える。また、書き込みテスト動作時には、さらにテストモード信号（例えばｂＭＯＤＥ１、ＭＯＤＥ２）を生成する。このテストモード信号は、書き込み電流量制御回路２４を経由して、あるいは経由しないで、ロウデコーダ＆ドライバ１４、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに与えられる。
【００７７】
書き込み電流量制御回路２４は、書き込み信号ＷＲＩＴＥを受けると、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【００７８】
書き込みワード線ドライブ信号ＷＷＬＤＲＶは、ロウデコーダ＆ドライバ１４に供給され、書き込みワード線シンク信号ＷＷＬＳＮＫは、書き込みワード線シンカー１５に供給される。書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫは、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに供給される。
【００７９】
設定回路２３は、プログラミング素子を有しており、そのプログラミング素子には、書き込みワード／ビット線電流の電流量を決定するための設定データがプログラムされる。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、ＭＴＪ素子や、ＭＴＪ素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【００８０】
この設定回路２３は、書き込み動作時、設定データに基づいて、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞と書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を生成する。
【００８１】
書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞は、書き込み電流量制御回路２４を経由して、あるいは経由しないで、ロウデコーダ＆ドライバ１４に与えられる。
【００８２】
書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込み電流量制御回路２４を経由して、または、経由しないで、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに与えられ、書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞は、書き込み電流量制御回路２４を経由して、あるいは、経由しないで、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに与えられる。
【００８３】
ロウデコーダ＆ドライバ１４は、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”の時、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞に基づいて、ロウアドレス信号により選択された書き込みワード線に流れる書き込み電流の値（大きさ）を決定する。
【００８４】
書き込みワード線シンカー１５およびカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”の時、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞に基づいて、カラムアドレス信号により選択された書き込みビット線に流れる書き込み電流の値（大きさ）を決定する。
【００８５】
書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流を流す時に、その書き込みビット線電流の値を決定する。
【００８６】
書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流を流す時に、その書き込みビット線電流の値を決定する。
【００８７】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”になるタイミングよりも遅らせることにより、書き込みワード／ビット線の電位を完全に０Ｖにする、といった効果を得ることができる。
【００８８】
上記構成のＭＲＡＭの特性調査テストモードにおいては、例えばデータ入出力端子から入力される設定データＤ＜ｊ＞に基づいて、ＭＴＪ素子に対する書き込み特性を調査するためのテストを実施することができる。このテストにより、メモリセルアレイ１２内のＭＴＪ素子の書き込み特性を把握し、通常の書き込み動作時における書き込みワード／ビット線電流の値（合成磁界Hx，Hyの強さ）を決定する。なお、このテストモードにおいて、設定データＤ＜ｊ＞は、アドレス端子から入力させるようにしてもよい。
【００８９】
上記特性調査テストモードの結果を受けて、この後、設定データのプログラミング動作が行われる。このプログラミング動作は、特性調査テストモードの結果、即ち、書き込みワード／ビット線電流の値を、設定回路２３内のプログラミング素子にプログラミングする動作のことである。
【００９０】
プログラミング動作時には、プログラム信号が“Ｈ”になり、データ入出力端子またはアドレス端子から入力される設定データＤ＜ｊ＞の値を制御し、通常の書き込み動作時における書き込みワード／ビット線電流の値を設定回路２３内のプログラミング素子にプログラミングする。
【００９１】
次に、図１中の各部の構成および動作について詳細に説明する。
【００９２】
＜ＷＬドライバ／シンカー、ＢＬドライバ／シンカーの第１の実施形態＞
第１の実施形態は、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて、ＷＬドライバ／シンカー、ＢＬドライバ／シンカー部でドライバ側のMOS トランジスタのチャネル幅の総計を変えることにより、書き込み電流値を変更可能とした。その一例を以下に説明する。
【００９３】
（ロウデコーダ＆書き込みワード線ドライバ／シンカー）
図２は、図１中のロウデコーダ＆書き込みワード線ドライバ１４／シンカー１５の１ロウ分の具体的な回路例１を示している。
【００９４】
ロウデコーダ＆書き込みワード線ドライバ１４の１ロウ分は、ＡＮＤゲート回路ＡＤ１、複数のＮＡＮＤゲート回路ＮＤＷＳｉ（ｉ＝０〜５、代表的に０、３、４、５のみ示す）およびＰチャネルＭＯＳトランジスタＷＳｉから構成される。
【００９５】
ＡＮＤゲート回路ＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび複数ビットから構成されるロウアドレス信号（ロウｉ毎に異なる）が入力される。
【００９６】
ＮＡＮＤゲート回路ＮＤＷＳｉのうちの一部（ＮＤＷＳ０〜ＮＤＷＳ３）の２つの入力端子の一方には、書き込みワード線電流量信号ＷＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＷＳ４の２つの入力端子の一方には、モード信号ｂＭＯＤＥ１が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＷＳ５の２つの入力端子の一方には、モード信号ＭＯＤＥ２が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。
【００９７】
ＰチャネルＭＯＳトランジスタＷＳｉのゲートは、ＮＡＮＤゲート回路ＮＤＷＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ＝１，…）の一端に接続される。
【００９８】
書き込みワード線シンカー１５の１ロウ分は、ＮチャネルＭＯＳトランジスタＴＮ１から構成される。ＮチャネルＭＯＳトランジスタＴＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｉの他端に接続される。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【００９９】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、アンド回路ＡＤ１の出力信号が“Ｈ”となるため、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じて、所定の値（大きさ）を有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【０１００】
なお、通常使用時には、テストモード信号bMODE1=H,MODE2=Lであり、ＰＭＯＳトランジスタＷＳ４がオン、ＰＭＯＳトランジスタＷＳ５がオフ状態であり、ＰＭＯＳトランジスタＷＳ４の電流が書き込みワード線電流に加えられている。
【０１０１】
書き込みテスト時には、テストモード信号bMODE1,MODE2によって書き込みワード線電流の電流値を切り替え可能になっている。即ち、書き込み電流のマージンをみるテストモードでは、MODE2=L のままでbMODE1=Lとなり、ドライバ側のMOSトランジスタのチャネル幅の総計が減り、書き込み電流が通常使用時よりも減る。これに対して、誤書き込み電流のマージンをみるテストモードでは、bMODE1=HのままでMODE2=H となり、ドライバ側のMOS トランジスタのチャネル幅の総計が増え、書き込み電流が通常使用時よりも増える。
【０１０２】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【０１０３】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の値を制御することにより、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の大きさ（電流量）を制御することができる。
【０１０４】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０１０５】
なお、書き込みワード線電流の値（大きさ）を制御するに当たっては、第１に、複数のＰチャネルＭＯＳトランジスタＷＳｉのサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＷＳｉのうちのオン状態の数を変える、という制御方法を使用できる。
【０１０６】
第２に、複数のＰチャネルＭＯＳトランジスタＷＳｉのサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、ＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０１０７】
第３に、これら第１および第２の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＷＳｉのサイズを互いに変え、かつ、ＰチャネルＭＯＳトランジスタＷＳｉのオン状態のトランジスタの数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０１０８】
（カラムデコーダ＆書き込みビット線ドライバ／シンカー）
図３は、図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ、１７Ａの１カラム分の具体的な回路例１を示している。
【０１０９】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａの１カラム分は、ＡＮＤゲート回路ＡＤ２，ＡＤ３、ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝０〜３、８、９、代表的に０、３、８、９のみ示す）、ＰチャネルＭＯＳトランジスタＢＳｉおよびＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０１１０】
ＡＮＤゲート回路ＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０１１１】
ＮＡＮＤゲート回路ＮＤＢＳｉのうちの一部ＮＤＢＳ０〜ＮＤＢＳ７の２つの入力端子の一方には、書き込みビット線電流量信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。
【０１１２】
ＮＡＮＤゲート回路ＮＤＢＳ８の２つの入力端子の一方には、モード信号ｂＭＯＤＥ１が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＢＳ９の２つの入力端子の一方には、モード信号ＭＯＤＥ２が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。
【０１１３】
ＰチャネルＭＯＳトランジスタＢＳｉのゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０１１４】
ＡＮＤゲート回路ＡＤ３には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０１１５】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０１１６】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａの１カラム分は、ＡＮＤゲート回路ＡＤ４、ＡＤ５、ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝４〜７、１０、１１、代表的に４、７、１０、１１のみ示す）、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７およびＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０１１７】
ＡＮＤゲート回路ＡＤ４には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０１１８】
ＮＡＮＤゲート回路ＮＤＢＳｉのうちの一部ＮＤＢＳ４〜ＮＤＢＳ７の２つの入力端子の一方には、書き込みビット線電流量信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。
【０１１９】
ＮＡＮＤゲート回路ＮＤＢＳ１０の２つの入力端子の一方には、モード信号ｂＭＯＤＥ１が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。ＮＡＮＤゲート回路ＮＤＢＳ１１の２つの入力端子の一方には、モード信号ＭＯＤＥ２が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。
【０１２０】
ＰチャネルＭＯＳトランジスタＢＳｉのゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０１２１】
ＡＮＤゲート回路ＡＤ５には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０１２２】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０１２３】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【０１２４】
従って、選択されたカラムｉでは、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かって流れる書き込み電流の値（大きさ）が決定される。
【０１２５】
また、書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かって流れる書き込み電流の値（大きさ）が決定される。
【０１２６】
なお、通常使用時には、テストモード信号bMODE1=H,MODE2=Lであり、ＰＭＯＳトランジスタＢＳ８およびＢＳ１０がオン、ＰＭＯＳトランジスタＢＳ９およびＢＳ１１がオフ状態であり、ＰＭＯＳトランジスタＢＳ８またはＢＳ１０の電流が書き込みビット線電流に加えられている。書き込みテスト時には、テストモード信号bMODE1,MODE2によって書き込みビット線電流の電流値を切り替え可能になっている。
【０１２７】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）の時には、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞により、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３の少なくとも１つがオン状態になり、また、ＮチャネルＭＯＳトランジスタＢＮ１もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流が流れる。
【０１２８】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）の時には、書き込みビット線電流量信号ＢＳ＜４＞〜ＢＳ＜７＞により、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７のうちの少なくとも１つがオン状態となり、また、ＮチャネルＭＯＳトランジスタＢＮ０もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流が流れる。
【０１２９】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞の値を制御することにより、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の大きさ（電流量）を制御することができる。
【０１３０】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０１３１】
なお、書き込みビット線電流の値（大きさ）を制御するに当たっては、第１に、複数のＰチャネルＭＯＳトランジスタＢＳｉのサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のうちのオン状態のトランジスタの数を変える、という制御方法を使用できる。
【０１３２】
第２に、複数のＰチャネルＭＯＳトランジスタＢＳｉのサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０１３３】
第３に、これら第１および第２の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＢＳｉのサイズを互いに変え、かつ、ＰチャネルＭＯＳトランジスタＢＳｉのうちのオン状態のトランジスタの数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０１３４】
（書き込み電流量制御回路）
次に、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する書き込み電流量制御回路の例について説明する。
【０１３５】
図４は、図１中の書き込み電流量御回路の例を示している。
【０１３６】
書き込み電流量御回路２４は、ＷＷＬＤＲＶ生成回路２５Ｘ、ＷＷＬＳＮＫ生成回路２５Ｙ、ＷＢＬＤＲＶ生成回路２６ＸおよびＷＢＬＳＮＫ生成回路２６Ｙから構成される。
【０１３７】
ＷＷＬＤＲＶ生成回路２５Ｘは、インバータ回路ＩＶ０，ＩＶ１から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線ドライブ信号ＷＷＬＤＲＶを生成する。ＷＷＬＳＮＫ生成回路２５Ｙは、ＮＡＮＤゲート回路ＮＤ１および遅延回路２７から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【０１３８】
ＷＢＬＤＲＶ生成回路２６Ｘは、インバータ回路ＩＶ２，ＩＶ３から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ドライブ信号ＷＢＬＤＲＶを生成する。ＷＢＬＳＮＫ生成回路２６Ｙは、ＮＡＮＤゲート回路ＮＤ２および遅延回路２８から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０１３９】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。書き込み信号ＷＲＩＴＥが“Ｌ”から“Ｈ”に変化すると、書き込みワード／ビット線ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫ／書き込みビット線シンク信号ＷＢＬＳＮＫがほぼ同時に“Ｌ”から“Ｈ”に変化する。
【０１４０】
遅延回路２７，２８は、書き込み信号ＷＲＩＴＥが“Ｈ”から“Ｌ”に変化し、かつ、書き込みワード／ビット線ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”に変化してから、書き込みワード線シンク信号ＷＷＬＳＮＫ／書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”から“Ｌ”に変化するまでの時間（インターバル）を決定する。このインターバルは、書き込み動作終了後、書き込みワード線ＷＷＬｉの電位を０Ｖにするための期間である。
【０１４１】
（動作波形例）
図５は、図２に示した書き込みワード線ドライバ１４／シンカー１５の動作波形例を示している。
【０１４２】
書き込み信号ＷＲＩＴＥが“Ｈ”になると、これを受けて、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になる。この時、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じた電流波形を有する書き込みワード線電流が、書き込みワード線ＷＷＬｉに流れる。
【０１４３】
書き込み信号ＷＲＩＴＥが“Ｌ”になると、これを受けて、まず、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”になる。そして、それから図４中の遅延回路２７の遅延時間により決まる一定期間が経過した後、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｌ”になる。この一定期間は、書き込み動作終了後、書き込みワード線ＷＷＬｉの電位を０Ｖにするための期間である。
【０１４４】
図６は、図３に示した書き込みビット線ドライバ／シンカー１６Ａおよび１７Ａの動作波形例を示している。
【０１４５】
書き込み信号ＷＲＩＴＥが“Ｈ”になると、これを受けて、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になる。この時、書き込みデータＤＡＴＡの値に応じた向きを有し、かつ、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞，ＢＳ＜４＞〜ＢＳ＜７＞の値に応じた電流波形を有する書き込みビット線電流が、書き込みビット線ＷＢＬｉに流れる。
【０１４６】
書き込み信号ＷＲＩＴＥが“Ｌ”になると、これを受けて、まず、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｌ”になる。その後、図４中の遅延回路２８の遅延時間により決まる一定期間が経過した後、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｌ”になる。この一定期間は、書き込み動作終了後、書き込みビット線ＷＢＬｉの電位を０Ｖにするための期間である。
【０１４７】
（設定回路）
図７は、図１中の設定回路２３の一例を示している。
【０１４８】
設定回路２３は、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を生成する第１部分と、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を生成する第２部分とから構成される。
【０１４９】
第１部分は、書き込みワード線電流の電流量を決定する設定データがプログラムされるレジスタ＜０＞，＜１＞と、レジスタ＜０＞，＜１＞の出力信号ＴＤ＜０＞，ＴＤ＜１＞，ｂＴＤ＜０＞，ｂＴＤ＜１＞をデコードして、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞を出力するデコーダＷＳ＜０＞〜ＷＳ＜３＞とを有している。
【０１５０】
第２部分は、書き込みビット線電流の電流量を決定する設定データがプログラムされるレジスタ＜２＞〜＜４＞と、レジスタ＜２＞〜＜４＞の出力信号ＴＤ＜２＞〜ＴＤ＜４＞，ｂＴＤ＜２＞〜ｂＴＤ＜４＞をデコードして、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞を出力するデコーダＢＳ＜０＞〜ＢＳ＜７＞とを有している。
【０１５１】
本例では、チップ毎、または、セルアレイ毎に、書き込みワード線／ビット線電流を設定することを前提とする。チップ毎に、書き込みワード線／ビット線電流を設定する場合には、チップ内には、設定回路２３が１個だけ設けられる。チップ内に複数のセルアレイが存在し、セルアレイ毎に、書き込みワード線／ビット線電流を設定する場合には、チップ内には、セルアレイの数と同じ数の設定回路２３が設けられる。
【０１５２】
レジスタ＜０＞，＜１＞には、書き込みワード線電流の電流量を決定する設定データがプログラムされる。書き込みワード線電流の電流量は、図２を参照して前述したように、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞により制御される。本例では、レジスタ＜０＞，＜１＞に登録される２ビットの設定データにより、書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞のうちの１つが“Ｈ”となる。つまり、図２中のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを変えることにより、４通りの電流量を実現できる。
【０１５３】
なお、レジスタ＜０＞，＜１＞に登録される２ビットの設定データにより、“Ｈ”となる書き込みワード線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞の数を制御するようにしてもよい。この場合、図２中のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを同じにしても、４通りの電流量を実現できる。
【０１５４】
Ｄ＜０＞，Ｄ＜１＞は、テストモード時にＭＲＡＭチップの外部から入力される設定データである。テストモード時には、この設定データに基づいて書き込みワード線電流の電流量を決定し、ＭＴＪ素子の特性をテストすることができる。
【０１５５】
また、Ｄ＜０＞，Ｄ＜１＞は、設定データの登録時にＭＲＡＭチップの外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、レジスタ＜０＞、＜１＞内の記憶素子に設定データを電気的にプログラムすることができる。
【０１５６】
レジスタ＜２＞〜＜４＞には、書き込みビット線電流の電流量を決定する設定データがプログラムされる。書き込みビット線電流の電流量は、図３を参照して前述したように、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜３＞により制御される。本例では、レジスタ＜２＞〜＜４＞に登録される３ビットの設定データにより、書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞のうちの１つが“Ｈ”となる。
【０１５７】
つまり、図３中のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３のサイズを変えることにより、書き込みビット線ドライバ１６Ａから書き込みビット線シンカー１７Ａに向かう書き込みビット線電流の電流量を４通りだけ用意することができる。また、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７のサイズを変えることにより、書き込みビット線ドライバ１７Ａから書き込みビット線シンカー１６Ａに向かう書き込みビット線電流の電流量を４通りだけ用意することができる。
【０１５８】
なお、レジスタ＜２＞〜＜４＞に登録される３ビットの設定データにより、“Ｈ”となる書き込みビット線電流量信号ＢＳ＜０＞〜ＢＳ＜７＞の数を制御するようにしてもよい。この場合、図３中のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズを同じにしても、書き込みビット線電流の各向きに対して、４通りの電流量を実現できる。
【０１５９】
Ｄ＜２＞〜Ｄ＜４＞は、テストモード時にＭＲＡＭチップの外部から入力される設定データである。テストモード時には、この設定データに基づいて書き込みビット線電流の電流量を決定し、ＭＴＪ素子の特性をテストすることができる。
【０１６０】
また、Ｄ＜２＞〜Ｄ＜４＞は、設定データの登録時にＭＲＡＭチップの外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、レジスタ＜２＞〜＜４＞内の記憶素子に設定データを電気的にプログラムすることができる。
【０１６１】
（レジスタ＜ｊ＞の回路例１）
図８は、図７に示した設定回路２３内のレジスタ＜ｊ＞の回路例１を示している。レジスタ＜ｊ＞（ｊ＝０，１，２，３，４）は、プログラムされた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するためのプログラムデータ出力回路２９と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するための入力データ転送回路３０とから構成される。
【０１６２】
プログラムデータ出力回路２９は、設定データを記憶するためのレーザ溶断ヒューズ（laser blow fuse）２９ａを有している。レーザ溶断ヒューズ２９ａの切断の有無により、１ビットデータを記憶する。ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９ａは、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳトランジスタＰ１は、常に、オン状態となっている。
【０１６３】
ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９ａの接続点は、インバータＩ９およびトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。
【０１６４】
入力データ転送回路３０は、トランスファゲートＴＧ１〜ＴＧ３およびインバータＩ５，Ｉ６から構成される。インバータＩ５，Ｉ６とトランスファゲートＴＧ３は、ラッチ回路を構成している。
【０１６５】
通常動作モードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファゲートＴＧ４は、オン状態となり、トランスファゲートＴＧ１，ＴＧ２は、オフ状態となる。
【０１６６】
従って、レーザ溶断ヒューズ２９ａにプログラムされた設定データが、トランスファゲートＴＧ４およびインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０１６７】
特性調査テストモードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｈ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｌ”となる。このため、トランスファゲートＴＧ２はオン状態となり、トランスファゲートＴＧ４はオフ状態となる。
【０１６８】
従って、外部端子（データ入力端子、アドレス端子など）から入力されてトランスファゲートＴＧ３およびインバータＩ５、Ｉ６からなるラッチ回路にラッチされた設定データＤ＜ｊ＞が、トランスファゲートＴＧ２から出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０１６９】
特性調査テストモードで使用されるデータは、設定用信号ＶＣＳＥＴ、ｂＶＣＳＥＴにより、外部端子から入力された設定データＤ＜ｊ＞をトランスファゲートＴＧ３およびインバータＩ５、Ｉ６からなるラッチ回路にラッチする。つまり、設定用信号ＶＣＳＥＴが“Ｈ”となり、設定用信号ｂＶＣＳＥＴが“Ｌ”となる。このため、トランスファゲートＴＧ１はオン状態となり、トランスファゲートＴＧ３はオフ状態となり、設定データＤ＜ｊ＞は外部端子から入力可能状態となる。その後、設定用信号ＶＣＳＥＴが“Ｌ”となり、設定用信号ｂＶＣＳＥＴが“Ｈ”となり、トランスファゲートＴＧ１はオフ状態となり、トランスファゲートＴＧ３はオン状態となり、外部端子から入力された設定データＤ＜ｊ＞は、トランスファゲートＴＧ３およびインバータＩ５，Ｉ６からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【０１７０】
なお、設定データを記憶するための記憶素子は、レーザ溶断ヒューズの他に、例えば磁化状態によりデータを記憶するＭＴＪ素子や、トンネルバリアを絶縁破壊するか否かでデータを記憶するＭＴＪ素子などを使用することができる。
【０１７１】
（レジスタ＜ｊ＞の回路例２）
図９は、図７に示した設定回路２３内のレジスタ＜ｊ＞の回路例２を示している。本例のレジスタ＜ｊ＞は、図８に示したレジスタ＜ｊ＞と比較すると、プログラムデータ出力回路２９の構成に特徴を有する。即ち、図８のレジスタ＜ｊ＞では、設定データを記憶するための素子として、レーザ溶断ヒューズ２９ａを使用したが、本例のレジスタ＜ｊ＞では、設定データを記憶するための素子として、ＭＴＪ素子を使用する。
【０１７２】
プログラムデータ出力回路２９は、設定データを記憶するためのＭＴＪ素子を有している。ここで、ＭＴＪ素子には、設定データを、ＭＴＪ素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁化方向との関係（平行または反平行）で記憶することができるが、本例では、そのような方法を用いない。
【０１７３】
なぜなら、設定データの値に関しては、一度、ＭＴＪ素子に書き込んだ後に、再び、それを書き換えるということがないからである。
【０１７４】
従って、設定データを記憶するためのＭＴＪ素子に対しては、固定層の磁化方向と記憶層の磁化方向との関係ではなく、トンネルバリアを絶縁破壊するか否かで、設定データをプログラムする。
【０１７５】
ＭＴＪ素子の絶縁破壊を利用した設定データのプログラム方法では、半永久的に、設定データを記憶しておくことができる。
【０１７６】
ＭＴＪ素子の一端は、ＮチャネルＭＯＳトランジスタＮ１およびＰチャネルＭＯＳトランジスタＰ１を経由して電源端子ＶＤＤに接続され、その他端は、ＮチャネルＭＯＳトランジスタＮ２を経由して接地端子ＶＳＳに接続される。
【０１７７】
ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタＮ２のゲートは、電源端子ＶＤＤに接続されるため、これらＭＯＳトランジスタＰ１，Ｎ２は、常に、オン状態となっている。
【０１７８】
ＮチャネルＭＯＳトランジスタＮ１のゲートには、クランプ電位Ｖｃｌａｍｐが入力される。クランプ電位Ｖｃｌａｍｐを適切な値に設定することにより、設定データの読み出し時に、ＭＴＪ素子ＭＴＪの電極間に高電圧が印加されるのを防止することができる。
【０１７９】
（デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例）
図１０は、図７に示した設定回路２３内のデコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例を示している。
【０１８０】
デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞は、それぞれ、ＮＡＮＤゲート回路ＮＤ３およびインバータＩ１０から構成される。
【０１８１】
ＮＡＮＤゲート回路ＮＤ３には、３つの入力信号Ａ，Ｂ，Ｃが入力され、その出力信号は、インバータＩ１０に入力される。インバータＩ１０の出力信号Ｄは、書き込みワード／ビット線電流量信号ＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞となる。
【０１８２】
デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞のデコーディング表（入力信号と出力信号との関係）を表１に示す。
【０１８３】
【表１】
上記した第１の実施形態のＭＲＡＭの特徴を要約すると、前述した特願２００２−１７９９１４号の「磁気ランダムアクセスメモリ」と同様に、プログラミングによりＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞を設定することによって、図２の回路の駆動による書き込みワード線電流の値および図３の回路の駆動による書き込みビット線電流の値をチップ毎、または、メモリセルアレイ毎に設定することが可能である。また、書き込みワード線電流の電流量と書き込みビット線電流の電流量を、互いに独立に決定できる。さらに、書き込みビット線電流に関しては、書き込みデータの値（書き込み電流の向き）に対しても、個別に、書き込みビット線電流の電流量を決定できる。これにより、ＭＴＪ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【０１８５】
さらに、本実施形態においては、モード信号bMODE1,MODE2によって、書き込みテスト時における書き込み電流の電流値を設定できる。書き込み電流のマージンをみるテストモードでは、MODE2=L のままでbMODE1=Lとなり、ドライバ側のMOSトランジスタのチャネル幅の総計が減り、書き込み電流が通常使用時よりも減る。誤書き込み電流のマージンをみるテストモードでは、bMODE1=HのままでMODE2=Hとなり、ドライバ側のMOS トランジスタのチャネル幅の総計が増え、書き込み電流が通常使用時よりも増える。
【０１８６】
即ち、第１の実施形態のＭＲＡＭによれば、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて書き込み電流値を変更可能である。これにより、書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より小さい値に設定することにより、通常動作時の設定値に対して余裕がない状態で書き込みをメモリパスするセルも検知することが可能になる。また、誤書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より大きい値に設定して、通常動作時の設定値に対して余裕がない状態で誤書き込みをパスするメモリセルも検知することが可能になる。
【０１８７】
＜ＷＬドライバ／シンカー、ＢＬドライバ／シンカーの第２の実施形態＞
第２の実施形態は、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて、ＷＬドライバ／シンカー、ＢＬドライバ／シンカー部での電流を決定するための電流源回路の電流値を変更することにより書き込み電流値を変更可能とした。その一例を以下に説明する。
【０１８８】
図１１は、図１中のロウデコーダ＆書き込みワード線ドライバ１４／シンカー１５の１ロウ分の具体的な回路例２（１４−２、１５−２）を示している。
【０１８９】
ロウデコーダ＆書き込みワード線ドライバ１４−２の１ロウ分は、ＮＡＮＤゲート回路ＮＡＤ１およびＰチャネルＭＯＳトランジスタＷＳ１、ＷＳ２から構成される。
【０１９０】
ＮＡＮＤゲート回路ＮＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび複数ビットから構成されるロウアドレス信号（ロウｉ毎に異なる）が入力される。
【０１９１】
ＰチャネルＭＯＳトランジスタＷＳ１のゲートは、ＮＡＮＤゲート回路ＮＡＤ１の出力端子に接続され、そのソースは電源端子ＶＤＤに接続され、そのドレインはＰチャネルＭＯＳトランジスタＷＳ２のソースに接続される。ＰチャネルＭＯＳトランジスタＷＳ２は、ゲートに書き込みワード線電流値制御信号ＩＷＬＣＴＲＬが入力され、そのソースは書き込みワード線ＷＷＬｉ（ｉ＝１，…）の一端に接続される。
【０１９２】
書き込みワード線シンカー１５−２の１ロウ分は、ＮチャネルＭＯＳトランジスタＴＮ１から構成され、そのソースは接地端子ＶＳＳに接続され、そのドレインは書き込みワード線ＷＷＬｉの他端に接続され、そのゲートには書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【０１９３】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、ＮＡＮＤゲート回路ＮＡＤ１の出力信号が“Ｌ”となるため、書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電圧レベルに応じて、所定の値（大きさ）を有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【０１９４】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【０１９５】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電圧レベルを制御することにより、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の大きさを制御することができる。
【０１９６】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０１９７】
図１２は、図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ、１７Ａの１カラム分の具体的な回路例２（１６Ａ−２、１７Ａ−２）を示している。
【０１９８】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２の１カラム分は、ＮＡＮＤゲート回路ＮＡＤ２、ＡＮＤゲート回路ＡＤ３およびＰチャネルＭＯＳトランジスタＢＳ１、ＢＳ２、ＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０１９９】
ＮＡＮＤゲート回路ＮＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０２００】
ＰチャネルＭＯＳトランジスタＢＳ１のゲートは、ＮＡＮＤゲート回路ＮＡＤ２の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインはＰチャネルＭＯＳトランジスタＢＳ２のソースに接続される。ＰチャネルＭＯＳトランジスタＢＳ２は、ゲートに書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬが入力され、そのソースは書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０２０１】
ＡＮＤゲート回路ＡＤ３には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２０２】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０２０３】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２の１カラム分は、ＮＡＮＤゲート回路ＮＡＤ４、ＡＮＤゲート回路ＡＤ５およびＰチャネルＭＯＳトランジスタＢＳ３、ＢＳ４、ＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０２０４】
ＮＡＮＤゲート回路ＮＡＤ４には、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２０５】
ＰチャネルＭＯＳトランジスタＢＳ３のゲートは、ＮＡＮＤゲート回路ＮＡＤ４の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインはＰチャネルＭＯＳトランジスタＢＳ４のソースに接続される。ＰチャネルＭＯＳトランジスタＢＳ４は、ゲートに書き込みビット線電流値制御信号ＩＢＬＲＣＴＲＬが入力され、そのソースは書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０２０６】
ＡＮＤゲート回路ＡＤ５には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータ信号ＤＡＴＡが入力される。
【０２０７】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０２０８】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【０２０９】
従って、選択されたカラムｉでは、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬにより大きさが決定される書き込み電流が、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２とカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２との間に流れる。
【０２１０】
また、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬにより大きさが決定される書き込み電流が、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かって流れる。
【０２１１】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）の時には、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬにより、ＰチャネルＭＯＳトランジスタＢＳ２の電流が決定され、また、ＮチャネルＭＯＳトランジスタＢＮ１もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２からカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２に向かう書き込み電流が流れる。
【０２１２】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）の時には、書き込みビット線電流値制御信号ＩＢＬＲＣＴＲＬにより、ＰチャネルＭＯＳトランジスタＢＳ５の電流が決定され、また、ＮチャネルＭＯＳトランジスタＢＮ０もオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−２からカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−２に向かう書き込み電流が流れる。
【０２１３】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの値を制御することにより、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の大きさ（電流量）を制御することができる。
【０２１４】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０２１５】
なお、図１１に示したＷＬドライバ／シンカーの電流ドライブタイミングを設定する回路は、第１の実施形態において図４中に示したＷＬドライバ／シンカーの電流ドライブタイミングを設定する回路の一例と同じである。この場合、WWLDRV=Hの期間よりも、WWLSNK=Hの期間を延ばすことにより、ワード線およびビット線の電位をMRAMチップの接地電位Vss にリセットしている。
【０２１６】
図１２に示したＢＬドライバ／シンカーの電流ドライブタイミングを設定する回路は、第１の実施形態において図４中に示したＢＬドライバ／シンカーの電流ドライブタイミングを設定する回路の一例と同じである。この場合、WBLDRV=Hの期間よりも、WBLSNK=Hの期間を延ばすことにより、ワード線およびビット線の電位をMRAMチップの接地電位Vss にリセットしている。
【０２１７】
図１３は、図１１中の書き込みワード線電流値制御信号ＩＷＬＣＴＲＬおよび図１２中の書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬを生成する回路の一例を示す。図１４は、図１３中の制御入力電流Ｉｓｒｃを生成する電流源回路の一例を示す。
【０２１８】
図１３中、書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電位レベルを設定する回路は、制御入力電流Ｉｓｒｃをカレントミラー回路ＣＭで折り返した電流を流すための複数個の電流源用のＰＭＯＳトランジスタＰＩｉ（ｉ＝０〜５、代表的に０、３、４、５のみ示す）と、それと同数のスイッチ用のＰＭＯＳトランジスタＰＳｉと、バッファ回路ＢＦを有する。
【０２１９】
電流源用の各ＰＭＯＳトランジスタＰＩｉのソースは電源ノードに接続されており、それぞれのドレインに対応してスイッチ用の各ＰＭＯＳトランジスタＰＳｉのソースが接続されている。このスイッチ用の各ＰＭＯＳトランジスタＰＳｉは、各ドレインが一括接続され、それぞれのゲートにはプログラムにより設定回路（図１中２３）で設定された書き込みワード線電流設定信号WS<0> 〜WS<3> 、モード信号bMODE2,MODE1が対応して与えられる。バッファ回路ＢＦは、上記一括接続されたノードの電位に対応する電位レベルの書き込みワード線電流値制御信号ＩＷＬＣＴＲＬを取り出す。通常使用時には、bMODE2=H,MODE1=Lであり、ＰＭＯＳトランジスタＰＳ４がオフ、ＰＭＯＳトランジスタＰＳ５がオン状態である。
【０２２０】
図１３中、書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬの電位レベルあるいは書き込みビット線電流値制御信号ＩＢＬＲＣＴＲＬの電位レベルを設定する回路は、それぞれ前述した書き込みワード線電流値制御信号ＩＷＬＣＴＲＬの電位レベルを設定する回路と同様の構成を有する。この場合、前記設定信号WS<0> 〜WS<3> に代えて、プログラムにより設定回路（図１中２３）で設定された書き込みビット線電流設定信号BS<0> 〜BS<3> またはBS<4> 〜BS<7> を用いている。
【０２２１】
上記した各電流値制御信号ＩＷＬＣＴＲＬ、ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの大きさを制御する方法の一例としては、各電流値制御信号ＩＷＬＣＴＲＬ、ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの生成回路において、例えばスイッチ用の複数のＰチャネルＭＯＳトランジスタＰＳｉのサイズ（チャネル幅）、即ち、駆動能力を全て同じ値に設定する。そして、書き込みワード線電流値設定信号ＷＳ＜０＞〜ＷＳ＜３＞を用いてＰチャネルＭＯＳトランジスタＰＳｉのうちのオン状態のトランジスタの数を変え、書き込みビット線電流値設定信号ＢＳ＜０＞〜ＢＳ＜３＞、ＢＳ＜４＞〜ＢＳ＜７＞を用いてＰチャネルＭＯＳトランジスタＰＳｉのうちのオン状態の数を変える。
【０２２２】
上記したようにプログラムによりWS<0>,WS<1>,BS<0>,BS<1>,BS<2>,BS<3> を設定することにより、電流値制御信号ＩＷＬＣＴＲＬ、ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬの電位レベルを制御し、図１１の回路により駆動される書き込みワード線電流の値および図１２の回路により駆動される書き込みビット線電流の値をチップ毎、または、メモリセルアレイ毎に設定することが可能である。
【０２２３】
さらに、上記第２の実施形態のＭＲＡＭにおいては、モード信号bMODE2,MODE1によって書き込みテスト時における書き込み電流の電流値を設定することが可能である。
【０２２４】
書き込み電流のマージンをみるテストモードでは、bMODE2=HのままでMODE1=Hとなり、IWLCTRL,IBLLCTRL,IBLRCTRL の電位は上昇し、書き込み電流が通常使用時よりも減る。
【０２２５】
誤書き込み電流のマージンをみるテストモードでは、MODE1=L のままでbMODE2=Lとなり、IWLCTRL,IBLLCTRL,IBLRCTRL の電位は下降し、書き込み電流が通常使用時よりも増える。
【０２２６】
即ち、第２の実施形態のＭＲＡＭによれば、書き込み電流値の設定値を複数持ち、書き込みテストモードにおいて書き込み電流値を変更可能である。これにより、書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より小さい値に設定することにより、通常動作時の設定値に対して余裕がない状態で書き込みをパスするメモリセルも検知することが可能になる。また、誤書き込みテストモードの場合は、書き込み電流値を通常動作時の設定値より大きい値に設定して、通常動作時の設定値に対して余裕がない状態で誤書き込みをパスするメモリセルも検知することが可能になる。
【０２２７】
なお、前述した書き込み電流のマージンをみるモード、誤書き込み電流のマージンをみるモード、後述するモニタモードへのエントリは、通常のメモリの制御信号であるCE,WE,OEの通常モード以外での組み合わせを利用するとか、外部からコマンドを入力し、内部のコマンドデコーダでコマンドをデコードすることによってエントリするなどの方法を採用することができる。
【０２２８】
（書き込み電流をモニタする手段の例１）
前記各実施形態において、書き込み時のワード線電流、ビット線電流をモニタする手段について以下に詳述する。
【０２２９】
前記各実施形態において、ＷＬドライバの電源、ＢＬドライバの電源が、MRAMチップ上の電源パッド(PAD) から供給されるMRAMチップの電源電位と同じ電位であって、別の電源パッドから独立に供給される場合には、この別の電源パッドが流し込む電流を検知すれば、書き込み時のワード線、ビット線電流をモニタすることができる。
【０２３０】
これに対して、ＷＬドライバの電源、ＢＬドライバの電源が他の回路と共通に接続されている場合は、ＷＬドライバ／シンカー、ＢＬドライバ／シンカーのレプリカ回路を用いることで書き込み時のワード線、ビット線電流をモニタすることができる。
【０２３１】
図１５は、図２に示した書き込みＷＬドライバ１４／シンカー１５に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの回路例を示す。
【０２３２】
このレプリカ回路は、図２に示した書き込みＷＬドライバ１４／シンカー１５と比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＮＡＮＤゲート回路ＮＤＷＳ０〜ＮＤＷＳ５の各一方の入力としてモニタモード信号ＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにもＭＯＮＩＴＯＲが入力する点と、シンカー用トランジスタＴＮ１の電流がモニタ用電流としてモニタ端子IWLMONに取り出される点が異なり、その他は図２中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２３３】
図１６は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの回路例を示す。
【０２３４】
このレプリカ回路は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａと比べて、ＡＮＤゲート回路ＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、シンカー用トランジスタＢＮ０、ＢＮ１の電流がモニタ用電流としてモニタ端子IBLLMON,IBLRMON に取り出される点が異なり、その他は図３中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２３５】
図１７は、図１１に示した書き込みＷＬドライバ１４−２／シンカー１５−２に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの回路例を示す。
【０２３６】
このレプリカ回路は、図１１に示した書き込みＷＬドライバ／シンカーと比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＰＭＯＳトランジスタＷＳ１のゲートに反転モニタ制御信号ｂＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにＭＯＮＩＴＯＲが入力する点と、シンカー用トランジスタＴＮ１の電流がモニタ用電流としてモニタ端子IWLMONに取り出される点が異なり、その他は図１１中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２３７】
図１８は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２に対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの回路例を示す。
【０２３８】
このレプリカ回路は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２と比べて、ＮＡＮＤゲート回路ＮＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＮＡＮＤゲート回路ＮＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、シンカー用トランジスタＢＮ０、ＢＮ１の電流がモニタ用電流としてモニタ端子IBLLMON,IBLRMON に取り出される点が異なり、その他は図１２中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２３９】
図１５〜図１８において、モニタ端子IWLMON,IBLLMON,IBLRMONは、別の役割を持つ端子、例えばアドレス入力端子に接続し、この端子をMRAMチップの接地電位Vss と同電位にし、流れ込む電流をモニタすることができる。
【０２４０】
（書き込み電流をモニタする手段の配置例）
書き込み時のワード線電流、ビット線電流をモニタする際、ワード線、ビット線での配線抵抗による電位降下を織り込む必要があるので、レプリカ回路がドライブする列線および行線はセルアレイ上に存在するようにし、レプリカ回路を通常のＷＬドライバ／シンカー、ＢＬドライバ／シンカーと同様にセルアレイ両端に同じように配置することが望ましい。
【０２４１】
図１９は、図２に示した書き込みＷＬドライバ１４／シンカー１５と、そのレプリカ回路である図１５に示したモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用書き込みＷＬを使用し、レプリカ回路がセルアレイのカラム（列）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４２】
図２０は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａと、そのレプリカ回路である図１６に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用ＢＬを使用し、レプリカ回路がセルアレイのロウ（行）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４３】
図２１は、図１１に示した書き込みＷＬドライバ１４−２／シンカー１５−２と、そのレプリカ回路である図１７に示したモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用書き込みＷＬを使用し、レプリカ回路がセルアレイのカラム（列）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４４】
図２２は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２と、そのレプリカ回路である図１８に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの配置を纏めて示している。ここでは、レプリカ回路がセルアレイ内のダミー用ＢＬを使用し、レプリカ回路がセルアレイのロウ（行）方向の一端に配置されている場合を示しているが、レプリカ回路の配置位置は限定されるものではない。
【０２４５】
（モニタ端子IWLMON,IBLLMON,IBLRMONとして専用パッドを設ける例１）
図２３は、図１に示したＭＲＡＭ１１の全体構成の変形例を示しており、図１中と同一部分には同一符号を付している。
【０２４６】
このＭＲＡＭ１１ａは、図１に示したＭＲＡＭ１１と比べて、書き込みＷＬ、ダミー用（モニタ用）ＢＬが本体のセルアレイ内にある場合であって、モニタ専用端子としてIWLMONテストパッド、IBLLMON テストパッド、IBLRMON テストパッドを設けた場合の配置を纏めて示している。
【０２４７】
書き込みテスト時に、上記各テストパッドをテスターでMRAMチップの接地電位Vss と同電位にすることにより、流れ込む電流をモニタすることができる。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。
【０２４８】
（モニタ端子IWLMON,IBLLMON,IBLRMONとして専用パッドを設ける例２）
図２４は、図１５に示したモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの変形例である。
【０２４９】
この回路は、図１５に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＴＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＷＬの電位をボルテージフォロア回路ＶＦを介してIWLMONテストパッドに接続した点が異なり、その他は同じであるので図１５中と同一符号を付している。
【０２５０】
書き込みテスト時に、IWLMONテストパッドに流れ込む電流をテスター等でモニタすることができる。このIWLMONテストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２５１】
図２５は、図１７に示したモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの変形例である。
【０２５２】
この回路は、図１７に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＴＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＷＬの電位をボルテージフォロア回路ＶＦを介してIWLMONテストパッドに接続した点が異なり、その他は同じであるので図１７中と同一符号を付している。
【０２５３】
書き込みテスト時に、IWLMONテストパッドに流れ込む電流をテスター等でモニタすることができる。このIWLMONテストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２５４】
図２６は、図１６に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの変形例である。
【０２５５】
この回路は、図１６に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＢＮ０、ＢＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＢＬの電位をボルテージフォロア回路ＶＦを介してIBLLMON テストパッドおよびIBLRMON テストパッドに接続した点が異なり、その他は同じであるので図１６中と同一符号を付している。
【０２５６】
書き込みテスト時に、IBLLMON テストパッドおよびIBLRMON テストパッドに流れ込む電流をテスター等でモニタすることができる。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２５７】
図２７は、図１８に示したモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの変形例である。
【０２５８】
この回路は、図１８に示した回路と比べて、シンカー用ＮＭＯＳトランジスタＢＮ０、ＢＮ１のソースをMRAMチップの接地電位Vss に接続し、モニタ用書き込みＢＬの電位をボルテージフォロア回路ＶＦを介してIBLLMON テストパッドおよびIBLRMON テストパッドに接続した点が異なり、その他は同じであるので図１８中と同一符号を付している。
【０２５９】
書き込みテスト時に、IBLLMON テストパッドおよびIBLRMON テストパッドに流れ込む電流をテスター等でモニタすることができる。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。なお、モニタ用書き込みＷＬは、本体のセルアレイ内にある場合でも別のセルアレイ内に存在する場合でも適用可能である。
【０２６０】
（書き込み電流をモニタする手段の例２）
図１５または図１７に示したモニタ用書き込みＷＬドライバ／シンカーで使用される書き込みＷＬ、図１６または図１８に示したモニタ用書き込みＢＬドライバ／シンカーで使用されるダミー用ＢＬを、本体のセルアレイとは独立のセルアレイ上に配線してもよい。この場合、書き込みＷＬ、ダミー用（モニタ用）ＢＬに対応するセルの数は、書き込みＷＬドライバ／シンカーでドライブされる書き込みＷＬ、書き込みＢＬドライバ／シンカーでドライブされるＢＬに対応する本体のセルの数と同じにする。
【０２６１】
図２８は、図１に示したＭＲＡＭ１１の全体構成の他の例を示す。
【０２６２】
このＭＲＡＭ１１ｂは、図１に示したＭＲＡＭ１１と比べて、次の点（１）〜（３）が異なり、その他は同じであるので図１中と同一符号を付している。
【０２６３】
（１）書き込みＷＬ、ダミー用（モニタ用）ＢＬが本体のセルアレイ１２，１３とは別のモニタ専用のセルアレイ３０上に配線されている。
【０２６４】
（２）モニタ専用のセルアレイ３０に対応してモニタ用書き込みＷＬドライバ３１ｍ／シンカー３２ｍと２組のモニタ用書き込みＢＬドライバ／シンカー３３Ａｍ、３４Ａｍが設けられている。
【０２６５】
（３）IWLMONテストパッド、IBLLMON テストパッド、IBLRMON テストパッドが設けられている。これらの各テストパッドは、MRAMチップの実装時にVss パッドに接続される、あるいは、オープン状態にされる。
【０２６６】
図２９は、図２に示した書き込みＷＬドライバ１４／シンカー１５に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４ｍ／シンカー１５ｍの別の回路例を示す。
【０２６７】
このレプリカ回路は、図２に示した書き込みＷＬドライバ１４／シンカー１５と比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＮＡＮＤゲート回路ＮＤＷＳ０〜ＮＤＷＳ５の各一方の入力としてモニタモード信号ＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにもＭＯＮＩＴＯＲが入力する点と、ドライブ用の複数のＰＭＯＳトランジスタＷＳ０〜ＷＳ５の各ソースが一括されてモニタ専用端子IWLMONに接続されている点が異なり、その他は図２中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２６８】
図３０は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａｍ、１７Ａｍの別の回路例を示す。
【０２６９】
このレプリカ回路は、図３に示した書き込みＢＬドライバ／シンカー１６Ａ、１７Ａと比べて、ＡＮＤゲート回路ＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ドライバ／シンカー１６Ａ中のドライブ用の複数のＰＭＯＳトランジスタＢＳ０〜ＢＳ３、ＢＳ８、ＢＳ９の各ソースが一括されてモニタ専用端子IBLLMON に接続され、ドライバ／シンカー１７Ａ中のドライブ用の複数のＰＭＯＳトランジスタＢＳ４〜ＢＳ７、ＢＳ１０、ＢＳ１１の各ソースが一括されてモニタ専用端子IBLRMON に接続されている点が異なり、その他は図３中と同じであるので同一符号を付している。モニタモードではMONITOR=H とする。
【０２７０】
図３１は、図１１に示した書き込みＷＬドライバ１４−２／シンカー１５−２に対応するレプリカ回路であるモニタ用書き込みＷＬドライバ１４−２ｍ／シンカー１５−２ｍの別の回路例を示す。
【０２７１】
このレプリカ回路は、図１１に示した書き込みＷＬドライバ／シンカーと比べて、ＡＮＤゲート回路ＡＤ１が省略され、ＰＭＯＳトランジスタＷＳ１のゲートに反転モニタ制御信号ｂＭＯＮＩＴＯＲが入力する点と、シンカー用のＮＭＯＳトランジスタＴＮ１のゲートにＭＯＮＩＴＯＲが入力する点と、ドライバ１４−２中のモニタ用ワード線選択用のＰＭＯＳトランジスタＷＳ１のソースにモニタ専用端子IWLMONに接続されている点が異なり、その他は図１１中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２７２】
図３２は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２に対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカー１６Ａ−２ｍ、１７Ａ−２ｍの別の回路例を示す。
【０２７３】
このレプリカ回路は、図１２に示した書き込みＢＬドライバ／シンカー１６Ａ−２、１７Ａ−２と比べて、ＮＡＮＤゲート回路ＮＡＤ２の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ３の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＮＡＮＤゲート回路ＮＡＤ４の入力としてＭＯＮＩＴＯＲおよびｂＤＡＴＡが入力する点と、ＡＮＤゲート回路ＡＤ５の入力としてＭＯＮＩＴＯＲおよびＤＡＴＡが入力する点と、ドライバ／シンカー１６Ａ中のモニタ用ワード線選択用のＰＭＯＳトランジスタＢＳ１のソースがモニタ専用端子IBLLMON に接続され、ドライバ／シンカー１７Ａ中のモニタ用ワード線選択用のＰＭＯＳトランジスタＢＳ３のソースがモニタ専用端子IBLRMON に接続されている点が異なり、その他は図１２中と同じであるので同一符号を付している。モニタモードではMONITOR=H,bMONITOR=Lとする。
【０２７４】
（テストシーケンスの一例）
図３３は、本発明のＭＲＡＭに対してメモリテスタ等で書き込みテストを行う場合のテストシーケンスの一例を示すフローチャートである。
【０２７５】
まず、セルアレイの全てのセルにデータ“０”を書き込む（ＡＬＬ“０”書き込み）。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、書き込みワード線（ＷＬ）のみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７６】
次に、再びセルアレイの全てのセルにＡＬＬ“０”書き込みを行う。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、“１”書き込みの書き込みビット線（ＢＬ）のみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７７】
次に、セルアレイの全てのセルにデータ“１”を書き込む（ＡＬＬ“１”書き込み）。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、書き込みＷＬのみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７８】
次に、再びセルアレイの全てのセルにＡＬＬ“１”書き込みを行う。そして、テストモードに入り、テストモード用書き込み電流値に設定した後、“０”書き込みの書き込みＢＬのみによる書き込みを行う。次に、セルからデータを読み出し、フェイルの有無をチェックしてフェイル数をカウントするとともにフェイルビットアドレスを記憶する。
【０２７９】
なお、上記フローチャートでは、ＡＬＬ“０”書き込みによるテスト後にＡＬＬ“１”書き込みによるテストを実施する例を示しているが、その順序は逆でもよい。また、書き込みワード線のみに書き込みテスト後に書き込みビット線のみに書き込みテストを実施する例を示してしているが、その順序は逆でもよい。
【０２８０】
なお、本発明に係る書き込みテストモードでの書き込み電流の切り替えを実現する回路方式は、ＭＲＡＭのセルアレイ構造のタイプに拘らず適用できる。即ち、例えば図３２に示したようなクロスポイント型のセルアレイ構造を有するＭＲＡＭは勿論のこと、１つまたはそれ以上のＭＴＪ素子に１つの読み出し選択スイッチを接続したセルアレイ構造を有するＭＲＡＭにも、本発明に係る回路方式を適用できる。さらに、読み出し選択スイッチを有しないＭＲＡＭや、読み出しビット線と書き込みビットを別々に設けたＭＲＡＭや、１つのＭＴＪ素子に複数ビットを記憶させるようにしたＭＲＡＭなどにも適用することができる。
【０２８１】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、書き込みテストモードでの書き込み電流の設定が複数可能であり、通常使用時よりも小さい値と大きい値を設定して誤書き込みマージンや書き込みマージンを評価することが可能になり、高信頼性を実現することができる。
【図面の簡単な説明】
【図１】 本発明に係るＭＲＡＭの全体構成の一例を示すブロック図。
【図２】 図１中のロウデコーダ＆書き込みワード線ドライバ／シンカーの回路例１を示す回路図。
【図３】 図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカーの回路例１を示す回路図。
【図４】 図１中の書き込み電流量御回路の例を示す回路図。
【図５】 図２中の書き込みワード線ドライバ／シンカーの動作例を示す波形図。
【図６】 図３中の書き込みビット線ドライバ／シンカーの動作例を示す波形図。
【図７】 図１中の設定回路の一例を示すブロック図。
【図８】 図７の設定回路内のレジスタ＜ｊ＞の回路例１を示す回路図。
【図９】 図７の設定回路内のレジスタ＜ｊ＞の回路例２を示す回路図。
【図１０】 図７の設定回路内のデコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例を示す回路図。
【図１１】 図１中のロウデコーダ＆書き込みワード線ドライバ／シンカーの回路例２を示す回路図。
【図１２】 図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカーの回路例２を示す回路図。
【図１３】 図１１中の書き込みワード線電流値制御信号ＩＷＬＣＴＲＬおよび書き込みビット線電流値制御信号ＩＢＬＬＣＴＲＬ、ＩＢＬＲＣＴＲＬを生成する回路の一例を示す回路図。
【図１４】 図１３中の制御入力電流Ｉｓｒｃを生成する電流源回路の一例を示す回路図。
【図１５】 図２の書き込みＷＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＷＬドライバ／シンカーの回路例を示す回路図。
【図１６】 図３の書き込みＢＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカーの回路例を示す回路図。
【図１７】 図１１の書き込みＷＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＷＬドライバ／シンカーの回路例を示す回路図。
【図１８】 図１２の書き込みＢＬドライバ／シンカーに対応するレプリカ回路であるモニタ用書き込みＢＬドライバ／シンカーの回路例を示す回路図。
【図１９】 図２の書き込みＷＬドライバ／シンカーと図１５のモニタ用書き込みＷＬドライバ／シンカーを纏めて示す回路図。
【図２０】 図３の書き込みＢＬドライバ／シンカーと図１６のモニタ用書き込みＢＬドライバ／シンカーを纏めて示す回路図。
【図２１】 図１１の書き込みＷＬドライバ／シンカーと図１７のモニタ用書き込みＷＬドライバ／シンカーを纏めて示す回路図。
【図２２】 図１２の書き込みＢＬドライバ／シンカーと図１８のモニタ用書き込みＢＬドライバ／シンカーを纏めて示す回路図。
【図２３】 図１に示した全体構成の変形例を示すブロック図。
【図２４】 図１５のモニタ用書き込みＷＬドライバ／シンカーの変形例を示す回路図。
【図２５】 図１７のモニタ用書き込みＷＬドライバ／シンカーの変形例を示す回路図。
【図２６】 図１６のモニタ用書き込みＢＬドライバ／シンカーの変形例を示す回路図。
【図２７】 図１８のモニタ用書き込みＢＬドライバ／シンカーの変形例を示す回路図。
【図２８】 図１に示した全体構成の他の例を示すブロック図。
【図２９】 図２の書き込みＷＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＷＬドライバ／シンカーの別の回路例を示す回路図。
【図３０】 図３の書き込みＢＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＢＬドライバ／シンカーの別の回路例を示す回路図。
【図３１】 図１１の書き込みＷＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＷＬドライバ／シンカーの別の回路例を示す回路図。
【図３２】 図１２の書き込みＢＬドライバ／シンカーに対応するレプリカであるモニタ用書き込みＢＬドライバ／シンカーの別の回路例を示す回路図。
【図３３】 本発明のＭＲＡＭに対してメモリテスタ等で書き込みテストを行う場合のテストシーケンスの一例を示すフローチャート。
【図３４】 ＭＲＡＭのＭＴＪ素子の構造を概略的に示す断面図。
【図３５】 図３４のＭＴＪ素子の２つの磁性層の磁化の向きの２つの状態を説明するために示す図。
【図３６】 ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す斜視図。
【図３７】 図３６中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図。
【図３８】 ＭＴＪ素子の印加磁界の反転による抵抗値の変化特性（ＴＭＲ曲線）を示す特性図。
【図３９】 ＭＴＪ素子の対称なアステロイド曲線を示す特性図。
【図４０】 ＭＴＪ素子の実際のアステロイド曲線の一例として容易軸方向にオフセットがある非対称なアステロイド曲線を示す特性図。
【図４１】 ＭＴＪ素子の実際のアステロイド曲線の一例として困難軸方向にオフセットがある非対称なアステロイド曲線を示す特性図。
【図４２】 ＭＴＪ素子の実際のアステロイド曲線の一例として容易軸方向および困難軸方向の両方にオフセットがある非対称なアステロイド曲線を示す特性図。
【図４３】 ＭＴＪ素子の実際のアステロイド曲線の一例として困難軸側に開いてしまうような歪みがある非対称なアステロイド曲線を示す特性図。
【図４４】 アステロイド曲線の容易軸方向にオフセットがある非対称な場合にオフセット分の磁場をキャンセルするだけの書き込み電流を増加した場合のアステロイド曲線を示す特性図。
【図４５】 アステロイド曲線の容易軸方向側と困難軸方向側の両方にオフセットがある非対称な場合に両方とも磁場を増加するように書き込み電流を増加した場合のアステロイド曲線を示す特性図。
【図４６】 アステロイド曲線の困難軸側に開いてしまうような歪みがある場合に容易軸方向側の磁場が増加するように書き込み電流を増加した場合のアステロイド曲線を示す特性図。
【図４７】 アステロイド曲線の容易軸方向側と困難軸方向側の両方にオフセットがなくて、大きさおよび形状がばらついている対称な場合に書き込み電流を増加させて発生磁界を大きくした場合のアステロイド曲線を示す特性図。
【図４８】 アステロイド曲線の容易軸方向にオフセットがあって、大きさおよび形状がばらついたり、困難軸側に開いてしまうような歪みがある非対称な場合に書き込み電流を増加させて発生磁界を大きくした場合のアステロイド曲線を示す特性図。
【図４９】 ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値の方が誤書き込み誘発する磁界の最小値より小さい場合を示す図。
【図５０】 ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みに必要な磁界の最大値と誤書き込み誘発する磁界の最小値との間に書き込み磁界を設定した場合に書き込めないセルや誤書き込みされるセルが発生する様子を示す図。
【図５１】 ＭＴＪ素子の書き込み磁界の上限と下限とセル数の分布の関係の一例として、書き込みテスト時に設定した書き込み磁界と実際の使用時の書き込み磁界とが異なる場合に書き込めないセルが発生する様子を示す図。
【符号の説明】
１１…ＭＲＡＭ、１２…メモリセルアレイ、１３…レファレンスセルアレイ、１４…ロウデコーダ＆書き込みワード線ドライバ、１５…書き込みワード線シンカー、１６Ａ、１７Ａ…カラムデコーダ＆書き込みビット線ドライバ／シンカー、１６Ｂ，１７Ｂ…レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー、１８…アドレスレシーバ、１９…データ入力レシーバ、２０…センスアンプ、２１…データ出力ドライバ、２２…制御回路、２３…設定回路、２４…書き込み電流量制御回路。
Claims (28)
- メモリ素子である磁気抵抗効果素子が二次元平面的に配置されたメモリセルアレイと、
前記メモリセルアレイの行方向の磁界と列方向の磁界を発生させることによって前記磁気抵抗効果素子に選択的にデータを書き込む書き込み手段と、
書き込みテストモードにおいて前記行方向の電流の設定値と列方向の電流の設定値をそれぞれ複数存在する設定値の中から選択するように切り替え可能な制御回路と、
前記行方向の書き込み電流および前記列方向の書き込み電流をそれぞれモニタする手段とを具備し、
前記書き込み手段は、
前記行方向の書き込み電流をドライブする行方向ドライブ回路と、
前記行方向の書き込み電流を吸収する行方向シンカー回路と、
前記列方向の書き込み電流をドライブする列方向ドライブ回路と、
前記列方向の書き込み電流を吸収する列方向シンカー回路とを有し、
前記書き込み電流をモニタする手段は、
前記行方向ドライブ回路および前記行方向シンカー回路のレプリカ回路からなり、モニタ用行線に対応して設けられているモニタ用行方向ドライブ回路およびモニタ用行方向シンカー回路と、
前記列方向ドライブ回路および前記列方向シンカー回路のレプリカ回路からなり、モニタ用列線に対応して設けられているモニタ用列方向ドライブ回路およびモニタ用列方向シンカー回路とを有することを特徴とする磁気ランダムアクセスメモリ。 - 前記書き込み手段は、
前記磁気抵抗効果素子の位置に対応して直交するように前記メモリセルアレイの行方向および列方向にそれぞれ配設され、前記行方向に電流を流すことによって列方向の磁界を発生させ、列方向の電流が流れることによって行方向の磁界を発生させる第１の書込配線および第２の書込配線を有することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。 - 前記複数存在する設定値は、同一半導体チップにおいて同一動作環境下での使用を前提として設定されることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
- 前記複数存在する行方向の電流の設定値は、通常使用時の行方向の電流の設定値の上下に少なくとも一つずつ存在し、複数存在する列方向の電流の設定値は、通常使用時の列方向の電流の設定値の上下に少なくとも一つずつ存在することを特徴とする請求項１乃至３のいずれか１つに記載の磁気ランダムアクセスメモリ。
- 前記行方向ドライブ回路および列方向ドライブ回路は、複数の電流源をスイッチ制御することによって書き込み電流を切り替えることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記行方向ドライブ回路および列方向ドライブ回路は、電流源トランジスタのゲートバイアスを制御することによって書き込み電流を切り替えることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記行方向ドライブ回路の動作終了が前記行方向シンカー回路の動作終了よりも以前であり、前記列方向ドライブ回路の動作終了が前記列方向シンカー回路の動作終了よりも以前であることを特徴とする請求項１、５、６のいずれか１つに記載の磁気ランダムアクセスメモリ。
- 前記モニタ用行線とモニタ用列線は、前記メモリセルアレイ上に存在し、前記モニタ用行方向ドライブ回路は前記行方向ドライブ回路に隣接して配置され、前記モニタ用行方向シンカー回路は前記行方向シンカー回路に隣接して配置され、前記モニタ用列方向ドライブ回路は前記モニタ用列方向ドライブ回路に隣接して配置され、前記モニタ用列方向シンカー回路は前記列方向シンカー回路に隣接して配置されていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記モニタ用行線とモニタ用列線は、前記メモリセルアレイとは別のモニタ専用のセルアレイ上に存在し、前記モニタ用行方向ドライブ回路、前記モニタ用行方向シンカー回路、前記モニタ用列方向ドライブ回路および前記モニタ用列方向シンカー回路は、前記モニタ専用のセルアレイに隣接して配置されていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
- 前記モニタ用行方向シンカー回路および前記モニタ用列方向シンカー回路は、それぞれ対応して行方向電流モニタ専用端子および列方向電流モニタ専用端子に接続されていることを特徴とする請求項１、８、９のいずれか１つに記載の磁気ランダムアクセスメモリ。
- 前記モニタ用行方向シンカー回路は、前記モニタ用行線に一端が接続されたＭＯＳトランジスタからなり、その他端に前記行方向電流モニタ専用端子が接続されており、
前記モニタ用列方向シンカー回路は、前記モニタ用列線に一端が接続されたＭＯＳトランジスタからなり、その他端に前記列方向電流モニタ専用端子が接続されていることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。 - 前記モニタ用行方向シンカー回路は、前記モニタ用行線と接地ノードとの間に接続されたシンカー用の第１のＭＯＳトランジスタと、前記モニタ用行線に接続され、モニタ用行線の電位と同じ電位を出力する電圧フォロア回路と、前記電圧フォロア回路の出力ノードと接地ノードとの間に接続されたモニタ用の第２のＭＯＳトランジスタとを有し、前記電圧フォロア回路の出力ノードに前記行方向電流モニタ専用端子が接続されており、
前記モニタ用列方向シンカー回路は、前記モニタ用列線と接地ノードとの間に接続されたシンカー用の第３のＭＯＳトランジスタと、前記モニタ用列線に接続され、モニタ用列線の電位と同じ電位を出力する電圧フォロア回路と、前記電圧フォロア回路の出力ノードと接地ノードとの間に接続されたモニタ用の第４のＭＯＳトランジスタとを有し、前記電圧フォロア回路の出力ノードに前記列方向電流モニタ専用端子が接続されていることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。 - 前記モニタ用行方向ドライブ回路および前記モニタ用列方向ドライブ回路は、それぞれ対応して行方向電流モニタ専用端子および列方向電流モニタ専用端子に接続されていることを特徴とする請求項１、８、９のいずれか１つに記載の磁気ランダムアクセスメモリ。
- 前記モニタ用行方向ドライブ回路は、前記モニタ用行線に各一端が接続された複数のＭＯＳトランジスタを有し、前記各ＭＯＳトランジスタの他端が一括されて前記行方向電流モニタ専用端子に接続されており、
前記モニタ用列方向ドライブ回路は、前記モニタ用列線に各一端が接続された複数のＭＯＳトランジスタを有し、前記各ＭＯＳトランジスタの他端が一括されて前記列方向電流モニタ専用端子に接続されていることを特徴とする請求項１３記載の磁気ランダムアクセスメモリ。 - 前記モニタ用行方向ドライブ回路は、前記モニタ用行線と前記行方向電流モニタ専用端子との間に互いに直列に接続され、前記モニタ用行線を選択するための第１のＭＯＳトランジスタと電流制御用の第２のＭＯＳトランジスタを有し、
前記モニタ用列方向ドライブ回路は、前記モニタ用列線と前記列方向電流モニタ専用端子との間に互いに直列に接続され、前記モニタ用列線を選択するための第３のＭＯＳトランジスタと電流制御用の第４のＭＯＳトランジスタを有することを特徴とする請求項１３記載の磁気ランダムアクセスメモリ。 - 互いに交差する第１および第２書き込み線と、
前記第１および第２書き込み線の交差点に配置される磁気抵抗効果素子と、
前記第１書き込み線に第１書き込み電流を供給するための第１ドライバと、
前記第２書き込み線に第２書き込み電流を供給するための第２ドライバと、
前記第１書き込み電流の電流量を制御するための第１設定データおよび前記第２書き込み電流の電流量を制御するための第２設定データが登録される設定回路と、
書き込みテストモードにおいて前記第１書き込み電流の電流量を少なくとも二段階に切り替え、前記第２書き込み電流の電流量を少なくとも二段階に切り替える制御回路を具備し、
前記第１ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第１書き込み電流の電流量の切り替え制御を行い、
前記第２ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第２書き込み電流の電流量の切り替え制御を行うことを特徴とする磁気ランダムアクセスメモリ。 - 前記制御回路は、前記第１書き込み電流の電流量を通常使用時の電流設定値の上下に少なくとも一つずつ存在する少なくとも三値に切り替え、前記第２書き込み電流の電流量を通常使用時の電流設定値の上下に少なくとも一つずつ存在する少なくとも三値に切り替えることを特徴とする請求項１６記載の磁気ランダムアクセスメモリ。
- 請求項１６または１７記載の磁気ランダムアクセスメモリにおいて、前記第１書き込み電流を吸収する第１シンカーと、前記第２書き込み電流を吸収する第２シンカーをさらに具備することを特徴とする磁気ランダムアクセスメモリ。
- 前記第１シンカーの動作は、前記第１ドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項１８記載の磁気ランダムアクセスメモリ。
- 前記第２シンカーの動作は、前記第２ドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項１８記載の磁気ランダムアクセスメモリ。
- 前記第１ドライバの前記複数の電流供給源のうち前記制御回路により動作が制御される前記一部の電流供給源とは異なる別の一部の電流供給源は、前記第１設定データに基づいて動作が制御されることを特徴とする請求項１６または１７記載の磁気ランダムアクセスメモリ。
- 前記制御回路による制御の対象となる複数の電流供給源の電流供給能力は、互いに等しいことを特徴とする請求項２１記載の磁気ランダムアクセスメモリ。
- 前記制御回路による制御の対象となる複数の電流供給源の電流供給能力は、互いに異なることを特徴とする請求項２１記載の磁気ランダムアクセスメモリ。
- 前記第２ドライバの前記複数の電流供給源のうち前記制御回路により動作が制御される前記一部の電流供給源とは異なる別の一部の電流供給源は、前記第２設定データに基づいて動作が制御されることを特徴とする請求項１６または１７記載の磁気ランダムアクセスメモリ。
- 前記制御回路による制御の対象となる複数の電流供給源の電流供給能力は、互いに等しいことを特徴とする請求項２４記載の磁気ランダムアクセスメモリ。
- 前記制御回路による制御の対象となる複数の電流供給源の電流供給能力は、互いに異なることを特徴とする請求項２４記載の磁気ランダムアクセスメモリ。
- 互いに交差する第１および第２書き込み線と、
前記第１および第２書き込み線の交差点に配置される磁気抵抗効果素子と、
前記第１書き込み線に第１書き込み電流を供給するための第１ドライバと、
前記第２書き込み線に第２書き込み電流を供給するための第２ドライバと、
前記第１書き込み電流の電流量を制御するための第１設定データおよび前記第２書き込み電流の電流量を制御するための第２設定データが登録される設定回路と、
書き込みテストモードにおいて前記第１書き込み電流の電流量を前記第１設定データで決まる電流量に対して少なくとも二段階に切り替え、前記第２書き込み電流の電流量を前記第２設定データで決まる電流量に対して少なくとも二段階に切り替え制御回路を具備し、
前記第１ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第１書き込み電流の電流量の切り替え制御を行い、
前記第２ドライバは複数の電流供給源を有し、前記制御回路はこれら複数の電流供給源のうちの一部の動作を制御して前記第２書き込み電流の電流量の切り替え制御を行うことを特徴とする磁気ランダムアクセスメモリ。 - 困難軸及び容易軸を有する磁気抵抗効果素子を備えた磁気ランダムアクセスメモリにおいて、
通常動作モードでは、前記困難軸に平行な第１磁界を発生させるための第１書き込み電流の値と前記容易軸に平行な第２磁界を発生させるための第２書き込み電流の値とを、設定回路にプログラムされた設定データに基づいてそれぞれ電流供給源としてのＭＯＳトランジスタの数により独立に決定して、前記磁気抵抗効果素子に対して第１データ書き込みを実行し、
テストモードでは、前記困難軸に平行な第３磁界を発生させるための第３書き込み電流の値を前記第１書き込み電流に対して増大ないしは減少させる、あるいは、前記容易軸に平行な第４磁界を発生させるための第４書き込み電流の値を前記第２書き込み電流に対して増大ないしは減少させて、前記磁気抵抗効果素子に対して第２データ書き込みを実行することを特徴とする磁気ランダムアクセスメモリの書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003101715A JP3908685B2 (ja) | 2003-04-04 | 2003-04-04 | 磁気ランダムアクセスメモリおよびその書き込み方法 |
| US10/702,662 US6947315B2 (en) | 2003-04-04 | 2003-11-07 | Magnetic random access memory device having write test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003101715A JP3908685B2 (ja) | 2003-04-04 | 2003-04-04 | 磁気ランダムアクセスメモリおよびその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004310880A JP2004310880A (ja) | 2004-11-04 |
| JP3908685B2 true JP3908685B2 (ja) | 2007-04-25 |
Family
ID=33095276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003101715A Expired - Fee Related JP3908685B2 (ja) | 2003-04-04 | 2003-04-04 | 磁気ランダムアクセスメモリおよびその書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6947315B2 (ja) |
| JP (1) | JP3908685B2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3808799B2 (ja) | 2002-05-15 | 2006-08-16 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
| US7369428B2 (en) * | 2003-09-29 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating a magnetic random access memory device and related devices and structures |
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| US7085183B2 (en) * | 2004-07-13 | 2006-08-01 | Headway Technologies, Inc. | Adaptive algorithm for MRAM manufacturing |
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| JP4012196B2 (ja) * | 2004-12-22 | 2007-11-21 | 株式会社東芝 | 磁気ランダムアクセスメモリのデータ書き込み方法 |
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| US7616492B2 (en) * | 2005-10-04 | 2009-11-10 | Qimonda Ag | Evaluation circuit and evaluation method for the assessment of memory cell states |
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| JP4560025B2 (ja) * | 2006-09-29 | 2010-10-13 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその製造方法 |
| JP5100292B2 (ja) | 2007-10-05 | 2012-12-19 | 株式会社東芝 | 抵抗変化メモリ装置 |
| JP2010080006A (ja) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | 磁気メモリの試験方法および試験装置 |
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| US9196334B2 (en) | 2012-04-19 | 2015-11-24 | Qualcomm Incorporated | Hierarchical memory magnetoresistive random-access memory (MRAM) architecture |
| US8711646B2 (en) * | 2012-05-08 | 2014-04-29 | Samsung Electronics Co., Ltd. | Architecture, system and method for testing resistive type memory |
| KR20140028481A (ko) * | 2012-08-29 | 2014-03-10 | 에스케이하이닉스 주식회사 | 쓰기 전류를 측정할 수 있는 반도체 메모리 장치 및 쓰기 전류 측정 방법 |
| US20140071739A1 (en) * | 2012-09-13 | 2014-03-13 | Qualcomm Incorporated | Reference level adjustment scheme |
| KR102056853B1 (ko) | 2013-01-18 | 2020-01-22 | 삼성전자주식회사 | 저항성 메모리 장치 및 그에 따른 동작 제어방법 |
| US9368232B2 (en) | 2013-03-07 | 2016-06-14 | Qualcomm Incorporated | Magnetic automatic test equipment (ATE) memory tester device and method employing temperature control |
| US10130382B2 (en) * | 2014-03-27 | 2018-11-20 | Medtronic Xomed, Inc. | Powered surgical handpiece having a surgical tool with an RFID tag |
| KR102582672B1 (ko) * | 2016-11-01 | 2023-09-25 | 삼성전자주식회사 | 자기 터널 접합 소자를 포함하는 논리 회로 |
| US10395733B2 (en) * | 2017-12-21 | 2019-08-27 | Macronix International Co., Ltd. | Forming structure and method for integrated circuit memory |
| JP2020042880A (ja) | 2018-09-12 | 2020-03-19 | キオクシア株式会社 | 磁気記憶装置 |
| US10878930B1 (en) * | 2019-07-12 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Layout structure of memory array |
| US11493573B2 (en) * | 2019-08-27 | 2022-11-08 | Western Digital Technologies, Inc. | Magnetic sensor with dual TMR films and the method of making the same |
| US11428758B2 (en) * | 2019-08-27 | 2022-08-30 | Western Digital Technologies, Inc. | High sensitivity TMR magnetic sensor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111783A (en) * | 1999-06-16 | 2000-08-29 | Hewlett-Packard Company | MRAM device including write circuit for supplying word and bit line current having unequal magnitudes |
| US6097626A (en) * | 1999-07-28 | 2000-08-01 | Hewlett-Packard Company | MRAM device using magnetic field bias to suppress inadvertent switching of half-selected memory cells |
| US6163477A (en) * | 1999-08-06 | 2000-12-19 | Hewlett Packard Company | MRAM device using magnetic field bias to improve reproducibility of memory cell switching |
| US6252795B1 (en) * | 2000-09-29 | 2001-06-26 | Motorola Inc. | Programmable resistive circuit using magnetoresistive memory technology |
| US6314020B1 (en) * | 2000-09-29 | 2001-11-06 | Motorola, Inc. | Analog functional module using magnetoresistive memory technology |
| US6272040B1 (en) * | 2000-09-29 | 2001-08-07 | Motorola, Inc. | System and method for programming a magnetoresistive memory device |
| US6711053B1 (en) * | 2003-01-29 | 2004-03-23 | Taiwan Semiconductor Manufacturing Company | Scaleable high performance magnetic random access memory cell and array |
-
2003
- 2003-04-04 JP JP2003101715A patent/JP3908685B2/ja not_active Expired - Fee Related
- 2003-11-07 US US10/702,662 patent/US6947315B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6947315B2 (en) | 2005-09-20 |
| US20040196693A1 (en) | 2004-10-07 |
| JP2004310880A (ja) | 2004-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060706 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |