JP2010080006A - 磁気メモリの試験方法および試験装置 - Google Patents
磁気メモリの試験方法および試験装置 Download PDFInfo
- Publication number
- JP2010080006A JP2010080006A JP2008248608A JP2008248608A JP2010080006A JP 2010080006 A JP2010080006 A JP 2010080006A JP 2008248608 A JP2008248608 A JP 2008248608A JP 2008248608 A JP2008248608 A JP 2008248608A JP 2010080006 A JP2010080006 A JP 2010080006A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- test
- width
- height
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 124
- 230000015654 memory Effects 0.000 title claims abstract description 101
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 38
- 238000010998 test method Methods 0.000 title claims abstract description 31
- 230000002950 deficient Effects 0.000 claims abstract description 21
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 230000007547 defect Effects 0.000 abstract description 30
- 230000005415 magnetization Effects 0.000 description 37
- 238000000034 method Methods 0.000 description 12
- 238000003860 storage Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 230000005294 ferromagnetic effect Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000012216 screening Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003936 working memory Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000005290 antiferromagnetic effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【解決手段】電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。
【選択図】図8
Description
Δtherm=KuV/(kBT)
を熱擾乱パラメータと呼ぶ。(1)式と(2)式から、大きな電流で読み出すほど、読出しパルスがかかっている時間tの間に情報が変化する確率が高くなることが分かる。
まず、本発明の第1実施形態による磁気メモリの試験方法について説明する。
次に、本発明の第2実施形態による磁気メモリの試験方法を説明する。本実施形態の試験方法は、ビット毎にβがばらつくことを考慮し、より精密に、“書けない不良”ビットを予測する方法である。メモリアレイに対して同じβ値を使うのでなく、ビット毎にβを求めた方が、“書けない不良”の発生確率の予測精度が向上する。第1実施形態の試験方法では、電流密度J1のみで試験する方法であり、通常使用時の書き込み電流(パルス高さ)と同じ電流(パルス高さ)で試験をする場合は、第1実施形態でも十分な精度で試験できた。すなわち、第1実施形態においては、βは実験から求めた一定値を用いていた。
次に、本発明の第3実施形態による試験装置を述べる。図10に、本実施形態の試験装置200を示す。本発明の第1および第2実施形態の試験方法においては、通常の書き込み電圧と同じかそれよりも小さい電圧で、通常の書き込みパルスよりも短いパルス幅で書き込み試験をする。そのために、試験装置200にはパルス高さ設定回路としてのテスト電圧設定回路202と、パルス幅設定回路204とを備えている。
Vw≧Vt1>Vt2
の関係を満たすようにする。なお、第1実施形態の試験方法においては、第1および第2テスト電圧のうちの一方のテスト電圧が用いられ、第2実施形態の試験方法においては、第1および第2テスト電圧の両方が用いられる。
tw>tt、
の関係を満たすようにする。
12 参照層
14 トンネルバリア層
16 記録層
20 選択トランジスタ
200 試験装置
202 テスト電圧設定回路
204 パルス幅設定回路
206 読み出し信号処理回路
208 不良判定回路
209 冗長セル置換回路
300 MRAMチップ
Claims (10)
- 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験方法であって、
使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えていることを特徴とする磁気メモリの試験方法。 - 前記試験データの書き込みに用いられる書き込みパルスの幅は、使用時の書き込みパルスの幅の1/5以下であることを特徴とする請求項1記載の磁気メモリの試験方法。
- 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験方法であって、
使用時の書き込みパルスの高さ以下の高さを有しかつ当該書き込みパルスの幅よりも狭い幅を有する2種類の書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えていることを特徴とする磁気メモリの試験方法。 - 前記試験データの書き込みに用いられる2種類の書き込みパルスの幅はそれぞれ、使用時の書き込みパルスの幅の1/2以下であることを特徴とする請求項3記載の磁気メモリの試験方法。
- 前記試験データの書き込みを行った後に前記メモリセルからデータの読み出しを行う読み出しステップと、
前記試験データおよび読み出された前記データに基づいて、前記メモリセルが不良セルか否かを判定するステップと、
前記メモリセルが不良と判定された場合に、前記メモリセルを冗長セルに置き換えるステップと、
を備えていることを特徴とする請求項1乃至4のいずれかに記載の磁気メモリの試験方法。 - 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験装置であって、
使用時の書き込みパルスの高さ以下となるようにテストパルスの高さを設定するパルス高さ設定回路と、
使用時の書き込みパルスの幅よりも狭くなるようにテストパルスの幅を設定するパルス幅設定回路と、
を備え、
前記パルス高さ設定回路により設定された高さとパルス幅設定回路により設定された幅とを有するテストパルスを前記磁気メモリに送り、試験データの書き込みを行うことを特徴とする磁気メモリの試験装置。 - 前記テストパルスの幅は、使用時の書き込みパルスの幅の1/5以下に設定されることを特徴とする請求項6記載の磁気メモリの試験装置。
- 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験装置であって、
使用時の書き込みパルスの高さ以下となるように、第1テストパルスの高さと、前記第1テストパルスの高さと異なる第2テストパルスの高さとを設定するパルス高さ設定回路と、
使用時の書き込みパルスの幅よりも狭くなるようにテストパルスの幅を設定するパルス幅設定回路と、
を備え、
前記パルス高さ設定回路によって設定された高さと前記パルス幅設定回路によって設定された幅とを有する前記第1テストパルスを前記メモリセルに送り、試験データの第1の書き込み行うとともに、前記パルス高さ設定回路によって設定された高さと前記パルス幅設定回路によって設定された幅とを有する前記第2テストパルスを前記メモリセルに送り、前記試験データの第2の書き込み行うことを特徴とする磁気メモリの試験装置。 - 前記第1および第2テストパルスの幅は、使用時の書き込みパルスの幅の1/2以下に設定されることを特徴とする請求項8記載の磁気メモリの試験装置。
- 前記試験データの第1および第2の書き込みを行った後に前記メモリセルからデータの読み出しを行う読み出し回路と、
前記試験データおよび読み出された前記データに基づいて、前記メモリセルが不良セルか否かを判定する不良判定回路と、
前記メモリセルが不良と判定された場合に、前記メモリセルを冗長セルに置き換える冗長セル置換回路と、
を備えていることを特徴とする請求項6乃至9のいずれかに記載の磁気メモリの試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008248608A JP2010080006A (ja) | 2008-09-26 | 2008-09-26 | 磁気メモリの試験方法および試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008248608A JP2010080006A (ja) | 2008-09-26 | 2008-09-26 | 磁気メモリの試験方法および試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010080006A true JP2010080006A (ja) | 2010-04-08 |
Family
ID=42210254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008248608A Pending JP2010080006A (ja) | 2008-09-26 | 2008-09-26 | 磁気メモリの試験方法および試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010080006A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013235646A (ja) * | 2012-05-08 | 2013-11-21 | Samsung Electronics Co Ltd | 抵抗性メモリのテスト方法、システム及びアーキテクチャー |
JP6424999B1 (ja) * | 2018-02-28 | 2018-11-21 | Tdk株式会社 | スピン素子の安定化方法及びスピン素子の製造方法 |
JP6428988B1 (ja) * | 2018-02-28 | 2018-11-28 | Tdk株式会社 | スピン素子の安定化方法及びスピン素子の製造方法 |
CN112444765A (zh) * | 2019-08-30 | 2021-03-05 | 中电海康集团有限公司 | 翻转电压的测试方法 |
CN112444764A (zh) * | 2019-08-30 | 2021-03-05 | 中电海康集团有限公司 | 翻转电压的测试方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5896260A (ja) * | 1981-12-04 | 1983-06-08 | Fujitsu Ltd | Icメモリ試験方式 |
JPS5977366A (ja) * | 1982-10-25 | 1984-05-02 | Mitsubishi Electric Corp | 紫外線消去形プログラマブル読出し専用メモリ装置の試験方法 |
JPH06203590A (ja) * | 1993-01-05 | 1994-07-22 | Fujitsu Ltd | 半導体記憶装置 |
JP2004310880A (ja) * | 2003-04-04 | 2004-11-04 | Toshiba Corp | 磁気ランダムアクセスメモリ |
-
2008
- 2008-09-26 JP JP2008248608A patent/JP2010080006A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5896260A (ja) * | 1981-12-04 | 1983-06-08 | Fujitsu Ltd | Icメモリ試験方式 |
JPS5977366A (ja) * | 1982-10-25 | 1984-05-02 | Mitsubishi Electric Corp | 紫外線消去形プログラマブル読出し専用メモリ装置の試験方法 |
JPH06203590A (ja) * | 1993-01-05 | 1994-07-22 | Fujitsu Ltd | 半導体記憶装置 |
JP2004310880A (ja) * | 2003-04-04 | 2004-11-04 | Toshiba Corp | 磁気ランダムアクセスメモリ |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013235646A (ja) * | 2012-05-08 | 2013-11-21 | Samsung Electronics Co Ltd | 抵抗性メモリのテスト方法、システム及びアーキテクチャー |
JP6424999B1 (ja) * | 2018-02-28 | 2018-11-21 | Tdk株式会社 | スピン素子の安定化方法及びスピン素子の製造方法 |
JP6428988B1 (ja) * | 2018-02-28 | 2018-11-28 | Tdk株式会社 | スピン素子の安定化方法及びスピン素子の製造方法 |
WO2019167198A1 (ja) * | 2018-02-28 | 2019-09-06 | Tdk株式会社 | スピン素子の安定化方法及びスピン素子の製造方法 |
WO2019167197A1 (ja) * | 2018-02-28 | 2019-09-06 | Tdk株式会社 | スピン素子の安定化方法及びスピン素子の製造方法 |
CN110419117A (zh) * | 2018-02-28 | 2019-11-05 | Tdk株式会社 | 自旋元件的稳定化方法及自旋元件的制造方法 |
CN110419117B (zh) * | 2018-02-28 | 2023-04-18 | Tdk株式会社 | 自旋元件的稳定化方法及自旋元件的制造方法 |
CN112444765A (zh) * | 2019-08-30 | 2021-03-05 | 中电海康集团有限公司 | 翻转电压的测试方法 |
CN112444764A (zh) * | 2019-08-30 | 2021-03-05 | 中电海康集团有限公司 | 翻转电压的测试方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Alzate et al. | 2 MB array-level demonstration of STT-MRAM process and performance towards L4 cache applications | |
US9251879B2 (en) | Perpendicular magnetic random access memory (MRAM) device with reference cell and method for using same | |
US20160276011A1 (en) | Method of writing to a spin torque magnetic random access memory | |
US20100220517A1 (en) | Semiconductor device | |
TWI587297B (zh) | 半導體儲存裝置 | |
JP2005216467A (ja) | メモリセルストリング | |
WO2008002813A2 (en) | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells having enhanced read and write margins | |
US11367501B2 (en) | Test method for memory device, operating method of test device testing memory device, and memory device with self-test function | |
US9728240B2 (en) | Pulse programming techniques for voltage-controlled magnetoresistive tunnel junction (MTJ) | |
US10204037B2 (en) | Memory device, memory controller and operation method thereof | |
JP2014110071A (ja) | エラー訂正パリティビットによるmramスマートビット書き込みアルゴリズムの方法および装置 | |
JP2011008849A (ja) | メモリ及び書き込み制御方法 | |
Zhang et al. | Memory module-level testing and error behaviors for phase change memory | |
CN107527647A (zh) | 半导体存储器件的延迟电路、半导体存储器件及操作方法 | |
JP2010080006A (ja) | 磁気メモリの試験方法および試験装置 | |
Münch et al. | MBIST-based Trim-Search Test Time Reduction for STT-MRAM | |
US20230178172A1 (en) | Reference bits test and repair using memory built-in self-test | |
KR102394662B1 (ko) | Lut-프리 메모리 복구 방법 | |
JP5390551B2 (ja) | 半導体記憶装置およびそのテスト方法 | |
US9653180B1 (en) | System method and apparatus for screening a memory system | |
JP2004103179A (ja) | 薄膜磁性体記憶装置およびその製造方法 | |
US20130194863A1 (en) | Initialization method of a perpendicular magnetic random access memory (mram) device | |
JP2007026477A (ja) | 不揮発性記憶装置 | |
JP2002184169A (ja) | 欠陥のあるトンネル接合を修理する方法 | |
US11521680B2 (en) | Memory device with on-chip sacrificial memory cells |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111205 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20111209 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120321 |