JP2010080006A - 磁気メモリの試験方法および試験装置 - Google Patents

Abstract

【課題】非常に低い確率で起こる“書けない不良”の不良ビットを、可及的に短い試験時間内で検出することを可能にする。
【解決手段】電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。
【選択図】図８

Description

本発明は、磁気メモリの試験方法および試験装置に関する。

不揮発メモリとして、磁気抵抗効果ランダムアクセスメモリ（ＭＲＡＭ（Magnetoresistive Random Access Memory））が知られている。ＭＲＡＭとは、情報を記憶するセル部に大きな磁気抵抗効果を持つ強磁性トンネル接合（ＭＴＪ）を有するＭＴＪ素子を記憶素子として用いたメモリ装置である。書き換え耐性無限大、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。

ＭＲＡＭのうち、書込み原理にスピントランスファートルクを利用したスピン注入型ＭＲＡＭは微細化に優れたメモリとして注目を集めている（例えば、特許文献１参照）。ＭＴＪ素子は、二つの強磁性層とその間に挟まれたトンネルバリア層から成る。強磁性層の一方は磁化の向きが変化しにくい参照層とし、もう一方は電流によって磁化の向きが反転する記憶層とする。参照層と記憶層の磁化の向きが平行（Ｐ）でＭＴＪが低抵抗な状態と、反平行（ＡＰ）でＭＴＪが高抵抗な状態を、二進情報の“０”と“１”に対応付けることで情報を記憶することができる。

書き込みは、ＭＴＪ素子に書き込み電流を流して生じるスピントランスファートルクによって記憶層の磁化の向きを反転させることにより行う。磁化反転に必要な電流すなわちスイッチング電流は、熱擾乱耐性を確保できる範囲内で小さいほうが好ましい。また、誤書き込みを減らすにはスイッチング電流のビット毎のバラツキが小さいことが望ましい。

記憶情報の読み出しは、ＭＴＪ素子に電流を流して低抵抗状態であるか高抵抗状態であるかを検出することにより行う。従ってＭＲＡＭに使うＭＴＪ素子は、磁気抵抗効果による抵抗変化率（ＭＲ比）が大きいほうが好ましい。読み出しを正確に行うには、抵抗バラツキが小さいことが望ましい。記憶された情報は不揮発であり、通常１０年以上の記憶保持特性がある。但し、熱擾乱によって記憶された二進情報の一部が変化してしまう確率が、わずかであるが存在する。後述のように読み出す行為によっても二進情報の一部が変化してしまう確率が、わずかであるが存在する。
米国特許第６，２５６，２２３号明細書

後述するように、ＭＲＡＭにおいては、スイッチング電流の大きいビット、ＭＴＪ素子サイズの大きいビットなどで、“書けない不良”が、非常に低いけれども或る確率で起き、不良ビットとなる。このような“書けない不良”の不良ビットは、製品の出荷前にスクリーニングし出荷しないように設定する必要がある。しかし、非常に低い確率で起こる“書けない不良”を検出することは難しいため、不良ビットを検出することが難しかった。このため、例えば１０年間使用で書けない不良なしを保障しようとすると、１０年間の試験が必要になってしまう。信頼性の面から、非常に低い確率で起こる“書けない不良”の不良ビットを、ＭＲＡＭの出荷前の製品試験において、簡便に検出することが望まれている。

本発明は、非常に低い確率で起こる“書けない不良”の不良ビットを、可及的に短い試験時間内で検出することのできる磁気メモリの試験方法および試験装置を提供することを目的とする。

本発明の第１の態様による磁気メモリの試験方法は、電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験方法であって、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えていることを特徴とする。

また、本発明の第２の態様による磁気メモリの試験方法は、電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験方法であって、使用時の書き込みパルスの高さ以下の高さを有しかつ当該書き込みパルスの幅よりも狭い幅を有する２種類の書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えていることを特徴とする。

また、本発明の第３の態様による磁気メモリの試験装置は、電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験装置であって、使用時の書き込みパルスの高さ以下となるようにテストパルスの高さを設定するパルス高さ設定回路と、使用時の書き込みパルスの幅よりも狭くなるようにテストパルスの幅を設定するパルス幅設定回路と、を備え、前記パルス高さ設定回路により設定された高さとパルス幅設定回路により設定された幅とを有するテストパルスを前記磁気メモリに送り、試験データの書き込みを行うことを特徴とする。

また、本発明の第４の態様による磁気メモリの試験装置は、電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験装置であって、使用時の書き込みパルスの高さ以下となるように、第１テストパルスの高さと、前記第１テストパルスの高さと異なる第２テストパルスの高さとを設定するパルス高さ設定回路と、使用時の書き込みパルスの幅よりも狭くなるようにテストパルスの幅を設定するパルス幅設定回路と、を備え、 前記パルス高さ設定回路によって設定された高さと前記パルス幅設定回路によって設定された幅とを有する前記第１テストパルスを前記メモリセルに送り、試験データの第１の書き込み行うとともに、前記パルス高さ設定回路によって設定された高さと前記パルス幅設定回路によって設定された幅とを有する前記第２テストパルスを前記メモリセルに送り、前記試験データの第２の書き込み行うことを特徴とする。

本発明によれば、非常に低い確率で起こる“書けない不良”の不良ビットを、可及的に短い試験時間内で検出することができる。

まず、本発明の実施形態を説明する前に、ＭＲＡＭと、本発明の一実施形態の原理を説明する。

一般に、ＭＲＡＭは、少なくとも１個のメモリセルを備え、このメモリセルは、図１に示すように、大きな磁気抵抗効果を持つ強磁性トンネル接合（ＭＴＪ）素子（磁気抵抗素子）１０と、このＭＴＪ素子１０を選択するための選択トランジスタ２０とを有している。書き換え耐性無限大、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。

ＭＲＡＭとしてスピン注入型ＭＲＡＭについて説明する。ＭＴＪ素子１０は、図２（ａ）、２（ｂ）に示すように、二つの強磁性層１２，１６とその間に挟まれたトンネルバリア層１４とを備えている。強磁性層の一方は、通電の前後で磁化の向きが不変の参照層１２とし、もう一方は通電によって磁化の向きが可変の記憶層１６とする。例えば、参照層１２と記憶層１６の磁化の向きが平行な時にＭＴＪ素子１０が低抵抗状態となり、反平行（ＡＰ）な時にＭＴＪ素子１０が高抵抗状態となる。これらの低抵抗状態および高抵抗状態を、二進情報の“０”および“１”に対応付けることで情報を記憶することができる。

書き込みは、ＭＴＪ素子１０に書き込み電流を流すことにより生じるスピントランスファートルクによって記憶層１６の磁化の向きを反転させることにより行う。例えば図２（ａ）に示すように、書込み電流を流す前に参照層１２と記録層１６の磁化の向きが反平行なときには、参照層１２からトンネルバリア層１４を介して記録層１６に電子を流すことにより、記録層１６の磁化の向きを参照層１２の磁化の向きと平行となるようにする。また、図２（ｂ）に示すように、書込み電流を流す前に参照層１２と記録層１６の磁化の向きが平行なときには、記録層１６からトンネルバリア層１４を介して参照層１２に電子を流すことにより、記録層１６の磁化の向きを参照層１２の磁化の向きと反平行となるようにする。なお、本明細書においては、記録層１６の磁化の向きが参照層１２の磁化の向きと平行な場合をデータ“０”とし、反平行な場合をデータ“１”と定義しているが、逆であってもよい。磁化反転に必要な電流すなわちスイッチング電流は、熱擾乱耐性を確保できる範囲内で小さいほうが好ましい。また、誤書き込みを減らすにはスイッチング電流のビット毎（メモリセル毎）のバラツキが小さいことが望ましい。

記憶情報の読み出しは、図３（ａ）、３（ｂ）に示すように、ＭＴＪ素子１０に電流を流して低抵抗状態であるか高抵抗状態であるかを検出することにより行う。従ってＭＲＡＭに用いるＭＴＪ素子は、磁気抵抗効果による抵抗変化率（ＭＲ比）が大きいほうが好ましい。読出しを正確に行うには、ＭＴＪ素子の抵抗のバラツキが小さいことが望ましい。記憶された情報は不揮発であり、通常１０年以上の記憶保持特性がある。但し、熱擾乱によって記憶された二進情報の一部が変化してしまう確率が、わずかであるが存在する。更に後述するように読み出す行為によっても二進情報の一部が変化してしまう確率が、わずかであるが存在する。

ＭＲＡＭにおいては、読出しの際に流す読出し電流Ｉ_ｒｅａｄによって情報が変化する現象がある。「読出しによる誤書き込み」と呼ばれる現象である。まず基本的な１ビットの動作を説明する。読出し電流を、“０”（Ｐ）→“１”（ＡＰ）に書込む書込み電流と同じ方向に流す場合を考える。一般に、“０”状態に読出し電流Ｉ_ｒｅａｄを流してｔ秒後に磁化が“１”へ反転する確率ｐは、熱擾乱の考え方から以下の式で表されることが知られている（例えば、M. Pakala, Y. Huai, T. Valet, Y. Ding, and Z. Diao, Journal of Applied Physics, Vol. 98, 056107 (2005)参照）。

ここで

であり、ｆ_０は試行頻度であり、１０^９Ｈｚ〜１０^１０Ｈｚ程度である。ΔＥは磁化反転の際に越えなければならないエネルギーバリア（ｅｒｇ）、Ｋ_ｕは磁気異方性エネルギー密度（ｅｒｇ／ｃｍ^３）、Ｖは記憶層の体積（ｃｍ^３）、ｋ_Ｂはボルツマン定数、Ｔは絶対温度（Ｋ）である。Ｉ_ｃは電流パルス幅が１／ｆ_０秒の場合の磁化反転電流である。（２）式の右辺の係数
Δ_{ｔｈｅｒｍ}＝Ｋ_ｕＶ／（ｋ_ＢＴ）
を熱擾乱パラメータと呼ぶ。（１）式と（２）式から、大きな電流で読み出すほど、読出しパルスがかかっている時間ｔの間に情報が変化する確率が高くなることが分かる。

（１）式と（２）式から得られる磁化反転確率ｐの一例を図４に示す。この図４に示す例は、Δ_{ｔｈｅｒｍ}＝７０、書き込みパルス幅ｔ＝２０ｎｓｅｃの場合である。

逆に、書き込み電流が十分でないと、“書けない不良”が発生する。書けない確率（１−ｐ）を（１）式と（２）式から求めて図５に示す。図５は、Δ_{ｔｈｅｒｍ}＝７０、書き込みパルス幅ｔ＝２０ｎｓｅｃの場合である。メモリとして使う場合、使用方法に応じて書けない確率がある値以下になるよう作る必要がある。

磁化反転電流Ｉ_ｃはビットごとにばらつく。Ｉ_ｃが大きいビットは、メモリチップの一定の書き込み電流Ｉ_ｗにおいて、書けない確率が仕様値以上になり、不良ビットとなる。このような不良ビットは出荷前にスクリーニングして使わないように設定する必要がある。しかし、非常に低い確率で起こる“書けない不良”を検出することが難しいため、不良ビットを検出することが難しかった。例えば、１０年間使用で“書けない不良”が発生しないことを保障しようとすると、１０年間の試験が必要になってしまう。

そこで、本発明の一実施形態においては、通常使用時の書込みパルス幅よりも短いパルス幅で小数回の書込み試験をして、書けない現象を検出する。スピン注入書き込みにおいては、同じ電流値であってもパルス幅が短くなるほど書けない確率が大きくなる。書けない確率のパルス幅依存性は正確に予測できる。したがって、短時間で使用時の潜在的な“書けない不良”の発生を予測することができる。これが本発明の一実施形態の原理である。例えば、通常の書込みパルスを長く設定（例えば、１００ｎｓ）する。短パルス（例えば、１０ｎｓ）で全ビット少数回の書込み試験をして、１度でも書けなかったビットを冗長セルで置換する。

以下に、スピン注入型ＭＲＡＭの場合の磁化反転確率を詳述する。熱擾乱パラメータは、通常、Δ_{ｔｈｅｒｍ}＝７０〜１１０に設計する。本発明者らは特に、磁化反転確率の求め方として公知の（２）式ではなく新しい方式を見出した。本発明者らは、パルス幅が短くなるほどＩｃの揺らぎが（２）式で表されるよりも大きくなることを見出し、その結果、“書けない不良”を検出し易くなることを見出した。また、本発明者らは、電流を流すと、実効的なΔ_{ｔｈｅｒｍ}＝Δ（Ｉ）が電流Ｉに依存して低下することを見出した。その効果は近似的に以下の式で表される。

これを使って、磁化反転確率ｐは以下の式で計算される。

ここで、

である。電流の効果を表すパラメータβは、記憶層の材料や寸法に依存する。このパラメータは以下のように求めることができる。

である。Δ（Ｉ＝０）＝Δ_０と、Δ（Ｉ＝Ｉ_ｃ）＝Δ_Ｉｃはそれぞれ実験から求めることが出来る。それを使って、

となる。Δ（Ｉ＝０）は、磁場を印加した場合のスイッチング磁界のスイープ速度依存性から求めることができる。また、高温放置した場合の磁化反転確率からも求めることができる。Δ（Ｉ＝Ｉ_ｃ）は、Ｉ_ｃ程度の電流を流してスピントランスファートルクによる磁化反転をさせた場合の、誤書込み確率と正書込み確率から求めることができる。こうして（３）式を用いることにより、従来よりも正確に磁化反転確率が求められることが判明した。

現在使われている記憶層の典型例では、βは以下のオーダーである。

この場合、電流に依存する実効的な熱擾乱パラメータΔ_{ｔｈｅｒｍ}＝Δ（Ｉ）は以下の式で表される。

（３）〜（１０）式に従って、１ビットについて“書けない不良”の発生確率の書き込みパルス幅依存性の一例を図６に示す。図６に示す例は、Δ_０＝７０、Ｉ／Ｉ_ｃ＝０．９の場合である。ある特定の１ビットに着目すると、“書けない不良”の発生確率の書き込みパルス幅依存性は一意に決まる。したがって、あるパルス幅での“書けない不良”の発生確率から、別のパルス幅での“書けない不良”の発生確率を精度良く予測できる。すなわち、本発明の一実施形態による磁気メモリの試験方法は、通常の書き込みに使用するパルス幅において十分小さな“書けない不良”の発生確率を保証したい場合に、使用するパルス幅よりも短いパルスで試験を行うことによって、もっと大きな確率で起こる“書けない不良”のビットを検出するものである。例えば、通常の書き込み電流と同じ電流で試験をする場合は、図６より、試験パルス幅を通常パルス幅の１／５以下に設定すれば、“書けない不良”の発生確率を十分大きくすることができる。そして試験時間は１／５以下に短縮できる。試験効率を十分高くするには、通常の書き込み時の“書けない不良”の発生確率に対して、試験時の“書けない不良”の発生確率を１００倍以上にする必要がある。一方、試験時のパルス幅は６ｎｓｅｃ以上が望ましい。配線遅延のために、６ｎｓｅｃ未満のパルス幅で、メモリアレイ全体に安定して均一に書き込むことが難しいためである。このような条件化で図６を見ると、通常の書き込み電流と同じ電流で試験をする場合は、試験パルス幅を通常パルス幅の１／５以下に設定することが望ましい。

このように、スピン注入ＭＲＡＭでは、その書込み原理から磁化反転確率を正確に計算できる。従って、書き込みパルス幅ｔを変えたスクリーニング試験により、“書けない不良”の発生確率を精密に予測できる利点がある。

さらに、精密にスクリーニングする方法を述べる。ビットごとに、上述のβはばらつく。メモリアレイに対して同じβ値を使うのでなく、ビット毎にβを求めた方が、“書けない不良”の発生確率の予測精度が向上する。その結果、冗長ビットへの置換量が減る、あるいは設計マージンを狭くすることができる、などの理由により、製造コストの安いメモリを提供することができる。これは特に、通常の書き込み電流と試験電流とが異なる場合に、予測精度が向上する利点がある。

なお、僅かなエラーを訂正する回路をＭＲＡＭ内に設ける場合がある。この訂正する回路に、“書けない不良”が起きても誤り訂正をする、誤り訂正符号（以下、ＥＣＣ（Error Correction Coding）ともいう）と呼ばれる手法を用いる。例えば、拡大ハミングコード（Extended Hamming code）と呼ばれる誤り訂正の方法では、６４ビットを１ブロックとしてその情報に８ビットの付加ビットを付加することで、１ブロック中の１ビットの誤りを検出し、その訂正ができる。

本発明の一実施形態による磁気メモリの試験方法は、上記の付加ビットに対しても適用可能である。適用することでテストコストの減少や製造コストの低減に寄与する。

ＭＲＡＭにおいては、最低限必要なセルアレイと、加えて不良ビットを置換するための冗長ビットを設けることが望ましい。

本発明の一実施形態の磁気メモリの試験方法を用いた上で、その不良ビットを冗長ビットで置換することで、メモリチップとして正常動作ができる。置換方法の一例を図７に示す。１ギガビット程度のメモリでは、２メガビット程度のサブアレイに分割する。加えて、サブアレイの外に、列方向を置換する冗長セルアレイと、行方向を置換する冗長セルアレイを設ける。図７に示すように、ある不良ビットを検出したら、そのビットを含む行の一部を、例えば１２８ビット単位で、行方向冗長セルアレイと論理的に置き換える。不良ビットを検出したら、そのビットを含む列の一部を、例えば１２８ビット単位で、列方向冗長セルアレイと論理的に置き換える。こうすれば、多少の不良ビットがあっても、良品メモリチップとして使える。

（第１実施形態）
まず、本発明の第１実施形態による磁気メモリの試験方法について説明する。

本実施形態の試験方法に用いられるＭＲＡＭは、Ｓｉ基板上にＣＭＯＳ回路を形成し、図１に示した選択トランジスタ２０と抵抗体１０とを有するメモリセルを多数並べたものである。ＭＲＡＭはＳｉ基板上にＣＭＯＳ回路を形成し、その上にＭＴＪ素子と配線が形成される。ＭＴＪ素子は、電極層、下地層、反強磁性層、強磁性層、トンネル絶縁層、配線層、をスパッタ成膜して作製する。

本実施形態の試験方法は、“書けない不良”の発生確率を１０^−５以下にしたい場合の試験方法である。

メモリセルの反転確率の電流密度依存性の一例を図８に示す。このメモリセルに対して以下の試験を行った。このメモリセルにおいては、通常の使用では書き込みパルス幅は１００ｎｓｅｃである。そこで、本実施形態の試験方法においては、幅が１０ｎｓのパルスで複数回（例えば、１０回）の６４ビットバースト書き込みを行ったのち読み出しを行う試験を行った。そして、エラー率が３割未満のメモリセルを適とし、それ以外のメモリセルは冗長セルで置換した。この結果、実際の使用では“書けない不良”の発生確率が１０^−５以下になった。なお、本実施形態においては、試験時の書き込み電流のパルスの高さは、通常の使用時の書き込み電流のパルスの高さと同じにしているが、通常の使用時の書き込み電流のパルスの高さ以下であればよい。

本実施形態において、テストに要する時間を１ギガビットのメモリについて見積もる。幅が１０ｎｓｅｃのパルスで書いてその後に読むのに１サイクル５０ｎｓｅｃかかる。これは、書込みに２０ｎｓｅｃかかり、読み出し３０ｎｓｅｃかかるからである。これを、１０回の書き込み試験をすると、５００ｎｓｅｃかかる。１ギガビットのメモリに６４ビットずつバースト書き込みバーストを行って読み出しする試験を行う。６４ビット×１．６８×１０^７個が１ギガビットになる。従って試験にかかる時間は、５００ｎｓｅｃ×１．６８×１０^７＝８．４秒になる。８．４秒という短い時間で１ギガビットすべての“書けない不良”のスクリーニングが終わることになる。

もし、通常使用のパルス幅で試験をすると、以下のようになる。１００ｎｓｅｃパルスで書き込みを行い、その後に読み出しをすると合計で１サイクル１４０ｎｓｅｃかかる。これは、書込みに１１０ｎｓｅｃかかり、読み出しに３０ｎｓｅｃかかるからである。この書き込みおよび読み出しを、１０^５回の試験を行うと、０．０１４ｓｅｃかかる。１ギガビットメモリに６４ビットずつバースト書き込みバースト読み出しをして試験する。６４ビット×１．６８×１０^７個が１ギガビットになる。したがって、試験にかかる時間は、０．０１４ｓｅｃ×１．６８×１０^７＝２．３５×１０^５秒＝６５時間になる。１ギガビットのメモリのすべてのビットに関する、“書けない不良”のスクリーニングに６５時間を要することになる。

本実施形態によって、８．４秒／２．３５×１０^５秒、すなわち約３万分の１倍にテスト時間が短縮される。これによりテストコストが３万分の１に削減できる。

（第２実施形態）
次に、本発明の第２実施形態による磁気メモリの試験方法を説明する。本実施形態の試験方法は、ビット毎にβがばらつくことを考慮し、より精密に、“書けない不良”ビットを予測する方法である。メモリアレイに対して同じβ値を使うのでなく、ビット毎にβを求めた方が、“書けない不良”の発生確率の予測精度が向上する。第１実施形態の試験方法では、電流密度Ｊ１のみで試験する方法であり、通常使用時の書き込み電流（パルス高さ）と同じ電流（パルス高さ）で試験をする場合は、第１実施形態でも十分な精度で試験できた。すなわち、第１実施形態においては、βは実験から求めた一定値を用いていた。

これに対して、第２実施形態の試験方法は、電流密度Ｊ１とは異なる電流密度Ｊ２でも書き込み試験を行う方法（ビット毎にβを求める方法であり）、すなわちパルス高さの異なる電流を用いて書き込み試験を行う方法で、通常の書き込み電流（パルス高さ）よりも小さな電流（パルス高さ）で試験をする場合に特に有効な方法である。

これを、図９Ａ乃至図９Ｃを参照して詳述する。図９Ａには、通常使用時に用いられる幅が２０ｎｓｅｃのパルスの場合と、試験時に用いられる幅が１０ｎｓｅｃのパルスの場合の、反転確率の電流密度依存性が示されている。Δ_０＝１００、ｂ＝β×Ｉｃ^２／（ｋ_ＢＴ）＝４の場合である。幅が１０ｎｓｅｃのパルスで第１の試験電流密度Ｊ１＝５．４４ＭＡ／ｃｍ^２での反転確率が０．６９であれば、通常使用時に用いられる幅が１０ｎｓｅｃのパルスで書き込み電流密度Ｊｗｒｉｔｅ＝６ＭＡ／ｃｍ^２での“書けない不良”の発生確率（＝１−ｐ）は、２．１×１０^−９程度と予測される（図９Ａ参照）。“書けない不良”の発生確率の予測精度を向上するには、図９Ｂに示すように第１の試験電流密度Ｊ１と、それとは異なる電流密度Ｊ２でも書き込み試験を行う方法が有効である。電流密度Ｊ１と、電流密度Ｊ２とではパルス幅は異なっていても良いが、同じものを用いることが望ましい。電流密度Ｊ２は、典型的には電流密度Ｊ１の１割減程度に設定する。あるビットに対して、上記電流密度Ｊ１およびＪ２に対する磁化反転確率ｐ（Ｊ１）および磁化反転確率ｐ（Ｊ２）と、を測定し、（３）〜（５）、（７）式を使うことで、 そのビットのβとＪｃ（または熱擾乱パラメータΔ_０）を求める。それを使って、動作時の書き込みパルス幅と電流値における“書けない不良”の発生確率を、より精密に求めることが出来る。

図９Ｂには、ｐ（Ｊ１）が同一であるが、βが異なる２ビットについて、試験時に用いられる幅が１０ｎｓｅｃのパルスの場合の反転確率の電流密度依存性が示されている。ｂ＝β×Ｉｃ^２／（ｋ_ＢＴ）が４の場合と３の場合である。これら２ビットについて、通常使用時に用いられる幅が２０ｎｓｅｃのパルスの場合の“書けない不良”の発生確率を図９Ｃに示す。“書けない不良”の仕様を１×１０^−１０未満とすると、ｂ＝４のビットは不良ビットだが、ｂ＝３のビットは良品である。ｐ（Ｊ１）だけ試験測定する場合は、安全を見て最も悪いビットのｂ＝４を前提に考え、図９Ｂに示すふたつのビットはどちらも不良ビットと判定することになる。

これに対して、本実施形態のように、ｐ（Ｊ１）とｐ（Ｊ２）の両方を測定することで、ビット毎にβおよびＩｃが求められるので、通常書き込み時の“書けない不良”の発生確率をより精密に求めることができる。従って、良品を不良と誤判定する確率が減少する。その結果、冗長ビットへの置換量が減る、あるいは設計マージンを狭くすることができるなどの理由により、製造コストの安いメモリを提供することができる。

次に、通常使用時の書き込みパルス幅について説明する。ＭＲＡＭの用途によって、最適な書き込みパルス幅は変わる。ＭＲＡＭをワーキングメモリとして使う場合、例えばＤＲＡＭを置き換える場合は、比較的高速な書き込みが望ましく、ランダムアクセスタイムが３５ｎｓｅｃ〜５０ｎｓｅｃになることが望ましい。この場合、最適な書き込みパルス幅は１２ｎｓｅｃ〜２０ｎｓｅｃになる。なお、この場合は、試験パルス幅を通常の書き込みパルス幅の１／５以下に設定することは難しい。これは、通常の書き込みパルス幅の１／５以下に設定すると、パルス幅が４ｎｓｅｃ以下となるので、配線遅延等のためにメモリアレイ全体に安定して均一に書き込むことが難しい。この場合は、第２実施形態の試験方法を用いることが好ましく、試験パルス幅を通常の書き込みパルス幅の１／２以下に設定することが望ましい。

一方、ＭＲＡＭをワークングメモリとしてではなくＣＰＵ混載の不揮発メモリとして使う場合は、上記ほど高速書き込みを要求されない。最適な書き込みパルス幅は３０ｎｓｅｃ〜２００ｎｓｅｃになる。この場合は、第１実施形態の試験方法を用いることが好ましく、試験パルス幅を通常の書き込みパルス幅の１／５以下に設定することが望ましい。

また、試験時のパルス幅は、通常使用時よりも小さく設定することにより、磁化反転確率の電流密度依存性曲線をブロードにすることができ、誤書き込みを検出しやすくできる。試験効率向上のためには、試験時のパルス幅は通常使用時の１／２以下が望ましい。さらに誤書き込み確率を精密に求めるには、試験時のパルス幅は通常使用時の１／５以下が望ましい。

（第３実施形態）
次に、本発明の第３実施形態による試験装置を述べる。図１０に、本実施形態の試験装置２００を示す。本発明の第１および第２実施形態の試験方法においては、通常の書き込み電圧と同じかそれよりも小さい電圧で、通常の書き込みパルスよりも短いパルス幅で書き込み試験をする。そのために、試験装置２００にはパルス高さ設定回路としてのテスト電圧設定回路２０２と、パルス幅設定回路２０４とを備えている。

書き込み電圧をＶ_ｗ、第１テスト電圧をＶ_ｔ１、第２テスト電圧をＶ_ｔ２とすると、
Ｖ_ｗ≧Ｖ_ｔ１＞Ｖ_ｔ２
の関係を満たすようにする。なお、第１実施形態の試験方法においては、第１および第２テスト電圧のうちの一方のテスト電圧が用いられ、第２実施形態の試験方法においては、第１および第２テスト電圧の両方が用いられる。

また、通常の書き込みパルス幅をｔ_ｗ、テストパルス幅をｔ_ｔとすると、
ｔ_ｗ＞ｔ_ｔ、
の関係を満たすようにする。

テスト電圧設定回路２０２と、パルス幅設定回路２０４とで設定した書き込み条件を、ＭＲＡＭチップ３００に送り、ＭＲＡＭに書き込みを行わせる。その後、ＭＲＡＭチップ３００から読み出し信号を受け、その信号を読み出し信号処理回路２０６において処理し、当該ビットが“書けない不良”が発生するビットであるか否かを、不良判定回路２０８において判定する。“書けない不良”が発生するビットと判定された場合は、冗長セル置換回路２０９が冗長セルと置換するようＭＲＡＭチップ３００に信号を送り、置換させる。具体的には、ＭＲＡＭチップ３００内のヒューズを切ることで置換する。ヒューズの代わりに、ＭＴＪ素子を用いてもよい。この場合、置換する際には、ＭＴＪ素子に電流を流し、ＭＴＪ素子を高抵抗状態とすることにより、ヒューズの代わりとすることができる。磁化反転電流は大きくとも、十分良好な熱擾乱耐性、保持特性、読み出しによる誤書き込みに対する耐性を持ったＭＴＪ素子をヒューズの代わりとすることができる。ヒューズよりも小さく低消費電力にすることができる。

以上説明したように、本発明の各実施形態によれば、確率現象であるためにスクリーニングが難しい不良ビットを、短時間で検出することができ、その結果、テストコストを大幅に削減することができる。

なお、磁気メモリの試験を行う場合には、試験を行う前に、データ「０」または「１」の書き込みを行って初期状態を確定し、その後、初期状態と異なるデータの書き込み試験を行うことが好ましい。

抵抗変化型不揮発メモリのセルの模式図。 スピン注入磁気抵抗効果ランダムアクセルメモリの書込み原理を説明する図。 スピン注入磁気抵抗効果ランダムアクセルメモリの読出し原理を説明する図。 ＭＲＡＭのメモリセルの磁化反転する確率の一例を示す図。 ＭＲＡＭセルの磁化反転しない確率の一例を示す図。 本発明の一実施形態による試験方法における、書き込みパルス幅に依存した書けない確率の一例を示す図。 不良セルを冗長セルに置き換える方法を説明する図。 本発明の第１実施形態の試験方法を説明する図。 本発明の第２実施形態の試験方法を説明する図。 本発明の第２実施形態の試験方法を説明する図。 本発明の第２実施形態の試験方法を説明する図。 本発明の第３実施形態による試験装置を示すブロック図。

符号の説明

１０ 磁気抵抗素子（ＭＴＪ素子）
１２ 参照層
１４ トンネルバリア層
１６ 記録層
２０ 選択トランジスタ
２００ 試験装置
２０２ テスト電圧設定回路
２０４ パルス幅設定回路
２０６ 読み出し信号処理回路
２０８ 不良判定回路
２０９ 冗長セル置換回路
３００ ＭＲＡＭチップ

Claims (10)

1. 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験方法であって、
   使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えていることを特徴とする磁気メモリの試験方法。
2. 前記試験データの書き込みに用いられる書き込みパルスの幅は、使用時の書き込みパルスの幅の１／５以下であることを特徴とする請求項１記載の磁気メモリの試験方法。
3. 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験方法であって、
   使用時の書き込みパルスの高さ以下の高さを有しかつ当該書き込みパルスの幅よりも狭い幅を有する２種類の書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えていることを特徴とする磁気メモリの試験方法。
4. 前記試験データの書き込みに用いられる２種類の書き込みパルスの幅はそれぞれ、使用時の書き込みパルスの幅の１／２以下であることを特徴とする請求項３記載の磁気メモリの試験方法。
5. 前記試験データの書き込みを行った後に前記メモリセルからデータの読み出しを行う読み出しステップと、
   前記試験データおよび読み出された前記データに基づいて、前記メモリセルが不良セルか否かを判定するステップと、
   前記メモリセルが不良と判定された場合に、前記メモリセルを冗長セルに置き換えるステップと、
   を備えていることを特徴とする請求項１乃至４のいずれかに記載の磁気メモリの試験方法。
6. 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験装置であって、
   使用時の書き込みパルスの高さ以下となるようにテストパルスの高さを設定するパルス高さ設定回路と、
   使用時の書き込みパルスの幅よりも狭くなるようにテストパルスの幅を設定するパルス幅設定回路と、
   を備え、
   前記パルス高さ設定回路により設定された高さとパルス幅設定回路により設定された幅とを有するテストパルスを前記磁気メモリに送り、試験データの書き込みを行うことを特徴とする磁気メモリの試験装置。
7. 前記テストパルスの幅は、使用時の書き込みパルスの幅の１／５以下に設定されることを特徴とする請求項６記載の磁気メモリの試験装置。
8. 電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリの試験装置であって、
   使用時の書き込みパルスの高さ以下となるように、第１テストパルスの高さと、前記第１テストパルスの高さと異なる第２テストパルスの高さとを設定するパルス高さ設定回路と、
   使用時の書き込みパルスの幅よりも狭くなるようにテストパルスの幅を設定するパルス幅設定回路と、
   を備え、
   前記パルス高さ設定回路によって設定された高さと前記パルス幅設定回路によって設定された幅とを有する前記第１テストパルスを前記メモリセルに送り、試験データの第１の書き込み行うとともに、前記パルス高さ設定回路によって設定された高さと前記パルス幅設定回路によって設定された幅とを有する前記第２テストパルスを前記メモリセルに送り、前記試験データの第２の書き込み行うことを特徴とする磁気メモリの試験装置。
9. 前記第１および第２テストパルスの幅は、使用時の書き込みパルスの幅の１／２以下に設定されることを特徴とする請求項８記載の磁気メモリの試験装置。
10. 前記試験データの第１および第２の書き込みを行った後に前記メモリセルからデータの読み出しを行う読み出し回路と、
    前記試験データおよび読み出された前記データに基づいて、前記メモリセルが不良セルか否かを判定する不良判定回路と、
    前記メモリセルが不良と判定された場合に、前記メモリセルを冗長セルに置き換える冗長セル置換回路と、
    を備えていることを特徴とする請求項６乃至９のいずれかに記載の磁気メモリの試験装置。

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