JP2002184169A - 欠陥のあるトンネル接合を修理する方法 - Google Patents
欠陥のあるトンネル接合を修理する方法Info
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Abstract
(57)【要約】
【課題】抵抗性セル交差点メモリアレイにおける欠陥のあるＳＤ
Ｔ接合に関連した問題を克服すること。 【解決手段】欠陥のあるトンネル接合(30)の公称抵抗
が、電圧エクササイシ゛ンク゛法によって増大する。電圧エクササイシ゛ン
ク゛法は、欠陥のあるトンネル接合(30)に1つ以上の電圧サ
イクルを印可することにより、実施される。
Ｔ接合に関連した問題を克服すること。 【解決手段】欠陥のあるトンネル接合(30)の公称抵抗
が、電圧エクササイシ゛ンク゛法によって増大する。電圧エクササイシ゛ン
ク゛法は、欠陥のあるトンネル接合(30)に1つ以上の電圧サ
イクルを印可することにより、実施される。
Description
【０００１】
【発明の属する技術分野】本発明は、薄い誘電体障壁を
備えたデバイスに関する。より具体的には、本発明は、
それに制限されるわけではないが、スピン依存トンネル
（spin dependenttunneling：ＳＤＴ）接合を含むトン
ネル接合に関する。本発明は、また、それに制限される
わけではないが、磁気ランダムアクセスメモリ（「ＭＲ
ＡＭ」）デバイスを含む情報記憶装置に関する。
備えたデバイスに関する。より具体的には、本発明は、
それに制限されるわけではないが、スピン依存トンネル
（spin dependenttunneling：ＳＤＴ）接合を含むトン
ネル接合に関する。本発明は、また、それに制限される
わけではないが、磁気ランダムアクセスメモリ（「ＭＲ
ＡＭ」）デバイスを含む情報記憶装置に関する。
【０００２】
【従来の技術】典型的なＭＲＡＭデバイスには、メモリ
セルのアレイ、メモリセルの行に沿って延びるワード
線、及びメモリセルの列に沿って延びるビット線が含ま
れている。各メモリセルは、ワード線とビット線の交差
点に配置されている。
セルのアレイ、メモリセルの行に沿って延びるワード
線、及びメモリセルの列に沿って延びるビット線が含ま
れている。各メモリセルは、ワード線とビット線の交差
点に配置されている。
【０００３】あるタイプのＭＲＡＭデバイスの場合、各
メモリセルには、ＳＤＴ接合が含まれている。ＳＤＴ接
合の磁化は、任意の時間において２つの安定した配向
（orientation）の一方をとる。これら２つの安定した
配向、すなわち、平行及び逆平行は、論理値の「０」及
び「１」を表している。磁化の配向は、さらに、ＳＤＴ
接合の抵抗に影響を及ぼす。ＳＤＴ接合の抵抗は、磁化
の配向が平行の場合、第１の値（Ｒ）であり、磁化の配
向が逆平行の場合、第２の値（Ｒ＋△Ｒ）である。
メモリセルには、ＳＤＴ接合が含まれている。ＳＤＴ接
合の磁化は、任意の時間において２つの安定した配向
（orientation）の一方をとる。これら２つの安定した
配向、すなわち、平行及び逆平行は、論理値の「０」及
び「１」を表している。磁化の配向は、さらに、ＳＤＴ
接合の抵抗に影響を及ぼす。ＳＤＴ接合の抵抗は、磁化
の配向が平行の場合、第１の値（Ｒ）であり、磁化の配
向が逆平行の場合、第２の値（Ｒ＋△Ｒ）である。
【０００４】ＳＤＴ接合の磁化の配向、従って、その論
理状態は、その抵抗状態を検知することによって読み取
ることが可能である。しかし、アレイにおけるメモリセ
ルは、多くの並列経路を介して互いに結合されている。
１つの交差点で認められる抵抗は、他の行及び列におけ
るメモリセルの抵抗と並列をなすその交差点のメモリセ
ルの抵抗に等しい。これに関して、メモリセルのアレイ
は、交差点抵抗回路網として特徴付けられることが可能
である。
理状態は、その抵抗状態を検知することによって読み取
ることが可能である。しかし、アレイにおけるメモリセ
ルは、多くの並列経路を介して互いに結合されている。
１つの交差点で認められる抵抗は、他の行及び列におけ
るメモリセルの抵抗と並列をなすその交差点のメモリセ
ルの抵抗に等しい。これに関して、メモリセルのアレイ
は、交差点抵抗回路網として特徴付けられることが可能
である。
【０００５】ＳＤＴ接合は、わずかな数の原子の厚さし
かない絶縁トンネル障壁を有する。メモリセルのアレイ
全体に対してこうした薄い障壁を製作する製造プロセス
の制御は、困難である。ＳＤＴ接合には、設計値よりも
かなり小さい公称抵抗を有するものもある。公称抵抗が
かなり小さいＳＤＴ接合は、「欠陥のある」ＳＤＴ接合
と呼ばれる。
かない絶縁トンネル障壁を有する。メモリセルのアレイ
全体に対してこうした薄い障壁を製作する製造プロセス
の制御は、困難である。ＳＤＴ接合には、設計値よりも
かなり小さい公称抵抗を有するものもある。公称抵抗が
かなり小さいＳＤＴ接合は、「欠陥のある」ＳＤＴ接合
と呼ばれる。
【０００６】公称抵抗がかなり小さいＳＤＴ接合は、Ｍ
ＲＡＭデバイスに使用できない。欠陥のあるＳＤＴ接合
は、ビットエラーを生じる可能性がある。メモリセルを
互いに分離するためにスイッチまたはダイオードを使用
しない抵抗性交差点アレイの場合、欠陥のあるＳＤＴ接
合と同じ列及び行にある他のＳＤＴ接合も、使用不可能
になる。従って、単一の欠陥のあるＳＤＴ接合によっ
て、列幅エラー及び行幅エラーが生じる可能性がある。
ＲＡＭデバイスに使用できない。欠陥のあるＳＤＴ接合
は、ビットエラーを生じる可能性がある。メモリセルを
互いに分離するためにスイッチまたはダイオードを使用
しない抵抗性交差点アレイの場合、欠陥のあるＳＤＴ接
合と同じ列及び行にある他のＳＤＴ接合も、使用不可能
になる。従って、単一の欠陥のあるＳＤＴ接合によっ
て、列幅エラー及び行幅エラーが生じる可能性がある。
【０００７】データがＭＲＡＭデバイスから読み返され
る際、エラーコード訂正を使用して、使用できないＳＤ
Ｔ接合の完全な列または行からデータを回復することが
可能である。しかし、単一列または行における１０００
以上のビットを訂正するのは、時間と計算の両方の観点
からコストがかかる。さらに、ＭＲＡＭデバイスは、２
つ以上の欠陥のあるＳＤＴ接合を有する可能性が高い。
る際、エラーコード訂正を使用して、使用できないＳＤ
Ｔ接合の完全な列または行からデータを回復することが
可能である。しかし、単一列または行における１０００
以上のビットを訂正するのは、時間と計算の両方の観点
からコストがかかる。さらに、ＭＲＡＭデバイスは、２
つ以上の欠陥のあるＳＤＴ接合を有する可能性が高い。
【０００８】
【発明が解決しようとする課題】従って、抵抗性セル交
差点メモリアレイにおける欠陥のあるＳＤＴ接合に関連
した問題を克服する必要性が存在する。
差点メモリアレイにおける欠陥のあるＳＤＴ接合に関連
した問題を克服する必要性が存在する。
【０００９】
【課題を解決するための手段】本発明の態様の１つによ
れば、欠陥のあるトンネル接合は、トンネル接合に電圧
エクササイジング（voltage-exercising）をすることに
よって修理することが可能である。本発明の他の態様及
び利点については、本発明の原理を例示した、添付の図
面に関連してなされる下記の詳細な説明から明らかにな
るであろう。
れば、欠陥のあるトンネル接合は、トンネル接合に電圧
エクササイジング（voltage-exercising）をすることに
よって修理することが可能である。本発明の他の態様及
び利点については、本発明の原理を例示した、添付の図
面に関連してなされる下記の詳細な説明から明らかにな
るであろう。
【００１０】
【発明の実施の形態】説明のための図面に示すように、
本発明は、絶縁トンネル障壁を有するＳＤＴ接合におい
て具現化される。接合の公称抵抗が、その意図される設
計値よりかなり小さい場合、その接合は、電圧エクササ
イジングによって「修理」可能である。電圧エクササイ
ジングは、接合に１つ以上の電圧サイクルを印可するこ
とによって実施可能である。複数のサイクルは、接合の
公称抵抗が安定化するまで印可することが可能である。
修理された接合の公称抵抗は、依然として、意図された
設計値より小さいかもしれないが、意図された設計値よ
りかなり小さいということはない。修理した接合が使用
不可能であっても、列または行内の他のセルに影響を及
ぼすことはなくなる。従って、修理した接合によって、
列幅エラー及び行幅エラーが生じることはなくなる。最
悪の場合でも、それによって生じるのはビットエラーだ
けである。このビットエラーを、エラーコード訂正によ
って訂正することは、コストがかからない。
本発明は、絶縁トンネル障壁を有するＳＤＴ接合におい
て具現化される。接合の公称抵抗が、その意図される設
計値よりかなり小さい場合、その接合は、電圧エクササ
イジングによって「修理」可能である。電圧エクササイ
ジングは、接合に１つ以上の電圧サイクルを印可するこ
とによって実施可能である。複数のサイクルは、接合の
公称抵抗が安定化するまで印可することが可能である。
修理された接合の公称抵抗は、依然として、意図された
設計値より小さいかもしれないが、意図された設計値よ
りかなり小さいということはない。修理した接合が使用
不可能であっても、列または行内の他のセルに影響を及
ぼすことはなくなる。従って、修理した接合によって、
列幅エラー及び行幅エラーが生じることはなくなる。最
悪の場合でも、それによって生じるのはビットエラーだ
けである。このビットエラーを、エラーコード訂正によ
って訂正することは、コストがかからない。
【００１１】図１を参照すると、材料の多層の積層構造
（stack）を含むＳＤＴ接合３０が例示されている。積
層構造には、第１と第２のシード（seed）層３２及び３
４が含まれる。第１のシード層３２によって、（１１
１）結晶構造方位をなすように第２のシード層３４を成
長させることが可能になる。第２のシード層３４によっ
て、後続の反強磁性（「ＡＦ」）ピニング（pinning）
層３６に関する（１１１）結晶構造方位が確立する。Ａ
Ｆピニング層３６によって、後続のピニングされた（底
部）強磁性（「ＦＭ」）層３８の磁化を１つの方向に保
持する、大きな交換磁界が提供される。ピニングされた
ＦＭ層３８の上には、絶縁トンネル障壁４０がある。オ
プションの界面層４２及び４４によって、絶縁トンネル
障壁４０をサンドイッチ状に挟むことが可能である。絶
縁トンネル障壁４０の上には、印可される磁界が存在す
る場合に、磁化が自由に回転するセンス（上部）ＦＭ層
４６がある。センスＦＭ層４６の上には、保護キャッピ
ング層４８がある。保護誘電体（図示せず）が積層構造
を取り囲む。
（stack）を含むＳＤＴ接合３０が例示されている。積
層構造には、第１と第２のシード（seed）層３２及び３
４が含まれる。第１のシード層３２によって、（１１
１）結晶構造方位をなすように第２のシード層３４を成
長させることが可能になる。第２のシード層３４によっ
て、後続の反強磁性（「ＡＦ」）ピニング（pinning）
層３６に関する（１１１）結晶構造方位が確立する。Ａ
Ｆピニング層３６によって、後続のピニングされた（底
部）強磁性（「ＦＭ」）層３８の磁化を１つの方向に保
持する、大きな交換磁界が提供される。ピニングされた
ＦＭ層３８の上には、絶縁トンネル障壁４０がある。オ
プションの界面層４２及び４４によって、絶縁トンネル
障壁４０をサンドイッチ状に挟むことが可能である。絶
縁トンネル障壁４０の上には、印可される磁界が存在す
る場合に、磁化が自由に回転するセンス（上部）ＦＭ層
４６がある。センスＦＭ層４６の上には、保護キャッピ
ング層４８がある。保護誘電体（図示せず）が積層構造
を取り囲む。
【００１２】第１のシード層３２と保護キャッピング層
４８は、チタン（Ｔｉ）またはタンタル（Ｔａ）から製
作可能であり、第２のシード層３４は、ニッケル鉄（Ｎ
ｉＦｅ）から製作可能である。ＡＦピニング層３６は、
マンガン鉄（ＭｎＦｅ）、ニッケル・マンガン（ＮｉＭ
ｎ）、酸化ニッケル（ＮｉＯ）、またはイリジウム・マ
ンガン（ＩｒＭｎ）から製作可能である。ＦＭ層３８及
び４６は、ＮｉＦｅ、または酸化鉄（Ｆｅ3Ｏ4）、また
は酸化クロム（ＣｒＯ2）またはコバルト合金（例え
ば、ＣｏＦｅ）、または他の強磁性またはフェリ磁性材
料から製作可能である。界面層４２及び４４は、鉄（Ｆ
ｅ）から製作可能である。界面層４２及び４４には、他
の材料を用いることも可能であるが、高スピン分極材料
が望ましい。絶縁トンネル障壁４０は、酸化アルミニウ
ム（Ａｌ2Ｏ3）、二酸化珪素（ＳｉＯ2）、酸化タンタ
ル（Ｔａ2Ｏ5）、または窒化珪素（ＳｉＮ4）から製作
可能である。絶縁トンネル障壁４０には、他の誘電体及
びいくつかの半導体材料を使用することも可能である。
４８は、チタン（Ｔｉ）またはタンタル（Ｔａ）から製
作可能であり、第２のシード層３４は、ニッケル鉄（Ｎ
ｉＦｅ）から製作可能である。ＡＦピニング層３６は、
マンガン鉄（ＭｎＦｅ）、ニッケル・マンガン（ＮｉＭ
ｎ）、酸化ニッケル（ＮｉＯ）、またはイリジウム・マ
ンガン（ＩｒＭｎ）から製作可能である。ＦＭ層３８及
び４６は、ＮｉＦｅ、または酸化鉄（Ｆｅ3Ｏ4）、また
は酸化クロム（ＣｒＯ2）またはコバルト合金（例え
ば、ＣｏＦｅ）、または他の強磁性またはフェリ磁性材
料から製作可能である。界面層４２及び４４は、鉄（Ｆ
ｅ）から製作可能である。界面層４２及び４４には、他
の材料を用いることも可能であるが、高スピン分極材料
が望ましい。絶縁トンネル障壁４０は、酸化アルミニウ
ム（Ａｌ2Ｏ3）、二酸化珪素（ＳｉＯ2）、酸化タンタ
ル（Ｔａ2Ｏ5）、または窒化珪素（ＳｉＮ4）から製作
可能である。絶縁トンネル障壁４０には、他の誘電体及
びいくつかの半導体材料を使用することも可能である。
【００１３】ＳＤＴ接合３０は、第１のオーミックコン
タクト５０と第２のオーミックコンタクト５２の間に形
成される。オーミックコンタクト５０及び５２は、銅、
アルミニウム、または金、あるいはそれらの合金等の導
電性材料から製作可能である。
タクト５０と第２のオーミックコンタクト５２の間に形
成される。オーミックコンタクト５０及び５２は、銅、
アルミニウム、または金、あるいはそれらの合金等の導
電性材料から製作可能である。
【００１４】絶縁トンネル障壁４０によって、ピニング
された層３８とセンス層４６の間に量子力学的トンネル
効果を生じさせることが可能になる。このトンネル現象
は、電子のスピンに依存しており、ＳＤＴ接合３０の抵
抗を、ピニングされた層３８とセンス層４６の磁化の相
対的配向の関数にする。
された層３８とセンス層４６の間に量子力学的トンネル
効果を生じさせることが可能になる。このトンネル現象
は、電子のスピンに依存しており、ＳＤＴ接合３０の抵
抗を、ピニングされた層３８とセンス層４６の磁化の相
対的配向の関数にする。
【００１５】ピニングされた層３８とセンス層４６の磁
化の配向が平行である場合、ＳＤＴ接合３０の抵抗は、
第１の（公称）値（Ｒ）とすることが可能である。磁化
の配向が、平行から逆平行に変化する場合、メモリセル
１２の抵抗を第２の値（Ｒ＋△Ｒ）まで増すことが可能
である。典型的な公称抵抗（Ｒ）は、約１メガオームと
することが可能である。抵抗の典型的な変化（△Ｒ）
は、公称抵抗（Ｒ）の約３０％〜４０％とすることが可
能である。
化の配向が平行である場合、ＳＤＴ接合３０の抵抗は、
第１の（公称）値（Ｒ）とすることが可能である。磁化
の配向が、平行から逆平行に変化する場合、メモリセル
１２の抵抗を第２の値（Ｒ＋△Ｒ）まで増すことが可能
である。典型的な公称抵抗（Ｒ）は、約１メガオームと
することが可能である。抵抗の典型的な変化（△Ｒ）
は、公称抵抗（Ｒ）の約３０％〜４０％とすることが可
能である。
【００１６】絶縁トンネル障壁４０の欠陥によって、接
合３０の公称抵抗（Ｒ）が減少する可能性がある。例え
ば、欠陥によって、ピンホール伝導または共振伝導が生
じる可能性がある。
合３０の公称抵抗（Ｒ）が減少する可能性がある。例え
ば、欠陥によって、ピンホール伝導または共振伝導が生
じる可能性がある。
【００１７】これらの欠陥の結果として、欠陥のある接
合３０の公称抵抗は、欠陥のない接合３０の公称抵抗よ
りも数桁小さくなる可能性がある。例えば、欠陥のある
接合の公称抵抗は、ほんの５キロオームにしかならず、
抵抗の変化（△Ｒ）は、公称抵抗（Ｒ）のわずか８％に
しかならない可能性がある。ある抵抗状態と別の抵抗状
態を識別することは、こうした少ない抵抗の変化（△
Ｒ）の場合、困難になる。
合３０の公称抵抗は、欠陥のない接合３０の公称抵抗よ
りも数桁小さくなる可能性がある。例えば、欠陥のある
接合の公称抵抗は、ほんの５キロオームにしかならず、
抵抗の変化（△Ｒ）は、公称抵抗（Ｒ）のわずか８％に
しかならない可能性がある。ある抵抗状態と別の抵抗状
態を識別することは、こうした少ない抵抗の変化（△
Ｒ）の場合、困難になる。
【００１８】しかしながら、欠陥のある接合３０は、電
圧エクササイジングによって修理可能である。電圧エク
ササイジングは、オーミックコンタクト５０及び５２の
両端に１つ以上の電圧サイクルを印可することによって
実施可能である。電圧サイクルによって、接合３０の公
称抵抗（Ｒ）が増大する。接合３０の公称抵抗が新たな
値で安定化するまで、複数の電圧サイクルを印可するこ
とが可能である。
圧エクササイジングによって修理可能である。電圧エク
ササイジングは、オーミックコンタクト５０及び５２の
両端に１つ以上の電圧サイクルを印可することによって
実施可能である。電圧サイクルによって、接合３０の公
称抵抗（Ｒ）が増大する。接合３０の公称抵抗が新たな
値で安定化するまで、複数の電圧サイクルを印可するこ
とが可能である。
【００１９】修理された接合３０は、欠陥のない接合の
公称抵抗（Ｒ）まで復元されることは不可能であるが、
欠陥のない接合の公称抵抗の１桁以内である新たな公称
抵抗まで復元されることが可能である。さらに、修理さ
れた接合の抵抗の変化（△Ｒ）が増大する。例えば、修
理された接合３０の公称抵抗（Ｒ）は、１００キロオー
ムまで増大させることが可能であり、抵抗の変化（△
Ｒ）は、新たな公称抵抗（Ｒ）の２０％まで増大させる
ことが可能である。
公称抵抗（Ｒ）まで復元されることは不可能であるが、
欠陥のない接合の公称抵抗の１桁以内である新たな公称
抵抗まで復元されることが可能である。さらに、修理さ
れた接合の抵抗の変化（△Ｒ）が増大する。例えば、修
理された接合３０の公称抵抗（Ｒ）は、１００キロオー
ムまで増大させることが可能であり、抵抗の変化（△
Ｒ）は、新たな公称抵抗（Ｒ）の２０％まで増大させる
ことが可能である。
【００２０】電圧は、連続サイクルにわたって最大電圧
まで上昇させることが可能である。代替案において、連
続サイクルにわたって、接合３０に最大電圧を印加する
ことも可能である。オーミックコンタクト５０及び５２
の両端に印加される最大電圧は、読み取り電圧より高い
が、接合３０の破壊電圧よりは低い。
まで上昇させることが可能である。代替案において、連
続サイクルにわたって、接合３０に最大電圧を印加する
ことも可能である。オーミックコンタクト５０及び５２
の両端に印加される最大電圧は、読み取り電圧より高い
が、接合３０の破壊電圧よりは低い。
【００２１】サイクル数またはサイクルの波形には制限
がない。接合３０の公称抵抗が安定化するまで、複数の
電圧サイクルを印可するのが好ましい。安定性は、各サ
イクルが適用された後に、接合３０の公称抵抗を測定す
ることによって判定可能である。
がない。接合３０の公称抵抗が安定化するまで、複数の
電圧サイクルを印可するのが好ましい。安定性は、各サ
イクルが適用された後に、接合３０の公称抵抗を測定す
ることによって判定可能である。
【００２２】各サイクル毎に、電圧を急速に上昇させ急
速に降下させたり、電圧を上昇させて保持したり（電圧
をより高いレベルまで上昇させることによって、新たな
サイクルが始まることになる）、電圧をパルス化したり
（急速に上昇させ、保持し、急速に降下させる）等、可
能である。各サイクルの持続時間、及び電圧を上昇さ
せ、あるいは降下させる速度には、制限がない。図２
ａ、図２ｂ、図２ｃ、及び図２ｄには、電圧エクササイ
ジングに関する異なる典型的なグラフが示されている。
図２ａ〜図２ｃに示すところでは、電圧エクササイジン
グ中に、４つの電圧サイクルだけしか印可されていない
が、電圧エクササイジングにおいて、４つより少ない
か、または多い電圧サイクルを印可することも可能であ
る。
速に降下させたり、電圧を上昇させて保持したり（電圧
をより高いレベルまで上昇させることによって、新たな
サイクルが始まることになる）、電圧をパルス化したり
（急速に上昇させ、保持し、急速に降下させる）等、可
能である。各サイクルの持続時間、及び電圧を上昇さ
せ、あるいは降下させる速度には、制限がない。図２
ａ、図２ｂ、図２ｃ、及び図２ｄには、電圧エクササイ
ジングに関する異なる典型的なグラフが示されている。
図２ａ〜図２ｃに示すところでは、電圧エクササイジン
グ中に、４つの電圧サイクルだけしか印可されていない
が、電圧エクササイジングにおいて、４つより少ない
か、または多い電圧サイクルを印可することも可能であ
る。
【００２３】図２ａには、接合３０に電圧エクササイジ
ングをするための第１の典型的なグラフが示されてい
る。第１のサイクルにおいて、第１の電圧（Ｖ１）が接
合３０に印加され、除去される。第２のサイクルにおい
て、第２の電圧（Ｖ２）が印加され、除去される。第３
のサイクルにおいて、第３の電圧（Ｖ３）が印加され、
除去される。そして、第４のサイクルにおいて、最大電
圧（Ｖ４）が印加され、除去される。
ングをするための第１の典型的なグラフが示されてい
る。第１のサイクルにおいて、第１の電圧（Ｖ１）が接
合３０に印加され、除去される。第２のサイクルにおい
て、第２の電圧（Ｖ２）が印加され、除去される。第３
のサイクルにおいて、第３の電圧（Ｖ３）が印加され、
除去される。そして、第４のサイクルにおいて、最大電
圧（Ｖ４）が印加され、除去される。
【００２４】例えば、欠陥のある接合は、約１．８〜
２．０ボルトの破壊電圧を有する。欠陥のある接合を修
理するため、図２ａのグラフに従った電圧サイクルが、
オーミックコンタクト５０及び５２の両端に印加され
る。第１の電圧（Ｖ１）は、０．２５ボルト、第２の電
圧（Ｖ２）は、０．６５ボルト、第３の電圧（Ｖ３）
は、１．０５ボルト、第４の電圧（Ｖ４）は、１．５ボ
ルトとすることが可能である。修理された接合に関し
て、抵抗状態は、オーミックコンタクト５０及び５２の
両端に約０．５ボルトの読み取り電圧を印加することに
よって検知することが可能である。
２．０ボルトの破壊電圧を有する。欠陥のある接合を修
理するため、図２ａのグラフに従った電圧サイクルが、
オーミックコンタクト５０及び５２の両端に印加され
る。第１の電圧（Ｖ１）は、０．２５ボルト、第２の電
圧（Ｖ２）は、０．６５ボルト、第３の電圧（Ｖ３）
は、１．０５ボルト、第４の電圧（Ｖ４）は、１．５ボ
ルトとすることが可能である。修理された接合に関し
て、抵抗状態は、オーミックコンタクト５０及び５２の
両端に約０．５ボルトの読み取り電圧を印加することに
よって検知することが可能である。
【００２５】図２ｂには、第２の典型的なグラフが示さ
れている。接合３０の両端に印加される電圧は、急速に
上昇させられて、第１の電圧（Ｖ１）に保持され、急速
に上昇させられて、第２の電圧（Ｖ２）に保持され、急
速に上昇させられて、第３の電圧（Ｖ３）に保持され、
急速に上昇させられて、最大電圧（Ｖ４）に保持され、
その後、降下させられる。
れている。接合３０の両端に印加される電圧は、急速に
上昇させられて、第１の電圧（Ｖ１）に保持され、急速
に上昇させられて、第２の電圧（Ｖ２）に保持され、急
速に上昇させられて、第３の電圧（Ｖ３）に保持され、
急速に上昇させられて、最大電圧（Ｖ４）に保持され、
その後、降下させられる。
【００２６】図２ｃには、第３の典型的なグラフが示さ
れている。電圧を最大電圧（Ｖ４）まで上昇させる代わ
りに、複数のサイクルにわたって、同じ最大電圧（Ｖ
４）が印加される。最大電圧（Ｖ４）は、パルスで印加
される。
れている。電圧を最大電圧（Ｖ４）まで上昇させる代わ
りに、複数のサイクルにわたって、同じ最大電圧（Ｖ
４）が印加される。最大電圧（Ｖ４）は、パルスで印加
される。
【００２７】図２ｄには、第４の典型的なプロフィール
が示されている。最大電圧（Ｖ４）は、単一のサイクル
で印加される。
が示されている。最大電圧（Ｖ４）は、単一のサイクル
で印加される。
【００２８】次に、図３を参照すると、トンネル接合メ
モリセル１１４のアレイ１１２を含むＭＲＡＭデバイス
１１０が例示されている。メモリセル１１４は、行及び
列に配列されており、行はｘ方向に沿って延び、列はｙ
方向に沿って延びている。デバイス１１０の説明を単純
化するため、比較的少ない数のメモリセル１１４しか示
されていない。実際には、任意のサイズのアレイを用い
ることが可能である。
モリセル１１４のアレイ１１２を含むＭＲＡＭデバイス
１１０が例示されている。メモリセル１１４は、行及び
列に配列されており、行はｘ方向に沿って延び、列はｙ
方向に沿って延びている。デバイス１１０の説明を単純
化するため、比較的少ない数のメモリセル１１４しか示
されていない。実際には、任意のサイズのアレイを用い
ることが可能である。
【００２９】ワード線１１６として機能するトレース
が、メモリセルアレイ１１２の平面の一方の側におい
て、ｘ方向に沿って延びている。ビット線１１８として
機能するトレースは、メモリセルアレイ１１２の平面の
反対の側において、ｙ方向に沿って延びている。アレイ
１１２の各行毎に１つのワード線１１６と、アレイ１１
２の各列毎に１つのビット線１１８を設けることが可能
である。各トンネル接合メモリセル１１４は、ワード線
１１６とビット線１１８の間に形成されている。従っ
て、各トンネル接合メモリセル１１４は、ワード線１１
６とビット線１１８の交差点にある。ワード線１１６及
びビット線１１８によって、メモリセル１１４のトンネ
ル接合に対するオーミックコンタクトが、（図１に示す
オーミックコンタクト５０及び５２の代わりに）提供さ
れる。
が、メモリセルアレイ１１２の平面の一方の側におい
て、ｘ方向に沿って延びている。ビット線１１８として
機能するトレースは、メモリセルアレイ１１２の平面の
反対の側において、ｙ方向に沿って延びている。アレイ
１１２の各行毎に１つのワード線１１６と、アレイ１１
２の各列毎に１つのビット線１１８を設けることが可能
である。各トンネル接合メモリセル１１４は、ワード線
１１６とビット線１１８の間に形成されている。従っ
て、各トンネル接合メモリセル１１４は、ワード線１１
６とビット線１１８の交差点にある。ワード線１１６及
びビット線１１８によって、メモリセル１１４のトンネ
ル接合に対するオーミックコンタクトが、（図１に示す
オーミックコンタクト５０及び５２の代わりに）提供さ
れる。
【００３０】デバイス１１０には、読み取り及び書き込
み操作中に、選択されたメモリセル１１４に読み取り及
び書き込み電位を印加するための読み取り及び書き込み
回路（第１の行回路１２０及び第２の行回路１２２と、
第１の列回路１２４及び第２の列回路１２６によって表
されている）が、さらに含まれる。読み取り及び書き込
み電流を発生させるため、第１の行回路１２０及び第２
の行回路１２２によって、適切な電位がワード線１１６
に印加され、第１の列回路１２４及び第２の列回路１２
６によって、適切な電位がビット線１１８に印加され
る。
み操作中に、選択されたメモリセル１１４に読み取り及
び書き込み電位を印加するための読み取り及び書き込み
回路（第１の行回路１２０及び第２の行回路１２２と、
第１の列回路１２４及び第２の列回路１２６によって表
されている）が、さらに含まれる。読み取り及び書き込
み電流を発生させるため、第１の行回路１２０及び第２
の行回路１２２によって、適切な電位がワード線１１６
に印加され、第１の列回路１２４及び第２の列回路１２
６によって、適切な電位がビット線１１８に印加され
る。
【００３１】第２の列回路１２６には、選択されたメモ
リセル１１４の抵抗状態を検知するためのセンスアンプ
も含まれる。記憶された論理値は、抵抗状態を検知する
ことによって読み取ることが可能である。
リセル１１４の抵抗状態を検知するためのセンスアンプ
も含まれる。記憶された論理値は、抵抗状態を検知する
ことによって読み取ることが可能である。
【００３２】デバイス１１０には、読み取り操作中、回
り込み電流（sneak path current）を阻止するためのト
ランジスタまたはダイオードが含まれていない。その代
わり、動作電位が選択されたビット線に印加され、等し
い動作電位が選択されなかった線（例えば、選択されな
かったビット線）のサブセットに印加される。この「等
電位法」によって、回り込み電流を阻止するためのダイ
オードまたはスイッチを用いることなく、センス電流を
確実に読み取ることが可能になる。「等電位」法につい
ては、２０００年３月３日に提出された譲受人の米国特
許出願第０９／５６４，３０８号に開示されている。
り込み電流（sneak path current）を阻止するためのト
ランジスタまたはダイオードが含まれていない。その代
わり、動作電位が選択されたビット線に印加され、等し
い動作電位が選択されなかった線（例えば、選択されな
かったビット線）のサブセットに印加される。この「等
電位法」によって、回り込み電流を阻止するためのダイ
オードまたはスイッチを用いることなく、センス電流を
確実に読み取ることが可能になる。「等電位」法につい
ては、２０００年３月３日に提出された譲受人の米国特
許出願第０９／５６４，３０８号に開示されている。
【００３３】読み取り回路または書き込み回路は、欠陥
のあるメモリセル１１４に電圧エクササイジング電圧を
印加するように構成されることが可能である。読み取り
回路または書き込み回路は、欠陥のあるメモリセルと交
差する線の１つを接地し、欠陥のあるメモリセルと交差
するもう１つの線に電圧エクササイジングの電圧特性を
適用することが可能である。複数の欠陥のあるセルを同
時に修理することが可能である。
のあるメモリセル１１４に電圧エクササイジング電圧を
印加するように構成されることが可能である。読み取り
回路または書き込み回路は、欠陥のあるメモリセルと交
差する線の１つを接地し、欠陥のあるメモリセルと交差
するもう１つの線に電圧エクササイジングの電圧特性を
適用することが可能である。複数の欠陥のあるセルを同
時に修理することが可能である。
【００３４】図４には、ＭＲＡＭデバイス１１０におい
て欠陥のあるトンネル接合メモリセル１１４を修理する
第１の方法が例示されている。デバイス１１０の製作
後、メモリセル１１４は、低い公称抵抗についてテスト
される（ブロック２０２）。「死んでいる」接合（すな
わち、公称抵抗が約２５オーム未満の接合）を有するメ
モリセルは、修理されない。欠陥のある接合を有するメ
モリセル１１４だけ識別される（ブロック２０４）。
て欠陥のあるトンネル接合メモリセル１１４を修理する
第１の方法が例示されている。デバイス１１０の製作
後、メモリセル１１４は、低い公称抵抗についてテスト
される（ブロック２０２）。「死んでいる」接合（すな
わち、公称抵抗が約２５オーム未満の接合）を有するメ
モリセルは、修理されない。欠陥のある接合を有するメ
モリセル１１４だけ識別される（ブロック２０４）。
【００３５】識別された各メモリセルのトンネル接合
は、識別されたセルと交差するワード線１１６及びビッ
ト線１１８に電圧サイクルを印可することによって、電
圧エクササイジングされる（ブロック２０６）。各サイ
クル中に、行及び列回路１２０〜１２６は、交差するワ
ード線１１６及びビット線１１８に電圧エクササイジン
グの電圧サイクルを印可する。
は、識別されたセルと交差するワード線１１６及びビッ
ト線１１８に電圧サイクルを印可することによって、電
圧エクササイジングされる（ブロック２０６）。各サイ
クル中に、行及び列回路１２０〜１２６は、交差するワ
ード線１１６及びビット線１１８に電圧エクササイジン
グの電圧サイクルを印可する。
【００３６】各サイクル後、欠陥のある接合の抵抗を検
査することが可能である。抵抗を検査することによっ
て、公称抵抗が安定化した時の目安が提供される。
査することが可能である。抵抗を検査することによっ
て、公称抵抗が安定化した時の目安が提供される。
【００３７】センスアンプは、修理されたトンネル接合
を有するメモリセルの抵抗状態を識別できる可能性があ
る。しかし、たとえ識別できなくても、修理されたトン
ネル接合を有するメモリセルによって、列幅または行幅
のエラーが生じることはなく、ビットエラーだけしか生
じない。ビットエラーは、訂正するためにコストがかか
らない。
を有するメモリセルの抵抗状態を識別できる可能性があ
る。しかし、たとえ識別できなくても、修理されたトン
ネル接合を有するメモリセルによって、列幅または行幅
のエラーが生じることはなく、ビットエラーだけしか生
じない。ビットエラーは、訂正するためにコストがかか
らない。
【００３８】図５には、ＭＲＡＭデバイス１１０におけ
る欠陥のあるトンネル接合メモリセル１１４を修理する
第２の方法が例示されている。デバイス１１０の製作
後、アレイ１１２内のメモリセル１１４の全てが、電圧
エクササイジングされる（ブロック３０２）。電圧サイ
クルは、メモリセル１１４に同時に適用されることが可
能である。電圧サイクルは、接合に損傷を与えない。欠
陥のあるメモリセル１１４のテストは、電圧サイクルを
適用した後で実施することが可能である（ブロック３０
４）。
る欠陥のあるトンネル接合メモリセル１１４を修理する
第２の方法が例示されている。デバイス１１０の製作
後、アレイ１１２内のメモリセル１１４の全てが、電圧
エクササイジングされる（ブロック３０２）。電圧サイ
クルは、メモリセル１１４に同時に適用されることが可
能である。電圧サイクルは、接合に損傷を与えない。欠
陥のあるメモリセル１１４のテストは、電圧サイクルを
適用した後で実施することが可能である（ブロック３０
４）。
【００３９】図４及び図５の方法は、ウェーハレベルま
たはパッケージレベルで実施することが可能である。
たはパッケージレベルで実施することが可能である。
【００４０】ＳＤＴ接合に他の構成を使用することも可
能である。例えば、ＡＦピニング層の代わりに、硬質磁
石または合成反強磁性体を使用することも可能である。
ＡＦピニング層は、積層構造の底部ではなく、積層構造
の上部近くに配置されることが可能であり、これによ
り、上部ＦＭ層が、ピニングされた層になり、底部ＦＭ
層が、センス層になる。
能である。例えば、ＡＦピニング層の代わりに、硬質磁
石または合成反強磁性体を使用することも可能である。
ＡＦピニング層は、積層構造の底部ではなく、積層構造
の上部近くに配置されることが可能であり、これによ
り、上部ＦＭ層が、ピニングされた層になり、底部ＦＭ
層が、センス層になる。
【００４１】トンネル接合は、ＳＤＴ接合に制限されな
い。薄い誘電体障壁を有した、磁性であろうとなかろう
と、他のタイプのトンネル接合を使用することも可能で
ある。
い。薄い誘電体障壁を有した、磁性であろうとなかろう
と、他のタイプのトンネル接合を使用することも可能で
ある。
【００４２】本発明は、上記において説明され、例示さ
れた特定の実施形態に制限されない。代わりに、本発明
は、特許請求の範囲に従って解釈される。
れた特定の実施形態に制限されない。代わりに、本発明
は、特許請求の範囲に従って解釈される。
【００４３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．ワード線とビット線（116及び118）が交差する、Ｍ
ＲＡＭデバイス（110）の複数のトンネル接合（30）を
修理する方法であって、前記ワード線及びビット線（11
6及び118）を使用して、前記複数のトンネル接合（30）
のそれぞれに少なくとも１つの電圧サイクルを印可する
ステップであって、最大電圧が、接合の破損電圧より低
いステップからなる、方法。 ２．前記デバイス（110）が、読み取り／書き込み回路
（120、122、124、126）を含み、その読み取り／書き込
み回路（120、122、124、126）を使用して、前記ワード
線及びビット線（116及び、118）に前記電圧サイクルを
印可する、上記１に記載の方法。 ３．前記電圧サイクルの最大電圧が、前記読み取り／書
き込み回路（120、122、124、126）によって提供される
読み取り電圧より高い、上記２に記載の方法。 ４．欠陥のあるトンネル接合（202、204）を有するメモ
リセルについて前記デバイスをテストし、そして、前記
欠陥のある接合（206）と交差するワード線及びビット
線（116、118）に前記電圧サイクルを印可するステップ
をさらに含む、上記１に記載の方法。 ５．少なくともいくつかのトンネル接合（30）が、アレ
イ（302）の各トンネル接合に少なくとも１つの電圧サ
イクルを印可することによって、電圧エクササイジング
され、前記電圧サイクルが、前記複数のトンネル接合に
同時に印可される、上記１に記載の方法。 ６．前記複数のトンネル接合（30）が、単一の電圧サイ
クルを印可することによって電圧エクササイジングされ
る、上記１に記載の方法。 ７．１つのトンネル接合（30）が、そのトンネル接合
（30）に複数の電圧サイクルを印可することによって、
電圧エクササイジングされる、上記１に記載の方法。 ８．電圧が連続したサイクルにわたって増加していく、
上記７に記載の方法。
の組み合わせからなる例示的な実施態様を示す。 １．ワード線とビット線（116及び118）が交差する、Ｍ
ＲＡＭデバイス（110）の複数のトンネル接合（30）を
修理する方法であって、前記ワード線及びビット線（11
6及び118）を使用して、前記複数のトンネル接合（30）
のそれぞれに少なくとも１つの電圧サイクルを印可する
ステップであって、最大電圧が、接合の破損電圧より低
いステップからなる、方法。 ２．前記デバイス（110）が、読み取り／書き込み回路
（120、122、124、126）を含み、その読み取り／書き込
み回路（120、122、124、126）を使用して、前記ワード
線及びビット線（116及び、118）に前記電圧サイクルを
印可する、上記１に記載の方法。 ３．前記電圧サイクルの最大電圧が、前記読み取り／書
き込み回路（120、122、124、126）によって提供される
読み取り電圧より高い、上記２に記載の方法。 ４．欠陥のあるトンネル接合（202、204）を有するメモ
リセルについて前記デバイスをテストし、そして、前記
欠陥のある接合（206）と交差するワード線及びビット
線（116、118）に前記電圧サイクルを印可するステップ
をさらに含む、上記１に記載の方法。 ５．少なくともいくつかのトンネル接合（30）が、アレ
イ（302）の各トンネル接合に少なくとも１つの電圧サ
イクルを印可することによって、電圧エクササイジング
され、前記電圧サイクルが、前記複数のトンネル接合に
同時に印可される、上記１に記載の方法。 ６．前記複数のトンネル接合（30）が、単一の電圧サイ
クルを印可することによって電圧エクササイジングされ
る、上記１に記載の方法。 ７．１つのトンネル接合（30）が、そのトンネル接合
（30）に複数の電圧サイクルを印可することによって、
電圧エクササイジングされる、上記１に記載の方法。 ８．電圧が連続したサイクルにわたって増加していく、
上記７に記載の方法。
【００４４】
【発明の効果】本発明により、抵抗性セル交差点メモリ
アレイにおける欠陥のあるＳＤＴ接合に関連した問題が
克服される。
アレイにおける欠陥のあるＳＤＴ接合に関連した問題が
克服される。
【図１】ＳＤＴ接合の説明図である。
【図２ａ】ＳＤＴ接合に電圧エクササイジングをするた
めの例示的な電圧グラフの説明図である。
めの例示的な電圧グラフの説明図である。
【図２ｂ】ＳＤＴ接合に電圧エクササイジングをするた
めの例示的な電圧グラフの説明図である。
めの例示的な電圧グラフの説明図である。
【図２ｃ】ＳＤＴ接合に電圧エクササイジングをするた
めの例示的な電圧グラフの説明図である。
めの例示的な電圧グラフの説明図である。
【図２ｄ】ＳＤＴ接合に電圧エクササイジングをするた
めの例示的な電圧グラフの説明図である。
めの例示的な電圧グラフの説明図である。
【図３】本発明によるＭＲＡＭデバイスの説明図であ
る。
る。
【図４】欠陥のあるトンネル接合を修理する第１の方法
の説明図である。
の説明図である。
【図５】欠陥のあるトンネル接合を修理する第２の方法
の説明図である。
の説明図である。
30 トンネル接合 110 ＭＲＡＭデバイス 114 トンネル接合メモリセル 116 ワード線 118 ビット線 120、122 行回路 124、126 列回路
フロントページの続き (72)発明者 トーマス・シー・アンソニー アメリカ合衆国カリフォルニア州94087, サニーベイル，ピメント・アベニュー・ 1161 Ｆターム(参考） 2G132 AA08 AB00 AD01 AG01 AL31 5F083 FZ10 LA12 LA16
Claims (1)
- 【請求項１】ワード線とビット線（116及び118）が交差
する、ＭＲＡＭデバイス（110）の複数のトンネル接合
（30）を修理する方法であって、 前記ワード線及びビット線（116及び118）を使用して、
前記複数のトンネル接合（30）のそれぞれに少なくとも
１つの電圧サイクルを印可するステップであって、最大
電圧が、接合の破損電圧より低いステップからなる、方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/675,775 US6400600B1 (en) | 2000-09-30 | 2000-09-30 | Method of repairing defective tunnel junctions |
| US09/675775 | 2000-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184169A true JP2002184169A (ja) | 2002-06-28 |
Family
ID=24711921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001279909A Pending JP2002184169A (ja) | 2000-09-30 | 2001-09-14 | 欠陥のあるトンネル接合を修理する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6400600B1 (ja) |
| JP (1) | JP2002184169A (ja) |
| KR (1) | KR100802056B1 (ja) |
| CN (1) | CN1196131C (ja) |
| TW (1) | TW557525B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016379A (ja) * | 2008-07-01 | 2010-01-21 | Showa Denko HD Singapore Pte Ltd | Ｍｒａｍ及びその改良 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030023922A1 (en) * | 2001-07-25 | 2003-01-30 | Davis James A. | Fault tolerant magnetoresistive solid-state storage device |
| JP3906139B2 (ja) * | 2002-10-16 | 2007-04-18 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| US6747335B1 (en) | 2003-01-31 | 2004-06-08 | Hewlett-Packard Development Company, L.P. | Magnetic memory cell |
| US6982901B1 (en) | 2003-01-31 | 2006-01-03 | Hewlett-Packard Development Company, L.P. | Memory device and method of use |
| US7072209B2 (en) * | 2003-12-29 | 2006-07-04 | Micron Technology, Inc. | Magnetic memory having synthetic antiferromagnetic pinned layer |
| JP2010020811A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 半導体記憶装置 |
| US10283212B2 (en) | 2016-11-29 | 2019-05-07 | International Business Machines Corporation | Built-in self-test for embedded spin-transfer torque magnetic random access memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US6211559B1 (en) * | 1998-02-27 | 2001-04-03 | Motorola, Inc. | Symmetric magnetic tunnel device |
| JP3646508B2 (ja) * | 1998-03-18 | 2005-05-11 | 株式会社日立製作所 | トンネル磁気抵抗効果素子、これを用いた磁気センサー及び磁気ヘッド |
| US6097625A (en) * | 1998-07-16 | 2000-08-01 | International Business Machines Corporation | Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes |
| US6183859B1 (en) * | 1998-07-20 | 2001-02-06 | Motorola, Inc | Low resistance MTJ |
-
2000
- 2000-09-30 US US09/675,775 patent/US6400600B1/en not_active Expired - Fee Related
-
2001
- 2001-06-15 TW TW090114614A patent/TW557525B/zh not_active IP Right Cessation
- 2001-08-30 CN CNB011258918A patent/CN1196131C/zh not_active Expired - Lifetime
- 2001-09-14 JP JP2001279909A patent/JP2002184169A/ja active Pending
- 2001-09-28 KR KR1020010060612A patent/KR100802056B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016379A (ja) * | 2008-07-01 | 2010-01-21 | Showa Denko HD Singapore Pte Ltd | Ｍｒａｍ及びその改良 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1347118A (zh) | 2002-05-01 |
| KR20020026138A (ko) | 2002-04-06 |
| US6400600B1 (en) | 2002-06-04 |
| TW557525B (en) | 2003-10-11 |
| KR100802056B1 (ko) | 2008-02-12 |
| CN1196131C (zh) | 2005-04-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070220 |
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