JP2002163886A

JP2002163886A - 短絡許容抵抗性交差点アレイ

Info

Publication number: JP2002163886A
Application number: JP2001274444A
Authority: JP
Inventors: Frederick A Perner; フレデリック・エイ・パーナー; Thomas C Anthony; トーマス・シー・アンソニー
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2000-09-15
Filing date: 2001-09-11
Publication date: 2002-06-07
Also published as: KR20020021613A; CN1345067A; EP1189237A1; TW519643B; US6456525B1

Abstract

(57)【要約】【課題】抵抗性セル交差点メモリアレイにおいて短絡したSDT接
合素子に関連した問題を克服すること。【解決手段】テ゛ータ記憶装置(8)は、メモリセル(12)の抵抗性交
差点アレイ(10)を含む。各メモリセル(12)は、メモリ素子(50)、及
びそのメモリ素子(50)に直列に接続された抵抗素子(56)を
含む。抵抗素子(56)は、読み取り操作中、短絡したメモリ
素子を流れる回り込み電流を実質的に減衰させる。テ゛ータ
記憶装置(8)は、磁気ランタ゛ムアクセスメモリ(「MRAM」)とすること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ記憶装置に
関する。より具体的には、本発明は、抵抗性セル交差点
メモリアレイを含むデータ記憶装置に関する。

【０００２】

【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、データ記憶のために検討されている不揮発性
メモリである。典型的なＭＲＡＭ装置には、メモリセル
のアレイが含まれる。ワード線が、メモリセルの行に沿
って延び、ビット線が、メモリセルの列に沿って延びて
いる。各メモリセルは、ワード線とビット線の交差点に
配置されている。

【０００３】メモリセルには、スピン依存トンネル
（「spin dependent tunneling：ＳＤＴ」）接合素子を
含むことが可能である。ＳＤＴ接合素子の磁化は、任意
の時間において２つの安定した配向（orientation）の
一方をとる。これら２つの安定した配向、すなわち、平
行と逆平行は、論理値「０」及び「１」を表している。
磁化の配向は、さらに、ＳＤＴ接合素子の抵抗に影響を
及ぼす。ＳＤＴ接合素子の抵抗は、磁化の配向が平行の
場合には、第１の値Ｒであり、磁化の配向が逆平行の場
合には、第２の値Ｒ＋△Ｒである。

【０００４】ＳＤＴ接合素子の磁化の配向、従って、そ
の論理状態は、その抵抗状態を検知することによって読
み取ることが可能である。しかし、アレイ内のメモリセ
ルは、多くの平行経路を介して互いに結合されている。
ある交差点で認められる抵抗は、他の行及び列における
メモリセルの抵抗と並列をなすその交差点のメモリセル
の抵抗に等しい。これに関して、メモリセルのアレイ
は、交差点抵抗回路網として特徴付けられることが可能
である。

【０００５】ＳＤＴ接合素子は、わずかな数の原子の厚
さしかないトンネル障壁を有する。メモリセルアレイ全
体のためにこうした薄い障壁を製作する製造プロセスの
制御は、困難である。障壁の中には、設計されたものよ
りも薄いものがあったり、あるいは構造上の欠陥を含ん
でいるものがあったりする可能性がある。メモリセルの
いくつかが、欠陥のある、または設計されたものより薄
いトンネル障壁を有する場合、それらのメモリセルは、
短絡する可能性がある。

【０００６】あるＳＤＴ接合素子が短絡すると、その短
絡したＳＤＴ接合素子は、使用できなくなる。メモリセ
ルを互いに分離するのに、スイッチまたはダイオードを
使用しないアレイの場合、同じ列内の他のメモリセルも
使用不可能になる。従って、１つの短絡したＳＤＴ接合
メモリセルによって、列幅のエラーが生じる可能性があ
る。

【０００７】エラーコード訂正を使用して、使用不可能
なメモリセルの完全な１列からデータを回復することが
可能である。しかし、単一列における１０００以上のビ
ットを訂正するのは、時間及び計算の両方の観点からコ
ストがかかる。さらに、一般的な記憶装置には、短絡し
たＳＤＴ接合素子を有する列が２つ以上含まれる可能性
がある。

【０００８】

【発明が解決しようとする課題】従って、抵抗性セル交
差点メモリアレイにおいて短絡したＳＤＴ接合素子に関
連した問題を克服する必要性が存在する。

【０００９】

【課題を解決するための手段】本発明の態様の１つによ
れば、抵抗性セル交差点メモリアレイのメモリセルに
は、メモリ素子と、そのメモリ素子に直列に接続された
線形抵抗素子が含まれる。メモリ素子が短絡した場合、
短絡したメモリ素子によって、ランダム化ビットエラー
が生じることになる。しかし、短絡したメモリ素子によ
って、列幅エラーが生じることはない。

【００１０】本発明の他の態様及び利点については、本
発明の原理を例示した、添付の図面に関連してなされる
下記の詳細な説明から明らかになるであろう。

【００１１】

【発明の実施の形態】説明のための図面に示すように、
本発明は、メモリセルの抵抗性交差点アレイと、メモリ
セルの抵抗状態を検知するための回路要素を含むＭＲＡ
Ｍ装置において具現化される。ＭＲＡＭ装置には、読み
取り操作中にメモリセルを互いに分離するためのスイッ
チまたはダイオードが含まれていない。その代わり、そ
の回路要素は、選択されたワード線及びビット線といく
つかの選択されなかったワード線及びビット線に等電位
を印加することによって、選択されたメモリセルを分離
する。等電位を印加することによって、寄生電流が読み
取り操作を妨げることを防ぐことが可能である。各メモ
リセルには、メモリ素子と直列に接続された線形抵抗素
子が含まれる。メモリ素子が短絡した場合、短絡したメ
モリ素子によって、ランダム化ビットエラーが生じる。
しかし、短絡したメモリ素子によって、列幅のエラーが
生じることはない。ランダム化ビット故障は、列幅故障
よりもはるかに迅速かつ容易にＥＣＣによって訂正され
ることが可能である。

【００１２】次に図１を参照すると、メモリセル１２の
アレイ１０を含むＭＲＡＭ装置８が例示されている。メ
モリセル１２は、行と列に配列されており、行はｘ方向
に沿って延び、列はｙ方向に沿って延びている。本発明
の説明を単純化するため、比較的少数のメモリセル１２
だけしか示されていない。実際には、任意のサイズのア
レイを使用することが可能である。

【００１３】ワード線１４の働きをするトレースが、メ
モリセルアレイ１０の平面の一方の側にｘ方向に沿って
延びている。ビット線１６の働きをするトレースが、メ
モリセルアレイ１０の平面のもう一方の側にｙ方向に沿
って延びている。アレイ１０の各行毎に１つのワード線
１４と、アレイ１０の各列毎に１つのビット線１６を設
けることが可能である。各メモリセル１２は、対応する
ワード線１４とビット線１６の交差点に配置される。

【００１４】ＭＲＡＭ装置８には、行復号回路１８も含
まれる。読み取り操作中、行復号回路１８によって、定
供給電圧（Ｖｓ）または大地電位をワード線１４に印加
することが可能である。定供給電圧（Ｖｓ）は、外部回
路によって供給されることが可能である。

【００１５】ＭＲＡＭ装置８には、読み取り操作中に選
択されたメモリセル１２の抵抗を検知するための読み取
り回路と、書き込み操作中に選択されたメモリセル１２
の磁化に配向を施すための書き込み回路がさらに含まれ
る。読み取り回路は、全体として２０で表示されてい
る。書き込み回路は、本発明の説明を単純化するため、
示されていない。

【００１６】読み取り回路２０には、複数のステアリン
グ回路２２とセンスアンプ２４が含まれる。複数のビッ
ト線１６が、各ステアリング回路２２に接続される。各
ステアリング回路２２には、各ビット線１６を動作電位
源またはセンスアンプ２４に接続することが可能な１組
のスイッチが含まれる。センスアンプ２４の出力は、デ
ータレジスタ３０に供給され、さらに、ＭＲＡＭ装置８
のＩ／Ｏパッド３２に結合される。

【００１７】図２ａには、アレイ１０のある列のいくつ
かのメモリセル１２が示されている。各メモリセル１２
には、情報のビットを磁化の配向として記憶するＭＲＡ
Ｍ素子５０が含まれる。メモリ素子（ＭＲＡＭ素子）５
０の磁化は、いつでも２つの安定した配向の一方を示す
ことが可能である。これら２つの安定した配向、すなわ
ち、平行及び逆平行は、論理値「０」及び「１」を表し
ている。

【００１８】磁化の配向は、抵抗に影響を与える。メモ
リセルの抵抗は、磁化の配向が平行の場合、第１の値
（Ｒ）になり、磁化の配向が平行から逆平行に変化する
と、メモリセルの抵抗は、第２の値（Ｒ＋△Ｒ）まで増
大する。

【００１９】メモリ素子５０は、特定のタイプに制限さ
れない。例えば、メモリ素子５０は、ＳＤＴ接合素子と
することが可能である。

【００２０】各メモリセル１２には、そのメモリ素子５
０とワード線１４との間の第１のオーミックコンタクト
５２、及びそのメモリ素子５０とビット線１６との間の
第２のオーミックコンタクト５４が、さらに含まれる。
ワード線１４及びビット線１６は、一般に、アルミニウ
ムまたは銅のような金属製の抵抗の小さい導体である。
オーミックコンタクト５２及び５４によって、金属線１
４及び１６（ワード線１４及びビット線１６）とメモリ
素子５０の磁気層との界面が提供される。第１と第２の
オーミックコンタクト５２及び５４は、独立した素子５
２及び５４として示されているが、もちろん、これらの
独立した素子５２及び５４を排除し、金属線１４をメモ
リ素子５０と直接接触させることも可能である。

【００２１】各メモリセル１２には、メモリ素子５０と
金属線１４又は１６の一方との間に線形抵抗素子５６も
含まれる。図２ａには、ワード線１４とメモリ素子５０
との間に抵抗素子５６がたまたま示されている。しか
し、抵抗素子５６は、代わりに、ビット線１６とメモリ
素子５０との間に位置することも可能である。

【００２２】抵抗素子５６は、特定の種類の材料に制限
されない。抵抗素子５６は、半導体材料（例えば、炭
素、シリコン、ゲルマニウム、テルル化インジウム、テ
ルル化アンチモン）、半導体・金属合金（例えば、シリ
コン・タンタル）、誘電体（例えば、酸化アルミニウ
ム、酸化タンタル、酸化マグネシウム、酸化珪素、窒化
珪素、窒化アルミニウム）、誘電体・金属複合物（例え
ば、酸化アルミニウム・金）、または、ポリマから製造
することが可能である。抵抗材料は、製造プロセスに適
合し、抵抗要件を満たすことが望ましい。

【００２３】メモリセルの製作に関してサブミクロンの
寸法が予測される場合、直列接続された抵抗素子５６の
抵抗率（ρ）は、一般に、０．１〜１，０００オーム・
ｃｍの範囲にある。抵抗（Ｒ）は、方程式Ｒ＝（ρｔ）
／Ａにより、抵抗素子５６の厚さ（ｔ）と平面面積
（Ａ）によって決まる。この抵抗率の範囲は、金属にお
ける測定値よりも数桁大きいが、半導体、金属と半導体
の合金、及び、誘電体・金属複合系によって提供される
抵抗率の範囲内にある。一例として、厚さｔ＝５０ｎｍ
で、抵抗率ρ＝２０オーム・ｃｍの薄膜から形成された
平面面積Ａ＝０．１μｍ２の抵抗素子５６は、１００キ
ロオームの抵抗を有することになる。

【００２４】抵抗素子５６が、誘電体（例えば、絶縁）
薄膜である場合、その抵抗は、方程式Ｒ＝ρｔＡではな
く、電子トンネル効果によって制御される。誘電体薄膜
の場合、トンネル抵抗は、薄膜の厚さの強い関数であ
る。０．５〜１０ｎｍの厚さ範囲内の誘電体薄膜は、抵
抗素子に適用可能である。抵抗素子５６として特殊ケー
スの誘電体薄膜は、誘電体薄膜がＳＤＴメモリ素子内に
ある場合である。従って、抵抗素子は、ＳＤＴメモリ素
子から形成されることが可能である。

【００２５】抵抗素子５６は、メモリ素子といくつかの
異なる方法で一体化されることが可能である。第１のア
プローチには、メモリ素子５０と同じ平面面積の抵抗素
子５６を形成することが必要とされる。このアプローチ
の最も単純な実施例は、メモリ素子５０を形成するため
に用いられるのと同じパターン形成手順を使用して、抵
抗素子５６の平面面積を画定することであろう。

【００２６】こうした抵抗素子５６は、メモリ素子５０
のサイズによって課せられる所定の幾何学的制約条件を
満たす。とりわけ、抵抗素子５６の有効平面面積は、メ
モリ素子５０の面積にほぼ等しい。抵抗素子の厚さは、
一般に、高アスペクト比（平面寸法で割った厚さ）の特
徴をパターン形成するための処理能力によって制限され
る。

【００２７】さらに図２ｂを参照すると、抵抗素子５６
の抵抗（Ｂ）は、メモリ素子５０の設計（すなわち、意
図された）公称抵抗（Ｒ）の約０．５％〜５０％とする
ことが可能である（すなわち、０．００５Ｒ≦Ｂ≦０．
５Ｒ）。さらに範囲を狭めると、メモリ素子５０の公称
抵抗（Ｒ）の約１０％〜５０％になる（すなわち、０．
１Ｒ≦Ｂ≦０．５Ｒ）。例えば、メモリ素子５０は、設
計公称抵抗（Ｒ）が１００万オームで、デルタ抵抗（△
Ｒ）が２００，０００オームである。狭いほうの範囲を
使用すると、抵抗素子５６の抵抗（Ｂ）は、１００，０
００オーム〜５００，０００オームである。広いほうの
範囲を使用すると、抵抗素子５６の抵抗（Ｂ）は、５，
０００オーム〜５００，０００オームである。対照的
に、オーミックコンタクト５２及び５４は、それぞれ、
約１０オームの抵抗（Ｃ）を有する。

【００２８】メモリ素子５０が短絡する場合、メモリセ
ル１２の抵抗は、抵抗素子５６の抵抗（Ｂ）にほぼ等し
くなる。次に、図３ａ及び図３ｂに関連して、読み取り
操作中における抵抗素子５６の利点について説明する。

【００２９】図３ａには、読み取り操作中のメモリセル
アレイ１０の電気的等価物が示されている。選択された
メモリセルは、第１の抵抗器１２ａによって表され、選
択されなかったメモリセルは、第２、第３、及び第４の
抵抗器１２ｂ、１２ｃ、及び１２ｄによって表されてい
る。第２の抵抗器１２ｂは、選択されたビット線に沿っ
た半分選択されたメモリセルを表し、第３の抵抗器１２
ｃは、選択されたワード線に沿った半分選択されたメモ
リセルを表し、第４の抵抗器１２ｄは、残りの選択され
なかったメモリセルを表している。例えば、メモリセル
１２の全てが、約Ｒ＋Ｂの抵抗を有しており、アレイ１
０が、ｎ行及びｍ列を備えている場合、第２の抵抗器１
２ｂの抵抗は約（Ｒ＋Ｂ）／（ｎ−１）になり、第３の
抵抗器１２ｃの抵抗は約（Ｒ＋Ｂ）／（ｍ−１）にな
り、第４の抵抗器１２ｄの抵抗は約（Ｒ＋Ｂ）／［ｎ−
１）（ｍ−１）］になる。

【００３０】第１の抵抗器１２ａは、動作電位（Ｖｓ）
を交差するビット線に印加し、大地電位を交差するワー
ド線に印加することによって選択することが可能であ
る。この結果、センス電流（Ｉｓ）は、第１の抵抗器１
２ａを流れる。

【００３１】回り込み電流（sneak path current）によ
ってセンス電流（Ｉｓ）が不明瞭にならないようにする
ため、選択されなかったビット線に等動作電位（Ｖｂ＝
Ｖｓ）が印加される。選択されなかったビット線にこの
等電位（Ｖｂ）を印加することにより、回り込み電流が
第２の抵抗器１２ｂ及び第４の抵抗器１２ｄを流れるこ
とが阻止され、第３の抵抗器１２ｃを流れる回り込み電
流（Ｓ２）が進路変更されてアースに送られる。

【００３２】図３ｂに示すように、選択されなかったビ
ット線ではなく、選択されなかったワード線に同じ動作
電位（Ｖｂ＝Ｖｓ）を印加することが可能である。選択
されなかったワード線にこの等電位（Ｖｂ）を印加する
ことによって、回り込み電流が第２の抵抗器１２ｂを流
れることが阻止され、第３の抵抗器１２ｃ及び第４の抵
抗器１２ｄを流れる回り込み電流（Ｓ２及びＳ３）が進
路変更されてアースに送られる。

【００３３】理想的なセンスアンプ２４によって、選択
されたビット線と、選択されなかったワード線及びビッ
ト線のサブセットに等電位が印加される。しかし、この
センスアンプ２４が理想的でなければ、電位は全く等し
いというわけにはゆかず、読み取り操作中、回り込み電
流がアレイ１０を流れることになる。

【００３４】短絡したメモリ素子５０を有するメモリセ
ル１２と同じ列内に位置する選択されたメモリセル１２
に対する読み取り操作について考察する。半分選択され
たメモリセル１２は、やはり、その抵抗素子５６の抵抗
（Ｂ）に少なくとも等しい抵抗を有している。センスア
ンプ２４が理想的でなくても、短絡したメモリ素子５０
を有する半分選択されたメモリセル１２は、短絡したメ
モリ素子５０を流れるかなりの量の回り込み電流を分流
させることはないし、読み取り操作中、センス電流にあ
まり影響を及ぼすこともない。結果として、半分選択さ
れたメモリセル１２によって、列幅の故障が生じること
はない。単一のランダム化ビットエラーが生じるだけで
ある。単一のランダム化ビットエラーは、エラーコード
訂正によって迅速かつ容易に訂正することが可能であ
る。

【００３５】次に、説明したばかりの読み取り操作と、
従来のメモリセル及び非理想的センスアンプを必要とす
る読み取り操作の比較を行う。短絡したメモリ素子を有
する従来の半分選択されたメモリセルは、かなりの回り
込み電流を取り出すことになり、これがセンス電流と組
み合わせられると、センスアンプのカットオフまたは飽
和を生じさせることになる。結果として、選択されたメ
モリセルの読み取り操作中に、ビットエラーが生じるこ
とになる。さらに、従来の半分選択されたメモリセルの
短絡したメモリ素子によって、その列の他の全てのメモ
リセルの読み取り操作中、センス電流の進路が変更され
ることになる。結果として、列幅のエラーが生じること
になる。

【００３６】図４、図５、及び図６には、メモリセルア
レイ１０に等電位を印加し、選択されたメモリセル１２
の抵抗状態を検知する３つの方法が例示されている。こ
れらの方法及び対応するハードウェア実施例が、２００
０年３月３日に提出された譲受人の米国特許出願第０９
／５６４３０８号に開示されている。

【００３７】次に、図４を参照すると、電流源、電圧フ
ォロワ、及びコンパレータを使用して、選択されたメモ
リセルの抵抗状態を判定する方法が例示されている。行
復号回路は、選択されたワード線を大地電位に接続する
ことによって、選択されたメモリセルと交差するワード
線を選択する（ブロック１０２）。電流源が、選択され
たメモリセルと交差するビット線にセンス電流を供給す
る（ブロック１０４）。電流源と選択されたメモリセル
との間の接合における電位が、電圧フォロワによって検
出され、同じ電位が、電圧フォロワによって、選択され
なかったビット線または選択されなかったワード線のよ
うな選択されなかった線のサブセットに印加される（１
０６）。接合における電位は、また、コンパレータによ
って基準電圧と比較される。コンパレータの出力によっ
て、選択されたメモリセルの抵抗状態を示す高または低
の信号が提供される（ブロック１０８）。

【００３８】次に、図５を参照すると、電流センスアン
プ及び電圧源を使用して、選択されたメモリセルの抵抗
状態を検出する方法が例示されている。ワード線が選択
され（ブロック２００）、行復号回路によって、センス
電圧Ｖｓが、選択されたワード線に印加され（ブロック
２０２）、選択されたビット線が、電流センスアンプの
仮想アースに結合される（ブロック２０４）。センス電
圧Ｖｓは、０．１ボルト〜０．５ボルトのＤＣ電圧とす
ることが可能であり、外部供給源によって供給されるこ
とが可能である。選択されなかった線のサブセット（例
えば、全ての選択されなかったビット線）は、仮想アー
スに等しい電位にも接続される（ブロック２０６）。等
電位が、選択されたビット線及び選択されなかった線の
サブセットに印加される限りにおいて、仮想アースは、
ゼロ電位または他の任意の電位とすることが可能であ
る。

【００３９】センス電流が、電圧源から選択されたメモ
リセルを通り、さらに、電流センスアンプを通って流れ
る。選択されなかった線のサブセットは、仮想アースに
等しい電位にも接続されるので、選択されなかった線を
流れる回り込み電流は、センス電流と比較してわずかで
あり、センス電流の妨げにはならない。

【００４０】選択されたビット線を流れるセンス電流を
検知することによって、抵抗状態、従って、選択された
メモリセルの論理値を判定することが可能である（ブロ
ック２０８）。センス電流は、選択されたメモリセルの
抵抗状態に従って、Ｖｓ／ＲまたはＶｓ／（Ｒ＋△Ｒ）
に等しくなる。

【００４１】次に、図６を参照すると、直接注入電荷増
幅器を使用して、選択されたメモリセル１２の読み取り
操作中に、アレイ１０に等電位を印加する方法が例示さ
れている。読み取り操作の開始時に、ワード線が選択さ
れ（ブロック３００）、直接注入電荷増幅器が電圧Ｖ_DD
まで事前充電され（ブロック３０２）、選択されたビッ
ト線が、直接注入電荷増幅器に接続され、選択されなか
った線のサブセットが、定供給電圧Ｖｓに接続される
（ブロック３０４）。この結果、センス電流が、選択さ
れたメモリセルを流れ、コンデンサが充電される。セン
ス電流が定常状態に達すると（ブロック３０６）、コン
デンサを使用して、センス電流が選択されたビット線に
供給される（ブロック３０８）。これによって、コンデ
ンサに蓄えられた電荷の減損が生じ、コンデンサ電圧が
減衰する。センス電流が積分されるにつれて、コンデン
サ電圧が低下する。コンデンサ電圧が基準電圧に達する
時間が測定され（ブロック３１０）、その測定された時
間は、しきい値と比較される（ブロック３１２）。この
比較によって、抵抗状態、従って、選択されたメモリセ
ルの論理値が示される。

【００４２】次に図７を参照すると、ＭＲＡＭ装置８’
に関するメモリ素子５０と抵抗素子７０を一体化するた
めの第２及び第３の（代替）アプローチが例示されてい
る。複数の抵抗素子をパターン形成する代わりに、第２
のアプローチでは、オーミックコンタクト５２及び５４
の一方または両方とメモリ素子５０との間にブランケッ
ト抵抗器層７０を形成することが含まれる。ブランケッ
ト層７０は、パターン形成されない、従って、メモリ素
子５０を橋絡する。こうした抵抗素子７０は、パターン
形成を必要としないので、より製作しやすい。第１と第
２のオーミックコンタクト５２及び５４は、独立した素
子５２及び５４として示されているが、もちろん、これ
らの独立した素子５２及び５４を排除し、金属線１４と
メモリ素子５０またはブランケット層７０を直接接触さ
せることも可能である。

【００４３】各メモリセル１２に追加される抵抗は、メ
モリ素子５０の平面面積と、メモリ素子５０を覆うブラ
ンケット層７０の厚さによって決まる。ブランケット層
７０の面積抵抗は、隣接導体を短絡しないように十分な
大きさであることが望ましい。ブランケット層７０の一
例には、極めて薄い（例えば、厚さ１０ｎｍ未満の）絶
縁薄膜がある。この場合、面内の抵抗は本質的に無限で
あるが、平面に対して垂直な導電率は有限であり、トン
ネル効果によって生じる。

【００４４】第３のアプローチでは、２つの平面次元の
一方においてのみ、抵抗素子５６を形成し、抵抗素子５
６の平面面積がワード線１４またはビット線１６と同じ
になるようにすることが含まれる。このアプローチの最
も都合のよい実施例は、ワード線１４またはビット線１
６の形成に用いられるのと同じプロセスで抵抗材料をパ
ターン形成することであろう。

【００４５】次に、図８を参照すると、ＭＲＡＭ装置８
の代替メモリセル８０が例示されている。この代替メモ
リセルは、ＳＤＴ接合に関連して示されている。こうし
たメモリセル８０には、材料の多層の積層構造が含まれ
ている。この積層構造には、第１と第２のシード（see
d）層８２及び８４が含まれる。第１のシード層８２に
よって、第２のシード層８４は、（１１１）結晶構造方
位をなすように成長させることが可能になる。第２のシ
ード層８４によって、後続の反強磁性（「ＡＦ」）ピニ
ング（pinning）層８６に関する（１１１）結晶構造方
位が確立する。ＡＦピニング層８６によって、後続のピ
ニングされた（底部）強磁性（「ＦＭ」）層８８の磁化
を１つの方向に保持する大きな交換磁界が提供される。
ピニングされたＦＭ層８８の上には、絶縁トンネル障壁
９０が存在する。オプションの界面層９２及び９４によ
って、絶縁トンネル障壁９０をサンドイッチ状に挟むこ
とが可能である。絶縁トンネル障壁９０の上には、印加
される磁界が存在する場合に、磁化が自由に回転するセ
ンス（上部）ＦＭ層９６が存在する。センスＦＭ層９６
の上には、オーミックコンタクト９８が存在し、ワード
線１４が、オーミックコンタクト９８と電気的に接触す
る。保護誘電体（図示せず）によって、積層構造が覆わ
れる。

【００４６】ピニングされた層８８は、磁化が平面内に
おいて配向されているが、関心のある範囲内において印
加される磁界が存在する場合に、回転しないように固定
されている。センス層９６は、磁化配向がピニングされ
ていない。それどころか、磁化は、平面内にある軸
（「容易」軸）に沿った２つの方向のいずれかに配向さ
れることが可能である。ピニングされた層８８とセンス
層９６の磁化が同じ方向である場合、その配向は平行で
ある。ピニングされた層８８とセンス層９６の磁化が逆
の方向である場合、その配向は逆平行である。

【００４７】絶縁トンネル障壁９０によって、ピニング
された層８８とセンス層９６との間に、量子力学的トン
ネル効果を生じさせることが可能である。このトンネル
現象は、電子スピンに依存しており、ＳＤＴ接合の抵抗
が自由層とピニングされた層の相対的磁化配向の関数に
なる。絶縁トンネル障壁９０は、厚さが約１５オングス
トロームの酸化アルミニウム（Ａｌ₂Ｏ₃）の層とするこ
とが可能である。

【００４８】この代替メモリセル８０には、抵抗材料の
独立層から成る抵抗素子は含まれていない。代わりに、
高抵抗率材料からオーミックコンタクト９８を形成する
ことによって、抵抗素子及びオーミックコンタクト９８
が一体化され、単一の構造をなしている。従って、オー
ミックコンタクト９８の抵抗（Ｂ）は、ＳＤＴ接合の設
計公称抵抗の０．５％〜５０％になる。

【００４９】代わりに、高抵抗率材料から第１のシード
層８２または第２のシード層８４を形成することによっ
て、抵抗素子と第１のシード層８２または第２のシード
層８４を一体化することも可能である。

【００５０】このように、読み取り操作中にメモリセル
を互いに分離するためのスイッチ及びダイオードを含ん
でいない、ＭＲＡＭ装置が開示された。代わりに、ＭＲ
ＡＭ装置は、選択されたワード線及びビット線と、いく
つかの選択されなかったワード線及びビット線に等電位
を印加することによって、選択されたメモリセルを分離
する。等電位の印加によって、寄生電流が読み取り操作
の妨げになるのを防ぐことが可能になる。さらに、メモ
リセルと直列に接続された抵抗素子が、メモリセルの短
絡によって生じる問題を回避する。メモリセルが短絡し
た場合、短絡したメモリセルによって、ランダム化ビッ
トエラーが生じる。しかし、短絡したメモリセルによっ
て、列幅の故障が生じることはない。ランダム化ビット
故障は、ＥＣＣによって、列幅故障よりもはるかに迅速
かつ容易に訂正することが可能である。

【００５１】抵抗素子は、列幅故障の原因を分離するの
にも役立つ。列幅故障が生じる場合、それは、短絡した
メモリセル以外の何かに起因するものと考えられる。

【００５２】抵抗素子は、さらに、選択されたメモリセ
ルに対する書き込み操作の信頼性を高める。抵抗素子が
なければ、大きな書き込み電流が、短絡したメモリ素子
に流れることになる。さらに、書き込み電流は、選択さ
れたメモリセルから短絡したメモリ素子に進路変更さ
れ、その結果、書き込み電流が減少し、同じ行または列
において選択されたメモリセルへ間違ったデータが書き
込まれることになる。しかし、その短絡したメモリ素子
と直列に接続された抵抗素子は、十分に大きい抵抗を有
しているので、短絡したメモリ素子に大きな書き込み電
流が流れるのを防ぎ、選択されたメモリセルに十分な書
き込み電流を流すことが可能になる。

【００５３】ＭＲＡＭ装置８は、単一レベルのメモリセ
ルに制限されない。次に、図９を参照すると、マルチレ
ベルのＭＲＡＭチップ４００が例示されている。ＭＲＡ
Ｍチップ４００には、基板４０４上のｚ方向に積み重ね
られた、数Ｚのメモリセルのレベルまたは平面４０２が
含まれる。数Ｚは、正の整数であり、ここでは、Ｚ＞１
である。メモリセルレベル４０２は、二酸化珪素のよう
な絶縁材料（図示せず）によって隔てられることが可能
である。読み取り及び書き込み回路は、基板４０４上に
製作されることが可能である。読み取り回路及び書き込
み回路には、読み取り及び書き込みを行うレベルを選択
するための追加のマルチプレクサを含むことが可能であ
る。

【００５４】本発明によるＭＲＡＭ装置は、さまざまな
用途において使用可能である。図１０には、１つ以上の
ＭＲＡＭチップ４００の例証となる一般的な応用例が示
されている。この一般的な応用例は、ＭＲＡＭ記憶モジ
ュール４５２、インターフェースモジュール４５４、及
びプロセッサ４５６を含むマシン４５０によって具現化
される。ＭＲＡＭ記憶モジュール４５２には、長期記憶
のための１つ以上のＭＲＡＭチップ４００が含まれる。
インターフェースモジュール４５４によって、プロセッ
サ４５６とＭＲＡＭ記憶モジュール４５２との間のイン
ターフェースが提供される。マシン４５０には、短期記
憶のための高速揮発性メモリ（例えば、ＳＲＡＭ）を含
むことも可能である。

【００５５】ノートブックコンピュータまたはパーソナ
ルコンピュータのようなマシン４５０の場合、ＭＲＡＭ
記憶モジュール４５２は、多数のＭＲＡＭチップ４００
を含むことが可能であり、インターフェースモジュール
４５４は、ＥＩＤＥまたはＳＣＳＩインターフェースを
含むことが可能である。サーバのようなマシン４５０の
場合、ＭＲＡＭ記憶モジュール４５２は、より多数のＭ
ＲＡＭチップ４００を含むことが可能であり、インター
フェースモジュール４５４は、ファイバチャネルまたは
ＳＣＳＩインターフェースを含むことが可能である。こ
うしたＭＲＡＭ記憶モジュール４５２は、ハードドライ
ブのような従来の長期記憶装置に取って代わるか、また
はそれを補足することが可能である。

【００５６】デジタルカメラのようなマシン４５０の場
合、ＭＲＡＭ記憶モジュール４５２は、より少ない数の
ＭＲＡＭチップ４００を含むことが可能であり、インタ
ーフェースモジュール４５４は、カメラインターフェー
スを含むことが可能である。こうしたＭＲＡＭ記憶モジ
ュール４５２によって、デジタルカメラの基板上にデジ
タルイメージを長期記憶することが可能になる。

【００５７】本発明によるＭＲＡＭ装置によれば、ハー
ドドライブ及び他の従来の長期データ記憶装置に比べて
多くの利点が提供される。ＭＲＡＭ装置からデータへの
アクセスは、ハードドライブのような従来の長期記憶装
置からデータへのアクセスに比べて数桁速くなる。さら
に、ＭＲＡＭ装置は、ハードドライブよりもコンパクト
である。

【００５８】このＭＲＡＭ装置は、上記で説明し、例示
した特定の実施形態に制限されない。例えば、ＭＲＡＭ
装置は、容易軸に沿って配向される行に関連して説明さ
れた。しかし、行及び列は、置き換えることが可能であ
る。

【００５９】抵抗性交差点アレイは、ＭＲＡＭセルのア
レイに制限されない。メモリセルのメモリ素子は、相転
移材料からなることが可能である。こうしたメモリ素子
の抵抗は、相転移材料の相変化によって、ある状態から
別の状態に（例えば、結晶状態からアモルファス状態
に）変化させることが可能である。

【００６０】代わりに、メモリセルは、ポリマメモリ素
子を含むことも可能である。ポリマメモリ素子は、有極
導電性ポリマ分子から造られる。ポリマメモリ素子の場
合、データは、「永久分極」としてポリマ分子に記憶さ
れる（データが「永久磁気モーメント」として記憶され
るＭＲＡＭメモリセルとは対照的に）。ポリマメモリ素
子の抵抗（ＲまたはＲ＋△Ｒ）は、ポリマ分子の分極の
配向によって決まる。ポリマメモリセルの素子は、それ
らの抵抗を検知することによって、読み取ることが可能
である。ポリマメモリセルは、選択されたワード線及び
ビット線に印加された電圧によって発生する電界を印加
することによって書き込まれることが可能になる。ポリ
マメモリ素子が短絡した場合、直列接続された抵抗素子
によって、短絡した素子が分離されることになる。

【００６１】アレイは、メモリセルに制限されない。例
えば、装置は、応力トランスデューサのような素子のア
レイを含むことが可能である。検出素子は、応力依存抵
抗を示す広範囲の様々な材料から形成されることが可能
である。センサ素子に加えられる力またはエネルギによ
って、素子を介した導通に変化が生じる。検出素子が短
絡した場合、直列に接続された抵抗素子によって、短絡
した検出素子が分離される。交差点アレイをなす応力ト
ランスデューサに等電位検知法を適用する利点は、集積
密度（integration density）が極めて高いことであ
る。

【００６２】一般に、直列に接続された抵抗素子の抵抗
は、読み取り操作に最小限の影響を及ぼすのに十分なほ
ど小さく、書き込み操作に最小限の影響を及ぼすのに十
分なほど大きいことが望ましい。従って、実際の抵抗
は、選択されたメモリセルのセンシングを劣化させるこ
となく、読み取り操作中におけるセンス信号を劣化させ
ることなく、さらに抵抗性交差点アレイにおけるメモリ
セルに対する書き込み特性を劣化させることなく、短絡
したメモリセルを分離することが望ましい。設計公称値
の１０％〜５０％の抵抗範囲が理想であると思われる。

【００６３】抵抗素子の最大の厚さは、選択されたメモ
リセルに結合する誘導電界及び誘導磁界、及び隣接する
メモリセルへのクロストークに対する影響によって設定
される。抵抗性交差点メモリの応用例の場合、直列に接
続された抵抗素子の厚さに制限を加えて、ワード線また
はビット線にかかる電圧またはそれらを流れる電流によ
って生じる書き込み電磁界の低減を回避することが可能
である。直列に接続された抵抗素子によって、メモリ素
子は、線の表面から抵抗素子の厚さに等しい距離（ｄ）
だけ離れる。電流モードの抵抗性交差点メモリ素子の場
合、磁界が、例えば、１／ｄに弱まる。この電流モード
のメモリ素子の場合、直列に接続された抵抗素子の厚さ
は、導体の厚さの約半分未満であることが望ましい。

【００６４】本発明は、上記に説明し、例示した特定の
実施形態に制限されない。その代わり、本発明は特許請
求の範囲に従って解釈される。

【００６５】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。１．データ記憶装置（８）であって、それぞれ、メモリ
素子（50）を含むメモリセル（12）からなる抵抗性交差
点アレイ（10）と、前記メモリ素子（50）と直列に接続
された線形抵抗素子（56）とを含む、データ記憶装置。２．前記抵抗素子（56）が前記メモリ素子上の抵抗薄膜
（56、70）である、上記１に記載のデータ記憶装置。３．前記抵抗素子（56）が、もう１つのメモリ素子を含
む、上記１に記載のデータ記憶装置。４．前記抵抗素子（56）が、半導体材料から造られてい
る、上記１に記載のデータ記憶装置。５．前記抵抗素子（56）が、酸化物と窒化物の少なくと
も一方から造られている、上記１に記載のデータ記憶装
置。６．前記抵抗素子（56）が、金属と半導体の少なくとも
一方の合金から造られている、上記１に記載のデータ記
憶装置。７．前記抵抗素子（56）が、導電性ポリマから造られて
いる、上記１に記載のデータ記憶装置。８．前記抵抗素子（56）が、前記メモリ素子にオーミッ
クコンタクト（98）をさらに提供する、上記１に記載の
データ記憶装置。９．各メモリ素子（50）が、スピン依存トンネル接合素
子（84〜96）を含む、上記１に記載の記憶装置。１０．前記抵抗素子（56）の抵抗が、前記メモリ素子
（50）の設計抵抗の約１０〜５０％である、上記１に記
載の記憶装置。

【００６６】

【発明の効果】本発明により、抵抗性セル交差点メモリ
アレイにおいて短絡したＳＤＴ接合素子に関連した問題
が克服される。

【図面の簡単な説明】

【図１】本発明によるメモリセルアレイを含むＭＲＡＭ
装置の説明図である。

【図２ａ】ＭＲＡＭ装置に関するメモリセルの説明図で
ある。

【図２ｂ】図２ａに示すメモリセルの電気的等価物の図
である。

【図３ａ】選択されたメモリセルに対する読み取り操作
中に、メモリセルアレイの電気的等価物を流れる電流の
説明図である。

【図３ｂ】選択されたメモリセルに対する読み取り操作
中に、メモリセルアレイの電気的等価物を流れる電流の
説明図である。

【図４】メモリセルアレイ内のメモリセルの第１の読み
取り方法の説明図である。

【図５】メモリセルアレイ内のメモリセルの第２の読み
取り方法の説明図である。

【図６】メモリセルアレイ内のメモリセルの第３の読み
取り方法の説明図である。

【図７】図１の装置に関する代替のメモリセルの説明図
である。

【図８】図１の装置に関する代替のメモリセルの説明図
である。

【図９】複数のレベルを含むＭＲＡＭチップの説明図で
ある。

【図１０】１つ以上のＭＲＡＭチップを含むマシンの説
明図である。

【符号の説明】

８、８’ ＭＲＡＭ装置 10 メモリセルアレイ 12 メモリセル 50 メモリ素子 52、54、98 オーミックコンタクト 56 線形抵抗素子 70 ブランケット抵抗器層 82、84 シード層 86 反強磁性ピニング層 88 強磁性（ＦＭ）層 90 絶縁トンネル障壁 92、94 界面層 96 センスＦＭ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者トーマス・シー・アンソニーアメリカ合衆国カリフォルニア州94087, サニーベイル，ピメント・アベニュー・ 1161 Ｆターム(参考） 5F083 FZ07 FZ10 LA12 LA16

Claims

【特許請求の範囲】

【請求項１】データ記憶装置（８）であって、それぞ
れ、メモリ素子（50）を含むメモリセル（12）からなる
抵抗性交差点アレイ（10）と、前記メモリ素子（50）と
直列に接続された線形抵抗素子（56）とを含む、データ
記憶装置。