KR20120010052A

KR20120010052A - 이퀄라이징 기능을 갖는 저항성 메모리 및 이를 포함하는 3차원 반도체 장치

Info

Publication number: KR20120010052A
Application number: KR1020100071617A
Authority: KR
Inventors: 유학수; 백인규; 황홍선; 김수아; 서무진
Original assignee: 삼성전자주식회사
Priority date: 2010-07-23
Filing date: 2010-07-23
Publication date: 2012-02-02
Also published as: US20120020142A1; US8634227B2

Abstract

본 발명의 실시 예에 따른 저항성 메모리는 단위 셀에 적어도 3개의 단자를 갖는 스위칭 소자를 포함하고 스탠바이 상태인 셀들이나 선택되지 않은 셀들에 대해 소스 라인과 데이터 입출력 라인을 동일한 전압 레벨을 갖도록 이퀄라이징 함으로써 전류 소모와 읽기 및 쓰기 오류를 방지하며 아울러 누설 전류를 방지할 수 있는 효과가 있다.

Description

이퀄라이징 기능을 갖는 저항성 메모리 및 이를 포함하는 3차원 반도체 장치 {RESISTANCE MEMORY HAVING EQUALIZING FUNCTION AND THREE DIMENSIONAL SEMICONSUCTOE DEVICE HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 저항성 메모리 및 이를 포함하는 3차원 구조의 반도체 장치에 관한 것으로, 더욱 구체적으로는 스탠바이 상태에서의 전류 소모를 저감시키면서 쓰기 오류를 방지할 수 있는 스위칭 소자를 갖는 저항성 메모리와 이를 포함하는 3차원 반도체 장치에 관한 것이다.

반도체 장치 특히, 반도체 메모리 장치로 널리 사용되는 DRAM(Dynamic Random Access Memory) 등의 휘발성 메모리(Volatile Memory)와 플래쉬 메모리 (Flash Memory) 등의 비휘발성 메모리(Non-volatile Memory)는 각각 집적도와 액세스(access) 속도 등의 한계에 다다르고 있다.

본 발명이 해결하고자하는 과제는 상기 종래의 문제점을 극복할 수 있는 데이터의 읽기 동작 및 쓰기 동작에서 오류를 방지할 수 있는 저항성 메모리를 제공하는 데 있다.

본 발명이 해결하고자 하는 다른 과제는 스탠바이 상태에서의 전류 소모를 최소화할 수 있는 스위칭 소자를 갖는 단위 셀을 포함하는 저항성 메모리를 제공하는 데 있다.

본 발명이 해결하고자 하는 또 다른 과제는 누설 전류 발생을 최소화할 수 있는 스위칭 소자를 갖는 단위 셀을 포함하는 저항성 메모리를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 실시 예에 따른 저항성 메모리는 저항성 소자와, 적어도 3개의 단자를 가지며 상기 저항성 소자에 제1단자가 연결된 스위칭 소자를 포함하는 메모리 셀과, 상기 스위칭 소자의 제2단자와 연결되어 상기 스위칭 소자를 제어하기 위한 제어 라인과, 상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자와 연결된 데이터 입출력 라인과, 상기 스위칭 소자의 제3단자에 연결된 소스 라인과, 상기 데이터 입출력 라인과 상기 소스 라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징시키는 이퀄라이저를 포함한다.

한편, 본 발명의 다른 실시 예에 따른 저항성 메모리 장치는 저항성 소자와, 적어도 3개의 단자를 가지며 상기 저항성 소자에 제1단자가 연결된 스위칭 소자를 포함하는 메모리 셀과, 상기 스위칭 소자의 제2단자와 연결되어 상기 스위칭 소자를 제어하기 위한 제어 라인과, 상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자와 연결된 데이터 입출력 라인과, 상기 스위칭 소자의 제3단자에 연결된 소스 라인과, 상기 제어 라인과 상기 데이터 입출력 라인 및 상기 소스 라인을 제어하기 위한 디코더를 포함하며, 상기 디코더는 상기 데이터 입출력 라인과 상기 소스 라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징 시킨다.

본 발명의 또 다른 실시 예에 따른 3차원 반도체 장치는 저항성 소자와, 적어도 3개의 단자를 가지며 상기 저항성 소자에 제1단자가 연결된 스위칭 소자를 포함하는 메모리 셀과, 상기 스위칭 소자의 제2단자와 연결되어 상기 스위칭 소자를 제어하기 위한 제어 라인과, 상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자와 연결된 데이터 입출력 라인 및 상기 스위칭 소자의 제3단자에 연결된 소스 라인을 포함하는 레이어가 복수 개 적층되며, 상기 데이터 입출력 라인과 상기 소스 라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징 된다.

본 발명의 또 다른 실시 예에 따른 반도체 장치는 저항성 소자를 포함하는 메모리 셀; 상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자의 일단에 연결된 데이터 입출력 라인; 상기 저항성 소자에 액세스하기 위해 상기 저항성 소자의 타단에 연결된 제어 라인; 및 상기 데이터 입출력 라인과 상기 제어 라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징 시키는 이퀄라이저를 포함한다.

상술한 바와 같이, 본 발명의 실시 예에 따른 저항성 메모리는 스탠바이 상태에서 전류 소모를 최소화할 수 있고, 누설 전류 경로를 차단하면서 읽기 동작 및 쓰기 동작에서의 오류 발생을 억제한다. 따라서, 저항성 메모리의 경제성과 성능이 극대화되고, 상기 저항성 메모리를 포함하는 모든 반도체 장치의 특성이 향상되는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 스위칭 소자를 포함하는 다양한 저항성 메모리의 단위 셀들을 개략적으로 도시한 도면이고,
도 2는 저항성 메모리 셀을 포함하는 메모리 셀 어레이를 개략적으로 도시한 도면이고,
도 3은 도 2의 (a)에 도시된 구조를 갖는 저항성 메모리 셀이 3차원적으로 배치된 메모리 셀 어레이의 일 예를 도시한 도면이고,
도 4는 본 발명의 일 실시 예에 따른 저항성 메모리를 개략적으로 도시한 도면이고,
도 5는 본 발명의 다른 실시 예에 따른 저항성 메모리를 개략적으로 도시한 도면이고,
도 6은 본 발명의 또 다른 실시 예에 따른 저항성 메모리를 개략적으로 도시한 도면이고,
도 7은 본 발명의 일 실시 예에 따른 저항성 메모리 셀 어레이의 동작을 설명하기 위해 개략적으로 도시한 도면이고,
도 8은 이퀄라이징 동작 시 저항성 메모리 셀 어레이의 동작을 설명하기 위한 도면이고,
도 9는 본 발명의 일 실시 예에 따른 저항성 메모리를 도시한 도면이고,
도 10은 본 발명의 일 실시 예에 따른 이퀄라이징 패쓰의 다양한 예를 도시한 도면이고,
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도이고,
도 12a내지 도 12f는 도 11에 도시된 어느 하나의 디코더의 구체적인 예를 도시한 회로도 및 그 동작을 설명하기 위한 표이고,
도 13은 도 11 내지 도 12f의 구성을 갖는 반도체 장치의 이퀄라이징 동작을 설명하기 위한 타이밍 도이고,
도 14는 본 발명의 일 실시 예에 따른 이퀄라이징 레벨 설정을 위한 클램핑 동작을 설명하기 위한 플로우차트이고,
도 15는 본 발명의 다른 실시 예에 따른 이퀄라이징 레벨 설정을 위한 클램핑 동작을 설명하기 위한 플로우차트이고,
도 16은 본 발명의 실시 예에 따른 3차원 구조의 저항성 메모리 장치를 도시한 회로도이고,
도 17은 본 발명의 실시 예에 따른 3차원 적층 구조의 반도체 메모리 장치 중 하나를 개략적으로 도시한 도면이고,
도 18은 본 발명의 실시 예에 따른 3차원 적층 구조의 반도체 메모리 장치 중 하나를 개략적으로 도시한 도면이고,
도 19는 본 발명의 실시 예에 따른 3차원 적층 구조의 반도체 메모리 장치 중 다른 하나를 개략적으로 도시한 도면이고,
도 20은 3차원 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용 예를 도시한 블록도이고,
도 21은 3차원 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용 예를 도시한 블록도이고,
도 22와 도 23은 본 발명의 3차원 적층 반도체 메모리 장치가 비휘발성일 경우 이를 적용한 메모리 카드의 응용 예를 각각 도시한 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

DRAM과 같은 기존의 메모리의 한계를 극복하기 위해 최근 활발히 연구 및 제품화가 진행되고 있는 분야가 저항성 메모리이다.

저항성 메모리로는 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 대표적이다.

전술한 저항성 메모리를 이루는 메모리 셀은 저항성 메모리 플러그 (Resistive Memory Plug)라 불리는 구조를 포함하며, 이는 두 전극과 상기 전극들 사이에 위치하는 멀티 저항 상태를 갖는 물질(Multi-resistive state material)을 포함한다.

전술한 저항성 메모리 플러그 구조의 경우 집적도가 우수한 반면 인접 셀에 대한 영향을 방지하기 위해 선택되지 않은 셀에 대한 플로팅(floating)이 필요하며, 이를 위해 셀 바이어스(Cell Bias)가 필요하다. 아울러, 누설 전류(Leakage Current) 경로가 존재하여 이를 제어하는 것이 쉽지 않다.

따라서, 저항성 메모리 플러그에 다이오드 등의 2단자 소자를 추가한 구조가 제안되어 누설 전류 문제를 일부 해결하였으나, 다이오드의 특성상 단방향 전류 특성을 가짐에 따른 양방향 동작의 불가함과 더불어 읽기 동작 및/또는 쓰기 동작 전에 프리셋(Pre-set) 동작이 필요하다.

도 1은 스위칭 소자를 포함하는 다양한 저항성 메모리의 단위 셀을 개략적으로 도시한 도면이다.

도 1을 참조하면, 저항성 메모리 셀(10a~10e)은 스위칭 소자(12a~12c; 또는 액세스 소자)로서 여러 가지 소자를 사용할 수 있다.

3단자의 스위칭 소자(12a, 12b, 및 12c)와 저항 소자(11a, 11b, 및 11c)를 각각 포함하는 단위 셀(10a, 10b, 및 10c)과, 2단자의 다이오드(12d, 및 12e)와 저항 소자(11d, 및 11e)를 각각 포함하는 단위 셀(10d, 및 10e)이 도시되어 있다.

스위칭 소자(12a, 12b, 및 12c)를 살펴보면, 도면 부호 12a는 FET(Field Effect Transistor), 도면 번호 12b는 PNP BJT(Bipolar Junction Transistor), 그리고 도면 번호 12c는 NPN BJT로 이루어짐을 알 수 있다.

저항성 메모리 셀(10d)의 액세스 소자(12d)로서 다이오드가 사용된 것이고, 저항성 메모리 셀(10e)의 액세스 소자(12e)로서 서로 반대 방향으로 배치된 2개의 다이오드가 사용된 것이다. 다만, 본 발명의 저항성 메모리 장치는 이러한 예들에 한정되는 것은 아니다.

예컨대, 저항 소자(11a, 11b, 및 11c)의 경우, 도 1에 도시된 구조 이외에 여러 개의 저항들이 직렬 또는 병렬 구조를 포함할 수 있으며, 3단자 스위칭 소자의 경우도 도 1에 도시된 트랜지스터 이외에 P형 기판에 형성된 N형 웰과 P 접합 영역 등으로 이루어진 기생 수직 바이폴라 트랜지스터(Parasitic Vertical Bipolar Transistor) 등 다양한 형태로 구현될 수 있다. 이러한 스위칭 소자가 없이 저항 소자(11a~11e)로서 구체적으로 가변 저항 소자만으로 이루어진 단위 셀의 경우에도 적용이 가능할 것이다.

도 2는 저항성 메모리 셀을 포함하는 메모리 셀 어레이를 개략적으로 도시한 도면이다.

도 2의 (a)를 참조하면, 각 메모리 셀(20a)은 제어 라인(WL, 선택 라인 또는 워드 라인)과 기준 신호 라인(SL, 소스 라인; 이하 '소스 라인'이라 함)을 각각 공유하여 연결되며, 각 메모리 셀(20a)은 별도의 각 데이터 입출력 라인(BL_1~BL_8)을 통해 데이터의 읽기 및/또는 쓰기가 이루어진다.

스위칭 소자로 이용된 FET(22a)를 활성화시키기 위해서는 문턱전압 (Threshold Voltage)를 초과하는 게이트 전압이 필요하며, 소스 라인(SL)은 FET (22a)의 소스/드레인에 연결되어 메모리 셀들(20a)의 특정 로(Row)의 FET들(22a)을 활성화시키기 위해 사용된다.

각 데이터 입출력 라인(BL_1~BL_8)은 읽기(READ) 동작 시 각 메모리 셀(20a)로부터 데이터를 외부로 전송하거나, 쓰기(WRITE) 동작 시 외부로부터 전송된 데이터를 입력시키기 위한 동작으로서, 각 저항 소자(21a)의 저항 상태(Resistive state)를 변화시키기 위해 적절한 전압 펄스를 메모리 셀들(20a)에 제공한다.

원하는 메모리 셀(20a)을 액세스하기 위해 특정한 각 데이터 입출력 라인 (BL_1~BL_8)을 선택하기 위한 선택 회로(Selection circuitry) 또는 디코딩 회로 (Decoding circuitry)가 추가될 수 있다.

소스 라인(SL)은 모든 메모리 셀(20a)에 기준 전압(Reference voltage) 또는 소스 전압(Source voltage)을 제공하며, 보통 접지 전압(VSS) 또는 일정한 전압 (Constant supply voltage) 레벨이 인가된다. 이러한 소스 라인(SL)이 복수의 메모리 셀(20a)에 의해 공유되어 있으므로, 복수의 메모리 셀(20a)과 복수의 데이터 입출력 라인(BL_1~BL_8)이 선택되어 동작이 이루어질 경우 특히, 어레이의 크기가 클 경우 기생 저항에 의한 전압 강하(Voltage drop)가 발생하게 된다. 이러한 전압 강하는 해당 소스 라인(SL)에서의 과전류에 기인한 일렉트로 마이그레이션(Electro-migration)을 유발하고, 이러한 일렉트로 마이그레이션은 전체 메모리의 신뢰성 (Reliability)에 영향을 미칠 수 있다. 이러한 영향을 줄이기 위해 소스 라인(SL)이각 메모리 셀(20a)에 개별로 연결되거나 또는 특정 블록 단위로 공유할 수도 있다.

도 2의 (a)에 도시된 메모리 셀(20a)은 여러 형태로 변형이 가능할 것이며, 도 2의 (b)는 이러한 변형된 예의 하나를 나타낸다.

도 2의 (b)를 참조하면, 각 메모리 셀(20b)에서는 도 2의 (a)에 비해 스위칭 소자(22b)와 저항 소자(21b)의 상하 위치가 바뀐 즉, 각각 연결되는 데이터 입출력 라인(BL_1~BL_8)과 소스 라인(SL)이 바뀐 것을 알 수 있다.

도 2의 (a)와 도 2의 (b)에서 스위칭 소자(22a와 22b)는 각각 데이터 입출력 라인(BL_1~BL_8)과 소스라인(SL) 사이에서 메모리 셀(20a)의 전압 강하를 방지하는 역할을 한다. 한편, 도 2의 (a)의 구조에서는 전압 강하는 아니지만 각 데이터 입출력 라인(BL_1~BL_8)의 변화와 연관된 메모리 셀(20a)의 전압 변화가 일어날 수 있다. 반대로, 도 2의 (b)에서는 스위칭 트랜지스터(22b)가 활성화되지 않는 한 소스라인(SL)에 일정한 전압이 유지될 수 있다.

도 3은 도 2의 (a)에 도시된 구조를 갖는 저항성 메모리 셀이 3차원적으로 배치된 메모리 셀 어레이의 일 예를 도시한 도면이다.

도 3을 참조하면, 저항 소자와 스위칭 소자를 포함하는 단위 셀(C)이 매트릭스 구조로 일정 간격으로 배치되어 있다. 각 단위 셀(C)은 로(Row) 방향으로 스위칭 소자를 제어하는 제어 라인(WL1~WL4)을 공유하고, 컬럼(Column) 방향으로 각 데이터 입출력 라인(BL1~BL4)과 소스 라인(SL1~SL4)을 공유한다.

전술한 도 3의 예에서는 각 단위 셀(C)이 로 또는 컬럼 방향으로 각 제어 라인(WL1~WL4)과 각 데이터 입출력 라인(BL1~BL4) 및 각 소스 라인(SL1~SL4)이 공유된 구조를 갖고 있으나, 각 라인이 분리되거나 선택적으로 분리 또는 공유될 수 있다. 아울러, 각 소스 라인(SL1~SL4)의 경우 전체의 단위 셀(C)이 하나를 공유할 수도 있다.

도 4는 본 발명의 일 실시 예에 따른 저항성 메모리를 개략적으로 도시한 도면이다. 도 4를 참조하면, 메모리 셀(40)이 도시되어 있는바, 메모리 셀(40)은 저항성 소자(40_a)와, 적어도 3개의 단자를 가지며 저항성 소자(40_a)에 제1단자가 연결된 스위칭 소자(40_b)를 포함한다.

제어 라인(WL)은 스위칭 소자(40_b)의 온-오프를 제어하며, 메모리 셀(40)의 저항성 소자(40_a)로의 데이터 입력 또는 출력을 위한 외부로부터의 액세스를 제어한다. 이를 위해 제어 라인(WL)은 스위칭 소자(40_b)의 제2단자(예컨대, 트랜지스터의 게이트 전극)에 연결된다.

데이터 입출력 라인(BL)은 읽기(READ) 동작 시 메모리 셀(40)로부터 데이터를 전송하거나 쓰기(WRITE) 동작 동안 저항성 소자(40_a)의 저항 상태를 변화시키기 위해 적절한 전압 펄스를 메모리 셀(40)에 전송하며, 저항성 소자(40_a)의 스위칭 소자(40_b)가 연결된 타단에 연결된다. 소스 라인(SL)은 스위칭 소자(40_b)의 제3단자(예컨대, 트랜지스터의 소오스/드레인)에 연결된다. 소스라인(SL)은 읽기 또는 쓰기 동작 중 입출력 라인(BL)과의 일정한 전압 차이를 유지하며 메모리 셀 (40)의 데이터를 읽거나 쓰는데 일종의 기준 전압을 제공한다.

각 드라이버(42, 43, 및 44)는 데이터 입출력 라인(BL), 제어 라인(WL), 및 소스 라인(SL)을 구동할 수 있다.

이퀄라이저(41, Equalizer)는 메모리 셀(40)이 메모리 셀(40)과 연결된 소스 라인(SL)과 데이터 입출력 라인(BL)이 서로 동일한 전압 레벨을 갖도록 한다. 이퀄라이저(41)는 통상 메모리 셀(40)이 읽기 동작 또는 쓰기 동작 시에는 동작하지 않고 해당 메모리 셀(40)이 선택되지 않아 비활성화(inactive)인 경우 또는 스탠바이 (Standby) 상태일 때 동작한다.

예컨대, 이퀄라이저(41)가 도 4에 도시된 바와 같이 스위치로 구현될 경우, 메모리 셀(40)의 동작 시에는 스위치가 오픈되어 있고, 메모리 셀(40)이 스탠바이 상태일 때 스위치가 연결될 수 있다.

이때, 해당 제어 라인(WL)은 스위칭 소자(40_b)가 오픈되도록, 예컨대 스위칭 소자(40_b)가 NMOS 트랜지스터일 경우 오프되도록 접지전압(VSS 또는 GND) 레벨을 유지하거나 플로팅(floating) 상태를 유지할 수 있다.

이때, 소스 라인(SL)과 데이터 입출력 라인(BL)이 외부 전원 예컨대, 전원 전압(VDD) 등의 제공 없이 두 라인을 단순 연결함으로써, 서로의 전압 레벨이 일종의 전하 공유(charge sharing)을 통해 동일해 진다. 이는 소스 라인(SL)과 데이터 입출력 라인(BL)이 이퀄라이징 이전에 가지고 있던 각자의 전압 레벨을 유지하는데 사용된 전하를 재사용하는 것으로 이해될 수 있다.

누설 전류 차단을 위해 소스 라인(SL)과 데이터 입출력 라인(BL)은 메모리 셀(40)의 비활성화 시 일정한 전압 레벨을 유지하여야 하며, 이를 위해서는 외부의 추가적인 전원 공급과 그 소비가 필요하다. 그러나, 이퀄라이저(41)를 이용한 전하 재사용을 통해 이러한 누설 전류의 차단과 데이터 쓰기 오류 등이 방지될 수 있다.

전술한 실시예에서는 이퀄라이저(41)가 스위치를 통해 구현되는 예를 설명하였는바, 이러한 스위치를 통해 구현될 경우 각 메모리 셀(40)이 각각 상기 스위치를 선택적으로 공유할 수 있다. 아울러, 통상적인 메모리 어레이 구조에 상기의 이퀄라이저(41)가 별도로 추가될 수도 있으며, 드라이버 혹은 디코더(decoder) 등에 이퀄라이징 기능이 추가되어 구현될 수 있는바, 후술하는 실시예를 통해 살펴본다.

도 5는 본 발명의 다른 실시 예에 따른 저항성 메모리를 개략적으로 도시한 도면이다.

도 5를 참조하면, 도 4의 저항성 메모리의 구성에 서브 이퀄라이저(45)가 추가된 구조가 도시되는바, 서브 이퀄라이저(45)는 메모리 셀(40)의 스탠바이 또는 비활성 시 제어 라인(WL)을 데이터 입출력 라인(BL) 및 소스 라인(SL)과 동일한 전압 레벨을 갖도록 이퀄라이징시킨다. 서브 이퀄라이저(45)는 데이터 입출력 라인 (BL)과 제어 라인(WL)을 이퀄라이징시키기 위한 제1서브 이퀄라이저(45_a)와, 제어라인(WL)과 소스 라인(SL)을 이퀄라이징시키기 위한 제2서브 이퀄라이저(45_b)를 포함한다.

전술한 도 5의 저항성 메모리의 구조에서 알 수 있듯이, 메모리 셀(40)의 스탠바이 동작 시 소스 라인(SL)과 데이터 입출력 라인(BL)을 이퀄라이징 할 경우 제어 라인(WL)을 접지 전압(VSS) 레벨로 고정시켜 스위칭 소자(40_b) 예컨대, NMOS 트랜지스터를 오프시킬 수도 있고, 플로팅시킬 수도 있으며, 소스 라인(SL) 및 데이터 입출력 라인(BL)과 이퀄라이징시킬 수도 있을 것이다.

서브 이퀄라이저(45)는 제1서브 이퀄라이저(45_a)와 제2서브 이퀄라이저 (45_b) 모두를 포함할 수도 있고, 둘 중에서 어느 하나 만을 포함할 수도 있다. 도 5에서는 서브 이퀄라이저(45)를 스위치를 이용하여 구현한 예를 설명하였으나, 이외에도 다른 구성을 통해 구현이 가능할 것이다.

또한, 서브 이퀄라이저(45)도 이퀄라이저(41)와 같이 하나의 이퀄라이징 소자로 구현될 수 있고, 각 드라이버(42, 43, 및 44)의 일부에 포함될 수 있다. 아울러, 복수의 메모리 셀(40)에서 서브 이퀄라이저(45)를 선택적으로 공유할 수 있다.

전술한 3단자 스위칭 소자의 경우에는 제어 라인(WL)에 대한 이퀄라이징을 위해 서브 이퀄라이저(45)가 추가되었으나, 다이오드 또는 이러한 스위칭 소자가 없는 가변 저항 소자만으로 이루어진 저항 메모리 셀의 경우에는 소스 라인(SL)이 없으므로 제어 라인(WL)과 데이터 입출력 라인(BL)만을 이퀄라이징 시킬 수 있을 것이다. 이때, 각 드라이버(42, 43, 및 44)의 출력단은 하이 임피던스(Hi-Z) 상태를 유지한다. 즉, 각 제어 라인(WL)과 데이터 입출력 라인(BL)은 플로팅 상태에서 서로 이퀄라이징된다. 전술한 바와 같이 소스 라인(SL)이 없는 경우에는 전체 메모리 셀에 대한 스탠바이 동작의 경우에만 이퀄라이징 동작이 가능할 것이다.

도 6은 본 발명의 또 다른 실시 예에 따른 저항성 메모리를 개략적으로 도시한 도면이다.

도 6을 참조하면, 도 6에 도시된 저항성 메모리 소자는 도 5에 도시된 저항성 메모리 소자의 구성에 클램퍼(46; Clamper)를 더 포함하고 있음을 확인할 수 있다.

한편, 도 5 및 도 6의 구성에서, 도 4와 동일한 구성 요소에 대해서는 동일한 도면부호를 사용하였으며, 그 구체적인 연결관계 및 동작에 대한 설명은 생략한다.

스탠바이 동작 시, 이퀄라이저(41) 및 서브 이퀄라이저(45)를 이용하여 메모리 셀(40)과 연결된 소스 라인(SL)과 데이터 입출력 라인(BL) 및/또는 제어 라인(WL)이 동일한 전압 레벨을 갖도록 즉, 이퀄라이징시킴을 도 4 및 도 5의 실시예를 통해 알아보았다.

메모리 셀(40)을 포함하는 저항성 메모리는 다양한 용도 및 응용처에 사용 가능한바, 상기 응용처에 따라 요구되는 이퀄라이징 레벨이 다를 수 있다. 이는 사용되는 주파수(클럭 주파수)와 동작 전원 전압 레벨 등에 기인할 수 있다. 따라서, 이퀄라이징 전압 레벨을 사용자가 원하는 레벨로 미리 세팅하거나 혹은 사용 시 적절하게 세팅할 수 있을 것이다.

클램퍼(46)는 외부 전원을 이용하여 이퀄라이징 레벨을 원하는 전압 레벨로 설정할 수 있도록 한다. 도 6에 도시된 구조에서는 클램퍼(46)가 소스 라인(SL)에 연결된 것을 그 예로 하였으나, 이외에도 제어 라인(WL) 또는 데이터 입출력 라인 (BL)에 연결될 수도 있다. 아울러, 복수의 메모리 셀(40)에서 선택적으로 공유할 수도 있으며, 각 드라이버(42, 43, 및 44)에 그 기능이 포함될 수도 있을 것이다.

여기서는 클램퍼(46)가 전원 전압원과 소스 라인(SL) 사이에 직렬로 접속된 스위치(46_a)와 다이오드(46_c), 및 소스 라인(SL)과 접지 전압원 사이에 직렬로 접속된 스위치(46_b)와 다이오드(46_d)로 구성된 예를 도시하였는바, 이외에도 외부 전압원을 이용해 소스 라인(SL) 혹은 데이터 입출력 라인(BL)에 일정 전압 레벨을 공급하기 위한 모든 전압 분배기 구조를 포함할 수 있다.

도 7은 본 발명의 일 실시 예에 따른 저항성 메모리 셀 어레이의 동작을 설명하기 위해 개략적으로 도시한 도면이다.

도 7을 참조하면, 저항성 소자와 스위칭 소자를 갖는 단위 셀(40_1~40_4)이 배치되어 있다. 각 단위 셀(40_2과 40_4)은 제어 라인(WL_1)을 공유하고, 각 단위 셀(40_1과 40_3)은 제어 라인(WL_2)을 공유한다. 또한, 각 단위 셀(40_1과 40_2)은 데이터 입출력 라인(BL_1)과 소스 라인(SL_1)을 공유하고, 각 단위 셀(40_3과 40_4)은 데이터 입출력 라인(BL_2)과 소스 라인(SL_2)을 공유한다.

아울러, 데이터 입출력 라인(BL_1)과 소스 라인(SL_1)을 공유하는 각 단위 셀(40_1과 40_2)은 이퀄라이저(41)와 클램퍼(46)를 공유한다. 여기서는 서브 이퀄라이저는 생략하였다. 데이터 입출력 라인(BL_1)과 소스 라인(SL_1)을 공유하고 있는 각 단위 셀(40_1과 40_2)은 메모리 전체의 스탠바이 혹은 아이들(idle) 상태 이외에도 예컨대, 데이터 입출력 라인(BL_2)과 소스 라인(SL_2)을 공유하는 각 단위 셀(40_3과 40_4) 중 어느 하나가 동작 중일 때 소스 라인(SL_1)과 데이터 입출력 라인(BL_1)이 동일한 전압 레벨을 갖도록 예컨대, 이퀄라이저(41)의 스위치가 온 상태를 유지할 수 있다.

이퀄라이저(41)와 클램퍼(46)는 도 7에 도시된 모든 단위 셀(40_1~40_4)이 공유할 수도 있을 것이다. 모든 단위 셀(40_1~40_4)이 동일한 이퀄라이저(41)와 클램퍼(46)를 공유할 경우에는 어느 하나의 단위 셀(40_1~40_4)이 활성화되면 다른 단위 셀들(40_1~40_4)은 이퀄라이징 상태를 유지할 수 없으므로 각 소스 라인(SL_1과 SL_2)과 데이터 입출력 라인(BL_1과 BL_2)은 플로팅 상태를 유지하고, 메모리 전체가 스탠바이 혹은 아이들 상태일 때만 이퀄라이징 상태를 유지할 것이다.

도 8은 이퀄라이징 동작 시 메모리 셀 어레이의 동작을 설명하기 위한 도면이다.

도 8의 (a)를 참조하면, 복수의 단위 셀이 매트릭스 형태로 배치되어 있으며, 각 단위 셀은 로(row) 방향으로 각 제어 라인(WL1~WL6)을 공유하고, 컬럼 (column) 방향으로 각 소스 라인(SL1~SL5)과 각 데이터 입출력 라인(BL1~BL5)을 공유한다.

도면부호 '40'으로 표시된 단위 셀은 쓰기 또는 읽기 동작을 위해 선택된 단위 셀(Selected Cell)을 나타내며, 빗금으로 표시된 단위 셀들은 소스 라인 (SL1~SL5), 데이터 입출력 라인(BL1~BL5) 또는 제어 라인(WL1~WL5) 중에서 어느 하나만 선택된 단위 셀(Half-Selected Cell)을 나타내며, 타원으로 표시된 단위 셀들은 소스 라인(SL1~SL5), 데이터 입출력 라인(BL1~BL5) 또는 제어 라인(WL1~WL5) 중에서 어느 하나도 선택되지 않는 단위 셀을 나타낸다.

이퀄라이저가 모든 단위 셀에 의해 공유하지 않고 단위 셀 별로 배치되거나, 혹은 일부 블록 단위로 공유할 경우에는 전술한 타원으로 표시된 단위 셀은 메모리 전체가 스탠바이 혹은 아이들 상태가 아닐지라도 이퀄라이징 상태를 유지할 수 있다.

도 8의 (b)는 도 8의 (a)와 같은 구조를 갖는 메모리 셀 어레이의 이퀄라징 동작에 따른 각 신호 라인의 전압 레벨을 도표로서 나타내는바, 이를 참조하여 이퀄라이징 동작에 따른 각 신호 라인의 동작 전압 변화를 살펴본다.

메모리 셀 어레이 전체가 아이들 상태(Idle State)일 경우, 각 소스 라인(SL1~SL5)과 각 데이터 입출력 라인(BL1~BL5)은 이퀄라이징을 통해 동일한 특정 전압 레벨을 갖는다. 예컨대, 이전 읽기 또는 쓰기 동작 시 각 소스 라인(SL1~SL5)이 접지 전압 레벨을 갖고, 이때 각 데이터 입출력 라인(BL1~BL5)을 통해 전원 전압 레벨에 대응하는 로직 하이의 데이터가 전송되었을 경우 두 신호 라인을 이퀄라이징시키면 전원 전압(VDD)과 접지 전압(GND)의 중간에 해당하는 VDD/2로 될 수 있다. 한편, 클램퍼를 이용하여 이퀄라이징 시의 전압 레벨을 VDD/2 혹은 다른 전압 레벨로 유지시킬 수도 있을 것이다.

전술한 아이들 상태가 아닌 일부의 단위 셀(40)이 읽기 혹은 쓰기 동작을 위해 선택된 경우 해당 단위 셀(40)의 동작을 위해 스위칭 소자(예컨대, NMOS 트랜지스터일 경우)가 턴온되며, 이를 위한 전압 예컨대, VPP(VPP>VDD)가 제어 라인(WL3)에 인가된다. 이때, 선택된 데이터 입출력 라인(BL3)은 VDD 전압 레벨을 갖고 선택된 소스 라인(SL3)은 VDD/2의 전압 레벨을 갖는다. 각 신호 라인 중 일부만이 온 상태인 빗금 친 단위 셀들의 경우, 선택된 단위 셀(40)과 로 방향으로 제어 라인을 (WL3)을 공유하는 경우에는 동일한 VPP 전압 레벨을 유지하며, 컬럼 방향으로 소스라인(SL3)과 데이터 입출력 라인(BL3)을 공유하는 경우에는 플로팅 또는 접지 전압 레벨을 유지할 수 있다.

한편, 선택되지 않는 단위 셀들과 연결된 소스 라인들(SL1, SL2, SL4, 및SL5) 및 데이터 입출력 라인들(BL1, BL2, BL4, 및 BL4)은 이퀄라이징을 통한 임의의 전압 레벨 혹은 클램퍼를 이용한 클램핑 동작에 의한 특정 전압 레벨을 유지할 것이다. 이때, 선택되지 않은 단위 셀들과 연결된 제어 라인들(WL1, WL2, WL4, 및 WL5)은 플로팅되거나, 단위 셀의 스위칭 소자가 NMOS 트랜지스터일 경우 이를 오프시키기 위한 접지 전압 레벨을 갖거나, 혹은 소스 라인들(SL1, SL2, SL4, 및 SL5) 및 데이터 입출력 라인들(BL1, BL2, BL4, 및 BL5)과 이퀄라이징 및/또는 클램핑된 전압 레벨을 유지할 수 있을 것이다.

도 9는 본 발명의 일 실시 예에 따른 저항성 메모리를 도시한 도면이다.

도 9를 참조하면, 저항성 메모리는 매트릭스 형태로 배열된 단위 셀 (40_1~40_4)과, 동일한 로 방향으로 배열된 단위 셀간 공유하도록 연결된 각 소스라인(SL_1과 SL_2) 및 각 데이터 입출력 라인(BL_1 및 BL_2)과, 동일한 컬럼 방향으로 배열된 단위 셀 간 공유하도록 연결된 각 제어 라인(WL_1과 WL_2)과, 각 소스 라인(SL_1과 SL_2)을 제어하기 위한 각 소스 라인 드라이버(44_1과 44_2)와, 각 데이터 입출력 라인(BL_1 및 BL_2)을 제어하기 위한 각 데이터 입출력 라인 드라이버 (42_1과 42_2)와, 각 제어 라인(WL_1 및 WL_2)을 제어하기 위한 각 제어 라인 드라이버(43_1 및 43_2)를 포함한다.

스탠바이 상태 또는 선택되지 않은 단위 셀의 비활성화 시 해당하는 각 소스라인(SL_1 및 SL_2) 및 각 데이터 입출력 라인(BL_1 및BL_2)을 이퀄라이징을 위한 이퀄라이저가 배치되어 있는바, 여기서는 12개의 스위치(S1~S12)로 구현되어 있다.

스탠바이 상태에서 스위치들(S5, S6, S11, 및 S12)을 제외한 나머지 8개의 스위치들(S1, S2, S3, S4, S7, S8, S9, 및 S10)을 온 시키면 모든 소스 라인(SL_1과 SL_2)과 모든 데이터 입출력 라인(BL_1과 BL_2)이 이퀄라이징되어 서로 동일한 전압 레벨을 갖는다. 이때, 일반적인 프리차지 동작과는 달리 각 드라이버 (42_1~44_2)의 출력단은 하이 임피던스(Hi-Z) 상태를 유지한다.

스탠바이 상태에서는 각 스위치(S1~S12)를 모두 온 시킴으로써, 저항성 메모리 내에 위치하는 모든 소스 라인(SL_1 및 SL_2)과 데이터 입출력 라인(BL_1 및BL_2) 및 제어라인(WL_1 및WL_2)까지 동일한 전압 레벨을 갖도록 이퀄라이징 시킬 수 있다.

도 9에서 이퀄라이저의 일 예로 제시된 각 스위치(S1~S12)는 도시된 바와 같이 서로 별개로 분리되어 배치되거나, 전체가 서로 공유되거나 혹은 선택적으로 공유될 수 있을 것이며, 각 드라이버(42_1, 42_2, 43_1, 43_2, 44_1, 및 44_2) 내에 그 기능이 포함될 수도 있을 것이다. 각 드라이버(42-1, 42-2, 44-1, 및 44-2)는 각 라인(BL_1, BL_2, SL_1, 및 SL_2)을 드라이빙할 수 있다.

도 10은 본 발명의 일실시예에 따른 이퀄라이징 패쓰의 다양한 예를 도시한 도면이다.

도 10의 (a)를 참조하면, 제어 라인(WL)과 소스 라인(SL) 및 데이터 입출력 라인(BL)이 개략적으로 도시되어 있다. 메모리 셀 어레이 전체가 하나의 이퀄라이징 패쓰(EQ) 예컨대, BL/SL을 공유하고 있다. 이러한 이퀄라이징 패쓰(EQ)의 공유는 스탠바이 혹은 아이들 상태에서 전체 제어 라인(WL)과 소스 라인(SL) 및 데이터 입출력 라인(BL)에 대해 동일한 전압 레벨로의 이퀄라이징이 이루어지는 것을 의미한다.

도 10의 (b)와 도 10의 (c)는 각각 메모리 셀 어레이의 이퀄라이징 패쓰 (EQ_1~EQ_4)가 선택적으로 그룹화된 예를 나타낸다. 이 경우에는 이퀄라이징 패쓰 (EQ_1~EQ_4)를 공유하는 특정 그룹 간 독립적인 동작이 가능하다. 예컨대, 이퀄라이징 패쓰(EQ_1)를 공유하는 특정 그룹은 읽기 또는 쓰기 동작을 하므로 데이터 입출력 라인(BL_1)과 제어라인(WL_1) 및 소스 라인(SL_1)은 해당 동작을 위한 전압 레벨을 가지며, 선택되지 않은 다른 그룹들의 이퀄라이징 패쓰(EQ_2~EQ_4)는 이퀄라이징을 통해 데이터 입출력 라인(BL_2~BL4)과 제어 라인(WL_2~WL_4) 및 소스 라인(SL_2~SL_4)이 동일한 전압 레벨을 유지할 수 있다.

여기서, 각 제어라인(WL_1~WL_4)은 데이터 입출력 라인(BL_1~BL4)이나 소스라인(SL_1~SL_4)과는 달리 선택적으로 이퀄라이징이 가능한 바, 스탠바이 상태에서 접지전압 레벨 등의 특정 전압 레벨을 갖거나 혹은 플로팅 상태를 유지할 수 있다.

도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도이다.

도 11을 참조하면, 반도체 메모리 장치는 저항성 소자와 3단자의 스위치 예컨대, 트랜지스터를 포함하는 단위 셀이 매트릭스 형태로 배열된 메모리 셀 어레이 (110)와, 비트 라인을 제어하기 위한 비트 라인 디코더(111)와, 워드 라인을 제어하기 위한 워드 라인 디코더(112) 및 소스 라인을 제어하기 위한 소스 라인 디코더 (113)를 포함한다. 각 디코더(111, 112, 및 113)는 해당 어드레스 신호와 제어 신호에 응답한 디코딩 동작을 통해 해당 신호 라인을 선택한다.

전술한 바와 같이, 이퀄라이저는 별도의 스위치를 포함하는 구조로 구현될 수도 있으며, 기존의 라인 디코더(111, 112, 및 113)를 변형함으로 서도 가능하다.

각 라인 디코더(111, 112, 및 113)의 구조를 변경하여 이퀄라이징 패쓰(SL/BL)를 조절하는 예를 후술한다.도 12a 내지 도 12f는 도 11에 도시된 어느 하나의 디코더의 구체적인 예를 도시한 회로도 및 그 동작을 설명하기 위한 표이다. 도 13은 도 11 내지 도 12e의 구성을 갖는 반도체 장치의 이퀄라이징 동작을 설명하기 위한 타이밍도로서, 도 11 내지 도 13을 참조하여 이퀄라이징 동작을 상세하게 살펴본다.

도 12a는 도 11에 도시된 저항성 메모리 장치에서의 소스 라인(SL)과 비트 라인(BL)이 이퀄라이징 되는 예를 도시한다.

도 12a를 참조하면, 저항 소자와 트랜지스터로 구성된 저항성 메모리 셀(Cell)이 복수 개 포함된 메모리 셀 어레이(110)의 소스 라인(SL)과 비트 라인(BL) 각각은 소스 라인 디코더(113)와 비트 라인 디코더(111) 각각에 의해 제어된다. 각 소스 라인 디코더(113)와 비트 라인 디코더(111)는 각 트랜스퍼 게이트(TG1 및 TG2)로 구현되는 이퀄라이저를 포함한다.

제어 신호에 따라 소스 라인 디코더(113)와 비트 라인 디코더(111)의 특정 출력(예컨대, 이퀄라이징 제어 신호)이 있을 경우, 소스 라인 디코더(113)와 비트 라인 디코더(111)의 출력은 하이 임피던스 상태를 유지하고 트랜스퍼 게이트(TG1 및 TG2)의 턴-온에 따라 소스 라인(SL)과 비트 라인(BL)이 연결되어 이퀄라이징 된다.

전술한 도 12a에 도시된 예를 후술하는 도 12b 내지 도 12e를 참조하여 설명한다.

도 12b와 도 12c는 각각 프리 디코더(Pre-Decoder)의 다른 예를 도시한 도면이고, 도 12d는 프리 디코더 후단의 메인 디코더(Main-Decoder)의 일 예를 나타내며, 도 12e는 메인 디코더의 동작을 설명하기 위한 표이다.

도 12b를 참조하면, 프리 디코더는 입력 신호(ai)를 반전시키는 인버터 (INV121) 및 인버터(INV122)와, 인버터(INV121)의 출력과 제어 신호(Ctrl)을 두 입력으로 하여 노어링(Noring) 연산하여 제1신호(A)를 출력하는 노어 게이트(NOR121)와, 인버터(INV122)의 출력과 제어 신호(Ctrl)를 노어링 연산하여 제2신호(/A)를 출력하는 노어 게이트(NOR122)를 포함한다.

제어 신호(Ctrl)는 로직 하이에서 인에이블되는 신호로서 예컨대, 메모리에서 특정 블록을 마스킹하기 위한 블록 마스크 신호 등이 이에 해당한다. 따라서, 제어신호(Ctrl)가 로직 하이일 제1신호(A)와 제2신호(/A)는 동일한 로직 레벨을 가지며, 제어 신호(Ctrl)가 로직 로우일 경우 제1신호(A)와 제2신호(/A)는 서로 상보적인 로직 레벨을 갖는다.

도 12c를 참조하면, 프리 디코더는 입력 신호(ai)를 반전시키는 인버터 (INV123) 및 인버터(INV124)와, 인버터(INV123)의 출력과 제어 신호(Ctrl)를 두 입력으로 하여 낸드 연산하여 제1신호(A)를 출력하는 낸드 게이트(NAND121)와, 인버터(INV124)의 출력과 제어 신호(Ctrl)를 낸드 연산하여 제2신호(/A)를 출력하는 낸드 게이트(NAND122)를 포함한다.

제어 신호(Ctrl)는 로직 로우에서 인에이블되는 신호로서 예컨대, 메모리에서 특정 블록을 마스킹하기 위한 블록 마스크 신호 등이 이에 해당한다. 따라서, 제어 신호(Ctrl)가 로직 로우일 경우 제1신호(A)와 제2신호(/A)는 동일한 로직 레벨을 가지며, 제어 신호(Ctrl)가 로직 하이일 경우 제1신호(A)와 제2신호(/A)는 서로 상보적인 로직 레벨을 갖는다.

전술한 바와 같이, 도 12b와 도 12c는 각각 제어 신호(Ctrl)가 로직 하이 또는 로직 로우에서 인에이블되는 차이점을 갖고 있으며, 그 동작은 상보적이지만 그 출력인 제1신호(A)와 제2신호(/A)는 동일한 값을 갖는다.

도 12d를 참조하면, 메인 디코더는 제1전압(VH)과 제2전압(VL) 사이에서 직렬 접속된 4개의 PMOS 및 NMOS 트랜지스터(MP, MN1, MN2, 및 MN3)와, 제1신호(A)와 제2신호(/A)를 두 입력으로 하여 익스클루시브 노어링(Exclusive Noring) 연산을 수행하여 스위칭 제어 신호(S)를 출력하는 익스클루시브 노어 게이트(EXR)와, 스위칭 제어 신호(S)를 반전시키는 인버터(INV125)와 스위칭 제어 신호(S)와 그 반전 신호를 각각 다른 입력으로 하는 트랜스퍼 게이트(TG)를 포함한다.

여기서는, 도 12b와 도 12d 및 도 12e를 참조하여 그 동작을 살펴본다.

전술한 바와 같은 도 12b에 도시된 프리 디코더로부터 제1신호(A)와 제2신호 (/A)가 출력되며, 도 12d의 구조를 갖는 메인 디코더는 제1신호(A)와 제2신호(/A)를 입력으로 하여 동작한다.

제어 신호(Ctrl)가 로직 하이일 경우 제1신호(A)와 제2신호(/A)는 동일한 로직 레벨을 갖는다. 이는 해당 블록 또는 셀이 인에이블이 아닌 즉, 선택되지 않거나 혹은 스탠바이 상태를 의미한다. 이때, 스위칭 제어 신호(S)는 로직 하이이다. 따라서, 해당 출력은 하이 임피던스(Hi-Z) 상태를 유지하고, 도 11에 도시된 이퀄라이징 패쓰(SL/BL)를 통해 소스 라인, 비트 라인 및/또는 워드 라인은 이퀄라이징 레벨을 유지한다. 도시되지는 않았지만, 클램핑 동작을 통해 이퀄라이징 된 레벨은 특정 전압 레벨을 유지할 수 있을 것이다.

한편, 도 12b에서 제어 신호(Ctrl)가 로직 로우일 경우 즉, 특정 셀 혹은 블록이 선택된 경우에는 제1신호(A)와 제2신호(/A)가 서로 다른 로직 레벨을 갖는다. 스위칭 제어 신호(S)는 로직 로우를 유지하며, 출력단(Output)은 제1신호(A)에 대응하는 로직 레벨을 갖는다.

도 12f는 도 11에 도시된 저항성 메모리 장치에서의 소스라인(SL)과 비트라인(BL)이 이퀄라이징 되는 예를 도시한다.

도 12f를 참조하면, 저항 소자와 다이오드로 구성된 저항성 메모리 셀(Cell)이 복수 개 포함된 메모리 셀 어레이(120)의 워드 라인(WL)과 비트 라인(BL)은 각각 워드 라인 디코더(121)와 비트 라인 디코더(122)에 의해 제어된다. 각 워드 라인 디코더(121)와 비트 라인 디코더(122)는 각 트랜스퍼 게이트(TG2 및 TG1)로 구현되는 이퀄라이저를 포함한다.

제어 신호에 따라 워드 라인 디코더(121)와 비트 라인 디코더(122)의 특정 출력(예컨대, 이퀄라이징 제어 신호)이 있을 경우, 워드 라인 디코더(121)와 비트 라인 디코더(122)의 출력은 하이 임피던스 상태를 유지하고 각 트랜스퍼 게이트(TG1 및 TG2)의 턴-온에 따라 워드 라인(WL)과 비트 라인(BL)이 연결되어 이퀄라이징 된다.

도 13을 참조하면, (a)에 도시된 바와 같이 스위칭 제어 신호(S)는 선택된 셀 혹은 블록에 대해서 스탠바이 상태(Stand-by)에서는 로직 하이(H) 이고 쓰기 혹은 읽기 동작 시(Read or Write)에는 로직 로우(L)이다. (b)에 도시된 바와 같이 스위칭 제어 신호(S)는 선택되지 않거나 혹은 스탠바이 상태에서는 로직 하이(H)를 유지한다. (c)에 도시된 바와 같이 소스 라인(SLi)과 비트 라인(BLi) 및/또는 워드 라인(WLi)은 선택된 셀 혹은 블록에 대해서 스탠바이 상태에서는 이퀄라이징 레벨 (VEQ)을 유지하고, 읽기 혹은 쓰기 동작 시에는 T와 같이 해당하는 전압 레벨(VWL, VBL, 또는 VSL)을 갖는다. 도시된 전압 레벨은 하나의 일 예일 뿐이며, 동작 특성에 따라 다를 수 있다. (d)에 도시된 바와 같이 소스 라인(SLi)과 비트 라인(BLi) 및/또는 워드 라인(WLi)은 선택되지 않은 셀 혹은 블록에 대해서는 항상 이퀄라이징 레벨(VEQ)을 유지한다.

전술한 이퀄라이징 레벨(VEQ)은 전술한 바와 같이 이퀄라이징 되는 각 신호라인의 전압 레벨에 따라 달라질 수 있으며, 특정 사용 환경에 따라 클램핑된 전압 레벨을 가질 수 있다.

도 14는 본 발명의 일 실시 예에 따른 이퀄라이징 레벨 설정을 위한 클램핑 동작을 설명하기 위한 플로우 차트이다.

전술한 바와 같이, 이퀄라이징 레벨은 외부 전원을 이용하여 조절함으로써 해당 반도체 장치가 사용되는 환경에 최적의 조건에서 동작할 수 있도록 설정할 수 있다. 도 14에 도시된 예는 해당 반도체 장치를 사용하는 환경에서 초기 설정 등의 과정에서 클램핑하는 동작을 나타낸다.

클램핑 동작을 위한 명령 예컨대, 초기 설정 시 클램핑 동작이 포함된 모드 설정을 위한 예정된 명령이 입력된다(S141). 이러한 명령은 반도체 장치의 초기화뿐만 아니라 파워다운 상태(Power-down state) 이후 웨이크 업(Wake-up) 동작 시에도 발생할 수 있다.

클램핑 동작을 위한 명령 입력 후 해당 반도체 장치는 클램핑 동작을 수행할 지를 판단한다(S142). 클램핑 동작의 판단은, 초기화일 경우 사용되는 해당 반도체 장치의 최적의 클램핑 조건을 확인하고 이의 여부에 따라 진행될 수 있다. 웨이크 업의 경우에는 이전 클램핑 전압 레벨의 사용 여부 판단 등을 통해 이루어진다(S143).

클램핑 레벨이 결정되면 해당 클램핑 레벨이 되도록 클램퍼가 동작하여 클램핑 레벨을 설정하며, 클램핑을 진행하지 않을 경우에는 클램핑 없이 이퀄라이징이 실시된다(S144).

이퀄라이징이 완료되면 해당 반도체 장치는 외부 명령에 따라 동작하기 이전의 스탠바이 상태를 유지한다(S145).

도 15는 본 발명의 다른 실시 예에 따른 이퀄라이징 레벨 설정을 위한 클램핑 동작을 설명하기 위한 플로우차트로서, 저항성 메모리 장치의 사용처에 맞춘 클램핑 및 이퀄라이징 설정 과정을 나타낸다.

전술한 바와 같이, 저항성 메모리 장치는 응용되는 시스템 또는 컨트롤러의 사용 주파수(클럭 주파수)에 따라 적정한 클램핑 레벨을 결정할 수 있다. 따라서, 먼저 저항성 메모리 장치는 사용되는 클럭 주파수가 정상적인 예컨대, 고정된 주파수인지 파악한다(S151). 정상적인 주파수일 경우, 또한 특정 시스템에 따라 사용되는 명령어 패턴(CMD Pattern)이 존재하며, 이러한 명령어 패턴에 따라 적정한 클램핑 레벨이 존재할 수 있다. 따라서, 해당 시스템의 명령어를 로깅한다(S152). 로깅된 명령어와 저항성 메모리 또는 이를 포함하는 시스템에서 저장하고 있는 명령어 패턴과 비교하여 매칭되는 모드 즉, 클램핑 정보를 찾는다(S153).

한편, 사용되는 클럭 주파수가 정상 주파수가 아닐 경우에는 해당 시스템의 주파수를 검출한다(S154). 저항성 메모리 또는 이를 포함하는 시스템에서 저장하고 있는 주파수 패턴과 비교하여 매칭되는 주파수에 해당하는 클램핑 정보를 찾는다 (S155).

전술한 매칭되는 클램핑 정보를 찾은 후, 클램핑 전압 레벨을 결정한 후 (S156), 해당 클램핑 레벨로 이퀄라이징을 실시한다(S157). 이퀄라이징 이후 저항성 메모리 장치는 설정된 시스템에 사용될 클램핑 조건이 완료된 것으로 간주될 수 있다.

도 16은 본 발명의 실시 예에 따른 3차원 구조의 저항성 메모리 장치를 도시한 회로도이다.

도 16을 참조하면, 3차원 구조의 저항성 메모리 장치는 복수의 레이어(L1 및 L2)가 적층된 구조를 포함한다. 복수의 레이어는 웨이퍼 형태의 적층, 칩 형태의 적층 및 셀 적층 구조를 모두 포함하며, 각 레이어 간의 전기적 연결은 관통 실리콘 비아(Through Silicon Via(TSV)), 와이어 본딩(Wire Bonding) 또는 범프(Bump) 등의 각각 또는 조합된 구조를 통해 이루어질 수 있다.

각 레이어(L1 및 L2)는 저항성 소자와 3단자를 갖는 스위치 예컨대, 트랜지스터를 포함하는 단위 셀(C)이 매트릭스 구조로 배열된 메모리 셀 어레이를 포함한다. 각 단위 셀(C)은 X방향으로 각 데이터 입출력 라인(BL11~BL24)과 각 소스 라인 (SL11~SL24)을 공유하고, Y방향으로 각 제어 라인(WL11~WL24)을 공유한다.

복수의 스위치(S101~S227)를 이용하여 이퀄라이징 동작이 가능하도록 구현하였다. 복수의 스위치(S101~S227)는 하나의 이퀄라이저로서 구현되거나, 복수의 단위 이퀄라이저로도 구현이 가능하다.

한편, 도시된 복수의 스위치(S101~S227)는 그 중복되는 기능에 따라 일부는 제거될 수 있을 것이다. 예컨대, 각 제어 라인(WL11~WL24)에 대한 이퀄라이징이 불필요할 경우에는 각 스위치(101, S102, S103, S111, S112, S113, S114, S116, S117, S118, S201, S202, S203, S211, S212, S213, S214, S216, S217, 및 S218)는 불필요할 것이다.

도면에 도시되지는 않았지만, 상하의 다른 층에 위치하는 레이어 간 이퀄라이징이 동시에 제어될 수 있다. 예컨대, 두 레이어(L1 및 L2)가 웨이퍼 혹은 칩 적층 구조일 경우 다른 레이어에 위치하는 이퀄라이저를 통해 상하 레이어 간의 이퀄라이징이 제어될 수 있으며, 이퀄라이저가 동일 레이어에 위치할 수도 있다.

아울러, 셀 적층 구조일 경우 셀을 이루는 스위칭 소자와 이퀄라이저로 사용되는 스위치를 저항성 스위치로 구현할 수 있는바, 이러한 저항성 스위치는 트랜지스터와 같이 게이트에 가하는 전압에 따라 소스와 드레인 사이의 전류를 가변하게 하는 소자로 기존 트랜지스터 기반의 구동회로에서 트랜지스터의 위치에 1:1로 치환하여 적용할 수 있다. 이런 저항스위치 소자의 예로 T. Sakamoto 등이 2005년 IEDM에 발표한 나노 브릿지(Nano-bridge)소자나 미국 공개특허 US 2008/0079029 등이 있다.

도 17은 본 발명의 실시 예에 따른 3차원 적층 구조의 반도체 메모리 장치 중 하나를 개략적으로 도시한 도면이다. 도 17을 참조하면, 반도체 메모리 장치는 인터페이스 레이어(170)와, 인터페이스 레이어(170) 상에 도면부호 171a 내지 171d의 셀 레이어가 적층된 복수의 셀 레이어(171)를 구비한다. 복수의 셀 레이어(171)는 각각 메모리 셀 영역(174)과 로직 영역(173)을 포함한다.

메모리 셀 영역(174)은 X 축 방향을 길이 방향으로 배치되는 워드 라인들 (WL) 및 소스 라인들(SL), X축 방향과 직교하는 Y축 방향을 길이 방향으로 배치되는 비트 라인들(BL)을 포함하며, 도면에 도시하지는 않았지만 워드 라인들(WL)과 비트 라인들(BL)의 각 교차점(Cross point)에는 메모리 셀들(cell)이 배치된다. 상기 메모리 셀 영역(174)을 구성하는 메모리 셀들 각각은 전술한 각 메모리 장치의 단위 셀 구조를 갖는다. 예컨대, RRAM일 경우에는 하나의 가변 저항 소자(R) 또는 가변 저항 소자(R)와 다이오드(D), PRAM일 경우에는 하나의 가변저항 소자(R)와 다이오드 소자(D)로 구성될 수 있다.

로직 영역(173)은 기존 능동 회로부의 일부 회로가 포함될 수 있다, 예를 들어, 메모리 장치의 동작을 지원하는 어드레스 디코더(Address decoder), 판독/ 기록 제어 로직 회로, 출력 버퍼 및 보상회로 등 여러 가지 회로가 있다. 또한 상기 어드레스 디코더는 컬럼 디코더(Column decoder)나 로우 디코더(Row decoder) 또는 소스 라인 디코더(Source line decoder)가 포함될 수 있다.

상기 인터페이스 레이어(170) 상에 이퀄라이저를 포함하며, 복수의 셀 레이어들(171)의 로직 영역(173)을 제어하기 위한 제어 영역(172)을 포함한다. 제어 영역(172)은 각 셀 레이어(171)의 메모리 셀 영역(174)과 로직 영역(173)이 외부 신호들과 인터페이스 할 수 있도록 하며, 로직 영역(173)과 수직 연결 라인들을 통해 전기적으로 연결된다.

각 셀 레이어(171)는 이퀄라이징 패쓰(EQ)를 포함하는바, 이는 로직 영역 (173)을 통한 제2 이퀄라이징 라인(Eq2)을 통해 제어될 수 있으며, 아울러 로직 영역(173)은 인터페이스 레이어(170)에 위치한 제어 영역(172)으로부터 제공되는 제1 이퀄라이징 라인(Eq1)을 통해 제어가 가능하다.

도 18은 본 발명의 실시 예에 따른 3차원 적층 구조의 반도체 메모리 장치 중 하나를 개략적으로 도시한 도면이다.

도 18에 도시된 구조는 도 17과 달리 인터페이스 레이어(170)가 상부의 셀 레이어(171)와 같은 셀 영역(174)을 구비한다. 아울러, 다른 구성과 이퀄라이징 동작은 동일하므로 그 구체적인 구성 및 동작 설명은 생략한다.

도 19는 본 발명의 실시 예에 따른 3차원 적층 구조의 반도체 메모리 장치 중 다른 하나를 개략적으로 도시한 도면이다.

도 19를 참조하면, 반도체 메모리 장치는 인터페이스 레이어(190)와, 인터페이스 레이어(190) 상에 적층된 복수의 셀 레이어(191)를 구비한다. 도면부호 191a 내지 191d의 셀 레이어가 복수의 셀 레이어(191)는 메모리 셀 영역을 포함한다.

도 17 및 도 18의 예에서는 셀 레이어에 로직 영역(173)을 포함하고 있으나, 도 19의 경우에는 메모리 셀 영역만을 구비한다. 따라서, 이퀄라이징을 제어하기 위한 구성이 모두 인터페이스 레이어(190)에 위치한다. 도면부호 192, 193, 및 194는 각 워드 라인(WL), 비트 라인(BL) 및 소스 라인(SL)을 제어하기 위한 디코더와 각각 이퀄라이징 패쓰(Eq1, Eq2, 및 Eq3)를 통해 이퀄라이징을 실시하는 기능 모두를 포함할 수 있다. 한편, 각각은 이퀄라이징 기능만을 포함하고 디코더는 인터페이스 레이어(190)의 다른 기능 블록을 통해 구현될 수 있을 것이다.

도 20은 3차원 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용예를 도시한 블록도이다.

도 20을 참조하면, 전자 시스템은 입력 장치(201)와 출력 장치(202)와 메모리 장치(204) 및 프로세서 장치(203)를 구비한다.

메모리 장치(204)는 이퀄라이징 기능을 갖는 단층 또는 인터페이스 칩 및/또는 메모리 컨트롤러와 3차원 적층 구조의 메모리(205)를 포함한다.

프로세서 장치(203)는 각각 해당하는 인터페이스를 통해 입력 장치(201), 출력 장치(202) 및 메모리 장치(204)에 연결되어 전체적인 동작을 제어한다.

도 21은 이퀄라이징 기능을 갖는 저항성 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용예를 도시한 블록도이다.

도 21을 참조하면, 회로 모듈(Circuit module) 형태인 마이크로 컴퓨터는 내부 버스(210, Internal bus)와 연결되고, 중앙 처리 장치(219, Central Processing Unit; 이하 CPU라 함)와, CPU(219)의 작업 영역(Work area)으로 사용되는 메모리 예컨대, RAM(218, Random Access Memory)과, 버스 콘트롤러(217, Bus controller)와, 오실레이터(212, Oscillator)와, 주파수 분배기 회로들(213, Frequency divider circuits)와, 이퀄라이징 기능을 갖는 저항성 메모리(214)와, 전원 회로 (215, Power circuit)와, 입출력 포트(216, Input/Output port) 및 타이머 카운터 (Timer counter) 등을 포함하는 다른 주변 회로들(211, Peripheral circuits)을 구비하여 구성된다.

CPU(219)는 명령 제어부(Command control part; 도시하지 않음)와 실행부 (Execution part; 도시하지 않음)를 포함하며, 명령 제어부를 통해 패치된 명령 (Fetched command)을 디코딩하고 디코딩 결과에 따라 실행부를 통해 프로세싱 동작을 수행한다.

저항성 메모리(214)는 동작 프로그램(Operation program) 또는 CPU(219)의 데이터를 저장하는 것에만 국한되지 않고, 다양한 종류의 데이터를 저장하며, 이퀄라이징 기능을 통해 스탠바이 시의 전류소모를 줄이고 누설 전류 경로가 차단된다.

전원 회로(215)는 저항성 메모리(214)의 이레이즈(Erase) 및 라이트(Write) 동작을 위해 필요한 전압을 생성한다.

주파수 분배기 회로들(213)은 오실레이터(212)로부터 제공되는 소스 주파수를 복수의 주파수로 분배하여 레퍼런스 클럭 신호들(Reference clock signals) 및 다른 내부 클럭 신호들(Internal clock signals)을 제공한다.

내부 버스(210)는 어드레스 버스(Address bus)와 데이터 버스(Data bus) 및 제어 버스(Control bus)를 포함한다.

버스 콘트롤러(217)는 CPU(219)로부터의 액세스 리퀘스트(Access request)에 응답하여 정해진 사이클 수만큼 버스 액세스를 제어한다. 여기서, 액세스 사이클 수는 대기 상태(Wait state)와 액세스된 어드레스에 해당하는 버스 폭과 관련이 있다.

마이크로 컴퓨터가 시스템 상부에 마운트된 경우, CPU(219)는 플래쉬 메모리(214)에 대한 이레이즈(erase) 동작과 라이트(write) 동작을 제어한다. 장치의 테스트 또는 제조 단계에서는 외부 기록 장치로서, 입출력 포트(216)를 경유하여 플래쉬 메모리(214)에 대한 이레이즈 동작과 라이트 동작을 직접 제어할 수 있다.

한편, RAM(218) 또한 전술한 이퀄라이징 기능을 갖는 저항성 메모리로 대체가 가능하다.

도 22와 도 23은 본 발명의 이퀄라이징 기능을 갖는 저항성 메모리를 비휘발성 메모리로 사용한 메모리 카드의 응용예를 각각 도시한 블록도이다.

도 22 및 도 23을 참조하면, 메모리 카드는 외부와의 인터페이싱을 위한 인터페이스부(220와 230; Interface part)와, 버퍼 메모리(223과 233; Buffer memory)를 포함하며 메모리 카드의 동작을 제어하는 컨트롤러(221과 231; Controller)와, 적어도 하나 이상의 비휘발성 메모리(222와 232)를 구비하여 구성된다.

비휘발성 메모리(222과 232)는 전술한 예에서 살펴본 바와 같이 이퀄라이징 기능을 갖는 저항성 메모리를 포함할 수 있다.

컨트롤러(221과 231)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해 인터페이스부(220과 230)와 연결되며, 또한 데이터 버스(DATA)와 어드레스 버스 (ADDRESS)를 통해 비휘발성 메모리(222와 232)와 연결된다.

도 23에 도시된 예에서는 메모리 카드가 컨트롤러(231)에, 구체적으로는 컨트롤러(231)의 버퍼 메모리(233) 내에 외부로부터 입력되는 로직 어드레스(Logical address) 또는 비휘발성 메모리(232)의 물리적 어드레스(Physical address)에 해당하는 어드레스 변환 테이블(234, Address translation table)을 구비한다.

예컨대, 라이트 동작을 수행할 때, 새로운 데이터는 어드레스 변환 테이블(234)을 업데이트하기 위해 임의의 물리적 어드레스(Arbitrary PHYSICAL ADDRESS)에 쓰여진다.

이러한 어드레스 변환 테이블(234)을 갖는 메모리 카드는, 라이트 동작을 수행할 수 있는 메모리 어레이를 제공하기 위한 물리적 어드레스를 선택할 수 있다.

상술한 바와 같이, 적어도 3단자의 스위칭 소자를 포함하는 저항성 메모리에서 스탠바이 혹은 비선택된 셀에서 적어도 소스 라인과 데이터 입출력 라인을 동일한 전압 레벨을 갖도록 이퀄라이징 및/또는 클램핑함으로써 전류 소모와 누설 전류 문제 및 동작상의 오류를 줄일 수 있음을 실시예들을 통해 알아보았다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10a, 10b, 10c, 10d, 및 10e; 저항성 메모리 셀
20a 및 20b; 메모리 셀
40; 메모리 셀
41; 이퀄라이저
42, 43, 및 44; 드라이버
45; 서브 이퀄라이저
46; 클램퍼
110; 메모리 셀 어레이
111, 112, 및 113; 디코더

Claims

저항성 소자와, 적어도 3개의 단자를 가지며 상기 저항성 소자에 제1단자가 연결된 스위칭 소자를 포함하는 메모리 셀;
상기 스위칭 소자의 제2단자와 연결되어 상기 스위칭 소자를 제어하기 위한 제어라인;
상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자와 연결된 데이터 입출력 라인;
상기 스위칭 소자의 제3단자에 연결된 소스라인; 및
상기 데이터 입출력 라인과 상기 소스라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징 시키는 이퀄라이저
를 포함하는 저항성 메모리 장치.
제1항에 있어서,
상기 이퀄라이저는, 상기 메모리 셀이 비활성화 시 상기 데이터 입출력 라인과 상기 소스라인을 이퀄라이징 시키는 저항성 메모리 장치.
제1항에 있어서,
상기 이퀄라이저는, 외부 전원없이 상기 데이터 입출력 라인과 상기 소스라인을 이퀄라이징 시키는 저항성 메모리 장치.
제1항에 있어서,
상기 이퀄라이저는, 상기 메모리 셀이 비활성화 시 상기 데이터 입출력 라인과 상기 소스라인 및 상기 제어라인을 이퀄라이징 시키는 저항성 메모리 장치.
제1항에 있어서,
상기 이퀄라이저는, 외부 전원을 이용하여 상기 데이터 입출력 라인과 상기 소스라인이 일정한 전압 범위 내에 있도록 클랭핑시키는 클램퍼를 더 포함하는 저항성 메모리 장치.
저항성 소자와, 적어도 3개의 단자를 가지며 상기 저항성 소자에 제1단자가 연결된 스위칭 소자를 포함하는 메모리 셀;
상기 스위칭 소자의 제2단자와 연결되어 상기 스위칭 소자를 제어하기 위한 제어라인;
상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자와 연결된 데이터 입출력 라인;
상기 스위칭 소자의 제3단자에 연결된 소스라인; 및
상기 제어라인과 상기 데이터 입출력 라인 및 상기 소스라인을 제어하기 위한 디코더를 포함하며,
상기 디코더는 상기 데이터 입출력 라인과 상기 소스라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징 시키는 이퀄라이저를 포함하는 저항성 메모리 장치.
저항성 소자를 포함하는 메모리 셀;
상기 저항성 소자로부터 데이터를 읽거나 상기 저항성 소자에 데이터를 쓰기 위해 상기 저항성 소자의 일단에 연결된 데이터 입출력 라인;
상기 저항성 소자에 액세스 하기 위해 상기 저항성 소자의 타단에 연결된 제어라인; 및
상기 데이터 입출력 라인과 상기 제어라인이 서로 동일한 전압 레벨을 갖도록 이퀄라이징 시키는 이퀄라이저
를 포함하는 저항성 메모리 장치.
제7항에 있어서,
상기 이퀄라이저는, 상기 메모리 셀이 비활성화 시 상기 데이터 입출력 라인과 상기 제어라인을 이퀄라이징 시키는 저항성 메모리 장치.
제7항에 있어서,
상기 이퀄라이저는, 외부 전원없이 상기 데이터 입출력 라인과 상기 제어라인을 이퀄라이징 시키는 저항성 메모리 장치.
제7항에 있어서,
상기 이퀄라이저는, 외부 전원을 이용하여 상기 데이터 입출력 라인과 상기 제어라인이 일정한 전압 범위 내에 있도록 클랭핑시키는 클램퍼를 더 포함하는 저항성 메모리 장치.