JP2013502023A - メモリブロック・スイッチングを改善した半導体メモリ - Google Patents

Abstract

不揮発性メモリコアは、１つ以上のメモリベイを備える。各メモリベイは、不揮発性記憶素子のグループを備えている１つ以上のメモリブロックを備える。一実施形態では、特定のメモリベイ内の複数のメモリブロックは、読み出し／書き込み回路のグループを共有している。メモリ処理の間、複数のメモリブロックは、アクティブ状態および非アクティブ状態に移行する。ブロックを非アクティブ状態からアクティブ状態へ移行させる処理は、アクティブ状態になっているメモリブロックと前にアクティブ状態だった他のメモリブロックとの間で、電荷共有を可能にするステップを備えている。この電荷共有によって、メモリシステムについて、性能の向上および／またはエネルギー消費量の低減を図ることができる。

Description

本発明はデータ記憶技術に関する。

不揮発性メモリは、携帯電話、ディジタルカメラ、携帯情報端末、モバイル・コンピューティング・デバイス、および非モバイル・コンピューティング・デバイスなどの様々な電子デバイスで広く使用されている。不揮発性メモリは、電子デバイスが電源（たとえば、バッテリ）に接続されていないときでも情報を記憶して保持することができる。不揮発性メモリデバイスの３つの特徴として、そのコスト、エネルギー消費量、および性能が挙げられる。不揮発性メモリデバイスの性能特性は、メモリデバイスに情報を書き込むのに必要な時間と、メモリデバイスから情報を読み出すのに必要な時間とを含む。

多くの市販の不揮発性メモリデバイス（たとえば、ＮＡＮＤフラッシュ・メモリ・カード）は、不揮発性メモリセルの２次元アレイを含む。２次元アレイ内のメモリセルは、単一層のメモリセルを形成しており、ＸおよびＹ方向の制御ラインによって選択される。２次元アレイは、典型的に、シリコン基板の上に形成される。対照的に、モノリシック３次元アレイ内のメモリセルは、メモリセルの複数の「垂直に配置された」層を形成し、Ｘ、Ｙ、およびＺ方向の制御ラインによって選択される。モノリシック３次元アレイは、複数層のメモリセルが介在基板なしで単一基板の上方に形成されるものである。メモリセルの３次元アレイは、メモリセルの複数の「垂直に配置された」層を形成するための追加費用が、より幅の広い２次元アレイまたはより数の多い２次元アレイを形成するためのコストよりも低い場合（すなわち、メモリ層を垂直に作るコストが、メモリ層を水平に作るコストよりも低い場合）、メモリセルの２次元アレイよりも製造コストが安い可能性がある。

複数層のメモリセルを有する３次元メモリアレイは、２次元クロスポイント・メモリアレイ（two-dimensional cross-point memory arrays）を垂直に配置することによって形成されている。クロスポイント・メモリアレイは、メモリセルが、制御ラインの第１集合と垂直な制御ラインの第２集合との交点にあるメモリアレイである。例示的な３次元メモリアレイが「Ｖｅｒｔｉｃａｌｌｙ Ｓｔａｃｋｅｄ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」と題する、Ｊｏｈｎｓｏｎに付与された米国特許第６，０３４，８８２号と、「Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ Ａｒｒａｙ」と題する、Ｚｈａｎｇに付与された米国特許第５，８３５，３９６号に記載されている。

メモリシステムの一実施形態のブロック図である。

メモリコアの一実施形態の論理図である。

メモリベイの一実施形態の論理図である。

メモリブロックの一実施形態の論理図である。

共有デコーダおよび分割デコーダを含むメモリベイの一実施形態の論理図である。

ワードラインがメモリアレイ間で共有される一実施形態の概略図である。

ワードラインおよびビットラインがメモリアレイ間で共有される一実施形態の概略図である。

３次元メモリアレイの一部の概略斜視図である。

３次元メモリの一実施形態の層の部分集合を示す図である。

メモリセルの状態を読み出しまたは書き込みできる回路を示す図である。

アクティブ状態であるメモリブロックを含むメモリベイの一実施形態を示す図である。

読み出し動作中にメモリブロック・スイッチング技術を実施する処理の一実施形態を説明するフローチャートである。

書き込み動作中にメモリブロック・スイッチング技術を実施する処理の一実施形態を説明するフローチャートである。

メモリブロック・スイッチング技術を実施するメモリベイの一部の一実施形態を示す図である。

メモリブロックイネーブル信号を生成する回路の一実施形態の概略図である。

図８および９Ａに示した回路を動作させる処理の一実施形態を示すタイミング図である。

メモリブロック・スイッチング技術を実施するメモリベイの一部の一実施形態を示す。

不揮発性メモリデバイスの一例は、１つ以上のメモリベイ（または他のグループ）を備える。各メモリベイ（または他のグループ）は、不揮発性記憶素子のグループを備えている１つ以上のメモリブロックを備える。ブロック以外の構造も使用されうる。一実施形態では、特定のメモリベイ内の複数のメモリブロックは、読み出し／書き込み回路のグループを共有する。メモリ処理の間、複数のメモリブロックは、アクティブ状態および非アクティブ状態に移行する。ブロックを非アクティブ状態からアクティブ状態へ移行させる処理は、アクティブ状態になっているメモリブロックと前にアクティブ状態だった他のメモリブロックとの間で、電荷共有を可能にするステップを備えている。この電荷共有によって、メモリシステムについて、性能の向上および／またはエネルギー消費量の低減を図ることができる。

図１は、本明細書に記載するメモリブロック・スイッチング技術を実施しうるメモリシステム１００の一実施形態を示すブロック図である。メモリシステム１００は、ホスト１０６（たとえば、パーソナルコンピュータまたは携帯電話）およびメモリカード１０１を含む。メモリカード１０１は、メモリチップ・コントローラ１０５およびメモリチップ１０２を含む。メモリチップ・コントローラ１０５は、１つ以上のステートマシン、ページレジスタ、ＳＲＡＭ、またはメモリチップ１０２の動作を制御する他の制御論理を含んでいてもよく、データおよびコマンドをホスト１０６から受け取り、データをホスト１０６に提供する。一実施形態では、メモリチップ・コントローラ１０５およびメモリチップ１０２は、単一集積回路に配置される。他の実施形態では、メモリチップ・コントローラ１０５およびメモリチップ１０２は、異なる集積回路に配置される。メモリチップ１０２は、メモリコア制御回路１０４およびメモリコア１０３を含む。メモリコア制御回路１０４は、ロジック回路（logic）を備えていてもよい。ロジック回路は、メモリブロックの選択を制御したり、特定のメモリブロックを読み出しまたは書き込み状態にバイアスするときに電圧基準の調整を制御したり、あるいは行および列アドレスを生成する。メモリコア１０３は、メモリセルの２次元または３次元アレイを含んでいてもよい。一実施形態では、メモリコア制御回路１０４およびメモリコア１０３は、単一集積回路に配置される。他の実施形態では、メモリコア制御回路１０４およびメモリコア１０３は、異なる集積回路に配置される。

図１を参照すると、ホスト１０６が、データをメモリカード１０１から読み出したいか、データをメモリカード１０１に書き込みたいことを示す命令をメモリチップ・コントローラ１０５に送ると、メモリカード動作が開始される。書き込み動作の場合、ホスト１０６は、書き込みコマンドと書き込まれるデータの両方をメモリチップ・コントローラ１０５に送ることになる。書き込まれるデータがメモリチップ・コントローラ１０５によってバッファされてもよく、書き込まれるデータに対応するエラー補正コード（ＥＣＣ）データが生成されてもよい。ＥＣＣデータは、伝送中または記憶中に発生するデータエラーの検出および／または補正を可能にするものであり、メモリコア１０３に書き込まれてもよく、メモリチップ・コントローラ１０５内の不揮発性メモリに記憶されてもよい。一実施形態では、ＥＣＣデータが生成され、データエラーがメモリチップ・コントローラ１０５内の回路によって補正される。

図１を再び参照すると、ホスト１０６からの命令を復号した後、メモリチップ・コントローラ１０５はメモリチップ１０２の動作を制御する。たとえば、メモリチップ１０２への書き込み動作を発行する前に、メモリチップ・コントローラ１０５がステータスレジスタをチェックして、メモリチップ１０２が書き込まれるデータの受け入れが可能であることを確認してもよい。別の例では、メモリチップ１０２への読み取り動作を発行する前に、メモリチップ・コントローラ１０５が、読み取られるデータに関連するオーバーヘッド情報を先行読み出ししてもよい。オーバーヘッド情報は、ＥＣＣデータ、または、新たな記憶場所への出力先変更ポインタを含んでいてもよい。読み出しまたは書き込み動作がメモリチップ・コントローラ１０５によって開始されると、メモリコア制御回路１０４は、適切なメモリブロック、行アドレス、および列アドレスを生成するだけでなく、メモリコア１０３内のワードラインおよびビットライン用のバイアス電圧を生成することになる。

図２Ａは、２つのメモリベイ３３０を有するメモリコア１０３の論理ブロック図を示す。メモリコア当たりのメモリベイの数は、実施例によって異なる場合がある。一部の実施形態では、メモリコア当たり１つのメモリベイのみを使用してよい。メモリコアの一実施形態では、１６のメモリベイがある。

図２Ｂは、メモリブロック３１０および読み出し／書き込み回路３０６を備えているメモリベイ３３０の一例の論理ブロック図を示す。図２Ｂではメモリベイ内に３つのメモリブロックを示しているが、３つ以上または３つ以下のメモリブロックを使用することもできる。一実施形態では、メモリベイ３３０当たり３２のメモリブロックがある。読み出し／書き込み回路３０６は、３つのメモリブロック３１０の下方にあるものとして図２Ｂに示されているが、これは物理的配置を示すものではない。読み出し／書き込み回路３０６は、メモリブロック３１０内のメモリセルを読み出して書き込む回路を備えている。図２Ｂに示すように、読み出し／書き込み回路３０６は、メモリベイ内の複数のメモリブロックで共有されてもよい。こうすると、１つのグループの読み出し／書き込み回路３０６が複数のメモリブロックをサポートすることができるので、チップ面積を減らすことができる。しかしながら、一部の実施形態では、信号衝突を回避するために、特定の時点で１つのメモリブロックのみが読み出し／書き込み回路３０６に電気的に結合されるべきである。

図２Ｃは、メモリアレイ３０１、行デコーダ３０４、および列デコーダ３０２を含むメモリブロック３１０の一例の論理ブロック図を示す。メモリアレイ３０１は、隣接ワードライン群および隣接ビットライン群を有する、不揮発性メモリセルの隣接グループを備える。隣接ワードライン群および隣接ビットライン群は、通常、ワードラインおよびビットラインを復号する回路などによって分けられることがない。メモリアレイ３０１は、１つ以上の層のメモリセル（たとえば、４つのメモリ層）を備えていてもよい。行デコーダ３０４は、行アドレスを復号し、適時（たとえば、メモリアレイ３０１内のメモリセルの読み出しまたは書き込みを行うときに）メモリアレイ３０１内の特定のワードラインを選択する。列デコーダ３０２は、列アドレスを復号し、読み出し／書き込み回路に電気的に結合されるメモリアレイ３０１における特定のグループのビットラインを選択する。一実施形態では、ワードラインの数はメモリ層当たり４Ｋであり、ビットラインの数はメモリ層当たり１Ｋであり、メモリ層の数は４であり、１６Ｍメモリセルを含むメモリアレイ３０１を提供する。

図２Ａ〜２Ｃは、複数のメモリベイを有するメモリコアを含むメモリコア構成の一実施形態を示しており、各メモリベイは複数のメモリブロックを有する。メモリベイがメモリブロックを備える場合のメモリコア構成が開示されており、メモリブロックが不揮発性メモリセルのグループを備えるが、本明細書に記載する技術を用いた他の構成やグループも採用されうる。

一部の実施形態では、行デコーダ３０４および／または列デコーダ３０２は、メモリアレイ間で分割または共有されうる。図３Ａに示すメモリベイ３３２の一実施形態は、共有行デコーダ３４９と２つのメモリアレイ３５２および３５４とを含む。図２Ｂに示すメモリベイ３３０と比較すると、メモリベイ３３２は、２つのグループの読み出し／書き込み回路３４０および３４２を有しており、２つのメモリアレイ３５２および３５４は、行デコーダ３４９を共有する。行デコーダ３４９は両メモリアレイ３５２および３５４におけるワードラインを制御する（すなわち、行デコーダ３４９によって駆動されるワードラインは共有される）。行デコーダ３４８および３４９は、偶数ワードラインが行デコーダ３４８によって駆動され、奇数ワードラインが行デコーダ３４９によって駆動されるように分割される。列デコーダ３４４および３４６は、偶数ビットラインが列デコーダ３４６によって制御され、奇数ビットラインが列デコーダ３４４によって駆動されるように分割される。列デコーダ３４４によって制御される選択ビットラインは、読み出し／書き込み回路３４０に電気的に結合することができる。列デコーダ３４６によって制御される選択ビットラインは、読み出し／書き込み回路３４２に電気的に結合することができる。列デコーダが分割されるときに読み出し／書き込み回路を分割すると、より効率的なレイアウトが可能になる。

ワードラインおよびビットラインを含み、メモリベイ３３２に対応する概略図を、図３Ｂに示す。ワードラインＷＬ１、ＷＬ３、およびＷＬ５は、メモリアレイ３５２と３５４の間で共有され、図３Ａに示す行デコーダ３４９によって制御される。ワードラインＷＬ０、ＷＬ２、ＷＬ４、およびＷＬ６は、メモリアレイ３５２の左側から駆動され、図３Ａに示す行デコーダ３４８によって制御される。ワードラインＷＬ１、ＷＬ３、およびＷＬ５は、メモリアレイ３５２の右側から駆動され、図３Ａに示す行デコーダ３４９によって制御される。ビットラインＢＬ０、ＢＬ２、およびＢＬ４は、メモリアレイ３５２の下側から駆動され、図３Ａに示す列デコーダ３４６によって制御される。ビットラインＢＬ１、ＢＬ３、およびＢＬ５は、メモリアレイ３５２の上側から駆動され、図３Ａに示す列デコーダ３４４によって制御される。

図３Ｃは、メモリアレイの配置を示しており、ワードラインおよびビットラインはメモリブロックで共有され、行デコーダおよび列デコーダは分割される。ワードラインＷＬ１、ＷＬ３、およびＷＬ５は、メモリアレイ４０６と４０８の間で共有される。ビットラインＢＬ１、ＢＬ３、およびＢＬ５は、メモリアレイ４０６と４０２の間で共有される。ワードラインおよび／またはビットラインを共有すると、単一の行デコーダおよび／または列デコーダを２つのメモリアレイをサポートするために使用することができるので、レイアウト面積を減らすのに役立つ。行デコーダは、ワードラインＷＬ０、ＷＬ２、ＷＬ４、およびＷＬ６がメモリアレイ４０６の左側から駆動され、ワードラインＷＬ１、ＷＬ３、およびＷＬ５がメモリアレイ４０６の右側から駆動されるように分割される。列デコーダは、ビットラインＢＬ０、ＢＬ２、ＢＬ４、およびＢＬ６がメモリアレイ４０６の下側から駆動され、ビットラインＢＬ１、ＢＬ３、およびＢＬ５がメモリアレイ４０６の上側から駆動されるように分割される。行および／または列デコーダを分割すると、レイアウト制約を緩和するのに役立つ（たとえば、分割された列デコーダは、すべてのビットラインの代わりに１ビットラインおきに駆動するだけで済むので、行デコーダピッチは２ｘ（二倍数）だけ緩和されうる）。

図２Ｃに示すメモリブロック３１０は、２次元または３次元のメモリアレイを備えていてもよい。図４Ａは、第２メモリレベル２２０下方に位置する第１メモリレベル２１８を含むモノリシック３次元メモリアレイ２０１の一部の概略斜視図である。ビットライン２０６および２１０は第１方向に配置され、ワードライン２０８はビットラインに垂直な第２方向に配置される。第１メモリレベル２１８の上側導体は、第１メモリレベル上方に位置する第２メモリレベル２２０の下側導体として使用されてもよい。メモリセルのさらなる層を有するメモリアレイでは、ビットラインおよびワードラインのさらなる層があることになる。一部の実施形態では、その全体が参照によって本明細書に援用される「Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｍｅｍｏｒｙ Ｃｅｌｌ」と題する米国特許第６，９５２，０３０号に記載されるように、メモリレベルが形成されてもよい。３次元メモリの適切な実施形態に関する情報は、米国特許第６，８７９，５０５号、米国特許第７，２８６，４３９号、米国特許第６，８５６，５７２号、米国特許第７，３５９，２７９号に見られ、その全体が参照によって本明細書に援用される。

メモリセル２０１は複数のメモリセル２００を含む。メモリセル２００は、ライトワンス・メモリセル（write-once memory cells）または書き換え可能メモリセル（re-writeable memory cells）であってもよい。第１メモリレベル２１８に関して、メモリセル２００は、ビットライン２０６の集合とワードライン２０８の集合の間にあってこれらに接続される。第２メモリレベル２２０に関して、メモリセル２００は、ビットライン２１０の集合とワードライン２０８の間にあってこれらに接続される。一実施形態では、各メモリセルは、ステアリング素子（たとえば、ダイオード）および状態変化素子を含む。一実施形態では、第１メモリレベル２１８のダイオードは、矢印Ａ_１で示すように上方を向くダイオード（たとえば、ダイオードの下側にｐ領域を有する）であってもよく、第２メモリレベル２２０のダイオードは、矢印Ａ_２で示すように下方を向くダイオード（たとえば、ダイオードの下側にｎ領域を有する）であってもよく、あるいはその逆であってもよい。別の実施形態では、各メモリセルは、状態変化素子のみを含む。様々なタイプのメモリセルが採用されうる。

一実施形態では、メモリセル２００は書き換え可能である。たとえば、その全体が参照によって本明細書に援用される米国特許出願公開第２００６／０２５０８３６号には、可逆抵抗スイッチング素子と直列に結合されたダイオードを含む書き換え可能不揮発性メモリセルが記載されている。可逆抵抗スイッチング素子は、２つまたはそれ以上の状態の間で可逆的にスイッチングすることができる抵抗率を有する、可逆抵抗率スイッチング材料を含んでいる。一部の実施形態では、可逆抵抗スイッチング材料は金属酸化物から形成されてもよい。様々な金属酸化物が使用されうる。一例では、酸化ニッケルが使用される。様々なメモリセルの例が、米国特許第６，０３４，８８２号、米国特許第６，５２５，９５３号、米国特許第６，９５２，０４３号、米国特許第６，４２０，２１５号、米国特許第６，９５１，７８０号、ならびに米国特許第７，０８１，３７７号に見られる。本明細書に開示されるメモリブロック・スイッチング技術を実施するのに特別なタイプのメモリセルは必要でない。

読み出し動作の一実施形態では、複数のメモリセル２００の１つに記憶されたデータは、読み出しモードにおいて選択ワードライン電圧（たとえば、０Ｖ）にワードラインの集合の１つ（すなわち、選択ワードライン）をバイアスすることによって読み出される。読み出しモードにおいて選択メモリセルに接続されたビットラインを選択ビットライン電圧（たとえば、２Ｖ）にバイアスするために、読み出し回路が使用される。本明細書においては、接続は、直接接続であっても間接接続（たとえば、別の要素を介した）であってもよい。選択ビットラインから多くの非選択ワードラインへの漏洩電流を感知してしまうことを回避するために、非選択ワードラインは、選択ビットラインと同じ電圧（たとえば、２Ｖ）にバイアスされる。非選択ビットラインから選択ワードラインへの漏洩電流を回避するために、非選択ビットラインは、選択ワードラインと同じ電圧（たとえば、０Ｖ）にバイアスされうる。読み出し回路は、この後、（たとえば、選択メモリセルに接続されたプリチャージノードの電圧を基準電圧と経時的に比較することによって、）選択メモリセルを流れる電流量を感知する。

読み出し動作の別の実施形態では、選択ワードラインは−１．６Ｖにバイアスされ、選択ビットラインは０Ｖにバイアスされ、非選択ワードラインは０Ｖにバイアスされ、非選択ビットラインは−１．６Ｖにバイアスされる。読み出し回路は、この後、選択メモリセルによって伝導される電流量を感知する。

書き込み動作の一実施形態では、高抵抗率状態から低抵抗率状態にメモリセル素子の抵抗を切り替える処理は、可逆抵抗スイッチング素子の「セッティング」（SETTING）と呼ばれる。低抵抗率状態から高抵抗率状態に抵抗を切り替える処理は、可逆抵抗スイッチング素子の「リセッティング」（RESETTING）と呼ばれる。高抵抗率状態は２値データ「０」に関連しており、低抵抗率状態は２値データ「１」に関連している。他の実施形態では、「セッティング」および「リセッティング」および／またはデータ符号化は反転されうる。一部の実施形態では、抵抗スイッチング素子が初めて「セット」されるときは通常よりも高い電圧を必要とし、これは「フォーミング」（FORMING）動作と呼ばれる。

書き込み動作の一実施形態では、可逆抵抗スイッチング材料は、製造時においては、第１電圧および／または電流を印加することによって低抵抗率状態に切り替え可能な初期の高抵抗率状態にあってもよい。第２電圧および／または電流を印加すると、可逆抵抗スイッチング材料を高抵抗率状態に戻すことができる。あるいは、可逆抵抗スイッチング材料は、製造時においては、適切な電圧および／または電流を印加することによって高抵抗状態に可逆的に切り替え可能な初期の低抵抗状態にあってもよい。メモリセルで使用するとき、１つの抵抗状態は２値データ「０」を表す可能性があるが、もう１つの抵抗状態は２値データ「１」を表す可能性がある。しかしながら、２つよりも多くのデータ／抵抗状態が採用されてもよい。

書き込み動作の一実施形態では、複数のメモリセル２００の１つの抵抗スイッチング素子は、選択ワードラインを「セット」モードにおける選択ワードライン電圧（たとえば、−０．６Ｖ）にバイアスすることによって「セット」される。選択メモリセルに接続されたビットラインを「セット」モードにおいて選択ビットライン電圧（たとえば、７．４Ｖ）にバイアスするために、書き込み回路が使用される。したがって、「セット」モードにおける選択メモリセルは、順方向バイアスされる。これは、電圧範囲が比較的大きい点を除いて、読み出し動作と類似している。非選択ワードラインは６．８Ｖにバイアスされ、非選択ビットラインは０Ｖにバイアスされる。非選択ワードラインおよび非選択ビットラインの交点に関連する非選択メモリセルに６．８Ｖの電圧をセットすると、選択メモリセルに８Ｖをセットする場合に比べて、非選択メモリセルを流れる漏洩電流の量が減少する。他の「セット」バイアス方式も採用されうる（たとえば、選択メモリセルに、８Ｖではなく５Ｖの電圧をセット）。

書き込み動作の一実施形態では、複数のメモリセル２００の１つの抵抗スイッチング素子は、選択ワードラインを−８Ｖに、選択ビットラインを０Ｖに、非選択ワードラインを０Ｖに、非選択ビットラインを−８Ｖにバイアスすることによって「セット」される。

書き込み動作の一実施形態では、複数のメモリセル２００の１つの抵抗スイッチング素子は、選択ワードラインを「リセット」モードにおける選択ワードライン電圧（たとえば、７Ｖ）にバイアスすることによって「リセット」される。選択メモリセルに接続されたビットラインを「リセット」モードにおける選択ビットライン電圧（たとえば、−７Ｖ）にバイアスするために、書き込み回路が使用される。したがって、「リセット」モードにおける選択メモリセルは逆バイアスされる。非選択ワードラインは０Ｖにバイアスされ、非選択ビットラインは０Ｖにバイアスされる。非選択ワードラインおよび非選択ビットラインを「リセット」動作中に同じ電圧にバイアスすると、前述の「セット」動作に比べて、非選択メモリセルを流れる漏洩電流の量が減少する。

図４Ｂは、３次元メモリの一実施形態の、メモリアレイの部分集合およびルーティング層を示す。メモリアレイ層は基板の上方に位置する。メモリアレイ層は、ビットライン層ＢＬ０、ＢＬ１、およびＢＬ２と、ワードライン層ＷＬ０およびＷＬ１とを含む。他の実施形態では、さらなるビットライン層およびワードライン層も実装されうる。サポート回路（たとえば、行デコーダ、列デコーダ、および読み出し／書き込み回路）が、サポート回路上方に製造されるメモリアレイ層とともに基板表面に配置される。また、３次元メモリを実装する集積回路は、サポート回路の種々の構成要素間で信号をルーティングするための、および、サポート回路とメモリアレイのビットラインおよびワードラインとの間で信号をルーティングするための、複数のメタル層を含んでいてもよい。これらのルーティング層は、基板表面およびメモリアレイ層の下方で実現されるサポート回路の上方に配置されうる。

図４Ｂはルーティングに使用される２つのメタル層Ｒ１およびＲ２を示している。しかしながら、他の実施形態では、２つよりも多いまたは少ないメタル層を備えていてもよい。一例では、これらのメタル層Ｒ１およびＲ２は、タングステン（約１Ω／□（ohm/square））で形成される。メモリアレイ層の上方に位置するのは、集積回路の種々の構成要素間で信号をルーティングするために使用される１つ以上のメタル層であってもよい。図４Ｂは、トップメタル層と表示される、メモリアレイ上方のこのような１つのメタル層を示す。一例では、トップメタル層は、銅またはアルミニウム（約０．０５Ω／□）で形成され、層Ｒ１およびＲ２よりも小さい単位面積当たりの抵抗を備えていてもよい。メタル層Ｒ１およびＲ２に使用される金属は、Ｒ１およびＲ２の上にメモリアレイを製造する処理ステップに耐える必要があるので、Ｒ１およびＲ２には、トップメタル層に使用される材料と同じ材料が用いられない場合がある。

一実施形態では、図１に示すようなメモリコア１０３は、メモリアレイ層下方の１つ以上の下方メタル層で実現されるローカル・データ・ラインを含む。下方メタル層は、単位面積当たり比較的高い抵抗および静電容量を有する。グローバル・データ・ラインは、下方メタル層よりも単位面積当たり比較的低い抵抗および静電容量を有する１つ以上のトップメタル層で実現される。

隣接するルーティング層間の接続にはビアを使用することができる。２層よりも多くの層間の接続には、多層ビアを使用することができる。層当たり１つ未満のマスキングステップ（masking step）を用いる多層ビアに関する情報は、米国特許第６，０３４，８８２号に見られる。

メモリアレイが大きくなるほど面積効率が高くなるが、メモリアレイのサイズは様々な理由で制限される場合がある。たとえば、ラインの抵抗および静電容量から生じる、ワードラインおよびビットラインに渡って発生する信号遅延（すなわち、ＲＣ遅延）は、大きいアレイにおいて非常に深刻になることがある。これらのＲＣ遅延は、各ワードラインおよび／または各ビットラインの長さが短くなるように、比較的大きいアレイを比較的小さいサブアレイのグループに分割することによって低減されてもよい。別の例として、メモリセルのグループへのアクセスに関連する電源は、所与のメモリ動作中に同時にアクセスしてよいメモリセルの数に上限を与える可能性がある。その結果として、同時にアクセスされるメモリセルの数を減らすために、大きいメモリアレイは比較的小さいサブアレイに分割されてもよい。

図５は、メモリアレイの一部とともに読み出しモードで動作される読み出し／書き込み回路５０２の一例を示す。読み出し／書き込み回路５０２は、図２Ｂに示す読み出し／書き込み回路のグループ３０６の１つに対応する。また、読み出し／書き込み回路５０２は、図３Ａに示す読み出し／書き込み回路のグループ３４０および３４２の１つに対応する。メモリアレイの一部は、多くのビットラインの２つ（「選択ＢＬ」と表示された１つの選択ビットラインと「非選択ＢＬ」と表示された１つの非選択ビットライン）と、多くのワードラインの２つ（「選択ＷＬ」と表示された１つの選択ワードラインと「非選択ＷＬ」と表示された１つの非選択ワードライン）とを含む。選択ビットラインおよび非選択ワードラインは、２Ｖにバイアスされる。選択ワードラインおよび非選択ビットラインは、０Ｖにバイアスされる。選択メモリセル５５０は、２Ｖだけ順方向バイアスされる。非選択メモリセル５５６は、２Ｖだけ逆方向バイアスされる。半選択メモリセル５５２および５５４は、各々が同じ電圧をメモリセルの両端に印加されるので、順方向バイアスも逆方向バイアスもされない。

図５に示す読み出し／書き込み回路を参照すると、読み出し／書き込み回路５０２のＳＥＬＢノードは、列デコーダ５０４を介して選択ビットラインに電気的に結合される。列デコーダ５０４は、図２Ｃに示した列デコーダ３０２に対応する。トランジスタ５６２は、ノードＳＥＬＢをＶｓｅｎｓｅノードに結合する。クランプ制御回路５６４は、トランジスタ５６２を制御する。Ｖｓｅｎｓｅノードは、基準電流Ｉｒｅｆとセンスアンプ５６６の１つの入力とに接続される。センスアンプ５６６の他の入力端子は、読み出しモードにおいてＶｓｅｎｓｅノード電圧を比較するために使用される電圧レベルである、Ｖｒｅｆ−ｒｅａｄを受信する。センスアンプ５６６の出力は、データ出力端子とデータラッチ５６８とに接続される。書き込み回路５６０は、ノードＳＥＬＢ、端末のデータ、およびデータラッチ５６８に接続される。

読み出し動作中、読み出し／書き込み回路５０２は、選択ビットラインを２Ｖ（すなわち、読み出しモードにおける選択ビットライン電圧）にバイアスする。データの感知に先立って、読み出し／書き込み回路５０２は、Ｖｓｅｎｓｅノードを４Ｖにプリチャージする。データを感知するとき、読み出し／書き込み回路５０２は、クランプ制御回路５６４とソースフォロアー構成（source-follower configuration）のトランジスタ５６２とを介してＳＥＬＢノードを２Ｖに安定化しようとする。選択メモリセル５５０を流れる電流が読み出し電流制限値Ｉｒｅｆよりも大きい場合、時間の経過とともに、ＶｓｅｎｓｅノードはＶｒｅｆ−ｒｅａｄ（たとえば、３Ｖに設定）よりも低くなり、センスアンプ５６６はデータ「０」を読み出す。データ「０」を出力することは、選択メモリセル５５０が低抵抗状態（たとえば、「セット」状態）にあることを表す。選択メモリセル５５０を流れる電流がＩｒｅｆよりも小さい場合、ＶｓｅｎｓｅノードはＶｒｅｆ−ｒｅａｄ以上に留まり、センスアンプ５６６はデータ「１」を読み出すことになる。データ「１」を出力することは、選択メモリセル５５０が高抵抗状態（たとえば、「リセット」状態）にあることを表す。データラッチ５６８は、選択メモリセルを流れる電流の感知期間（たとえば、４００ｎｓ）後に、センスアンプの出力をラッチする。

一実施形態では、書き込み動作中に、端末のデータが選択メモリセルにデータ「０」が書き込まれることを要求する場合には、読み出し／書き込み回路５０２は、書き込み回路５６０を介して、書き込みモードの選択ビットライン電圧（例：「セット」動作に対する７．４Ｖ）にＳＥＬＢをバイアスする。メモリセルをプログラムする期間は、固定期間（たとえば、一定幅のプログラミングパルスを用いる）または可変（プログラミングの間にメモリセルがプログラムされていたかどうかを感知する書き込み回路５６０を用いる）であってよい。データをプログラムする間に感知することができる書き込み回路に関する情報は、米国特許第６，５７４，１４５号に見られる。端末のデータがデータ「１」の書き込みを要求する場合、書き込み回路５６０が書き込みモードにおいてＳＥＬＢを非選択ビットライン電圧（たとえば、「セット」動作では０Ｖ）にバイアスする。

図６は、アクティブ状態にあるメモリブロックを含むメモリベイ６００を示す。メモリベイ６００は、読み取り／書き込み回路６０６と、メモリアレイ６０２、行デコーダ６０８、および列デコーダ６０４を備えるメモリブロック６０１と備えている。メモリアレイ６０２は、ワードライン６９４〜６９６、ビットライン６９１〜６９３、およびワンタイムまたはマルチタイム・プログラマブル・メモリセルのいずれかであるメモリセル６２０を備えている。行デコーダ６０８は、１つの選択ワードライン６９５と、メモリアレイ６０２の２つの非選択ワードライン６９４および６９６とを含む、ワードラインの集合に接続される。列デコーダ６０４は、１つの選択ビットライン６９２と、メモリアレイ６０２の２つの非選択ビットライン６９１および６９３とを含む、ビットラインの集合に接続される。選択ビットライン６９２は、トランジスタ６４６および６４８によって形成されているとともにノードＸＣＳ［２］によって制御される、ビットライン・デコーダに接続される。左側の非選択ビットライン６９１は、トランジスタ６４２および６４４によって形成されているとともにノードＸＣＳ［１］によって制御される、ビットライン・デコーダに接続される。右側の非選択ビットライン６９３は、トランジスタ６５２および６５４によって形成されているとともにノードＸＣＳ［３］によって制御される、ビットライン・デコーダに接続される。ＰＭＯＳトランジスタ６４４、６４８、および６５４はノードＳＥＬＢ［１］に接続され、ノードＳＥＬＢ［１］は読み出し／書き込み回路６０６に接続される。ＮＭＯＳトランジスタ６４２、６４６、および６５２はノードＶＵＢに接続される。

一実施形態では、メモリアレイ６０２がアクティブ状態にあるとき、行デコーダ６０８は単一のワードラインを選択し、列デコーダ６０４は単一のビットラインを選択する（すなわち、ＸＣＳ［２］はローであるが、ＸＣＳ［１］およびＸＣＳ［３］はハイである）。メモリアレイ６０２がアクティブであるとき、列デコーダ６０４は、読み出し／書き込み回路６０６に接続されるＳＥＬＢ［１］ノードに選択ビットライン６９２を電気的に結合する。また、列デコーダ６０４は、非選択ビットライン６９１および６９３を、ビットラインに対する非選択電圧ＶＵＢにバイアスする。列デコーダ６０４の図示された部分はメモリブロック６０１当たり１ビットラインを選択するだけであるが、メモリブロック６０１当たり複数のビットラインが選択されてもよい。一実施形態では、列デコーダ６０４はメモリブロック当たり３２ビットラインを選択する。たとえば、列デコーダ６０４は、ビットラインの３２の部分集合を制御し、ビットラインの３２の部分集合の各々から１ビットラインをＳＥＬＢノード（すなわち、ＳＥＬＢ［３１：０］の１つ）に電気的に結合する。一実施形態では、非選択ビットラインは、１つ以上の非選択ビットライン電圧にバイアスされてもよい（たとえば、読み出し動作では、１つ以上の非選択ビットライン電圧は、−１．６Ｖ、−１．５Ｖ、および−１．７Ｖを含んでいてもよい）。別の実施形態では、非選択ワードラインは、１つ以上の非選択ワードライン電圧にバイアスされてもよい（たとえば、「セット」動作では、１つ以上の非選択ワードライン電圧は、６．８Ｖ、６．７Ｖ、および６．９Ｖを含んでいてもよい）。

一実施形態では、メモリアレイ６０２が非アクティブ状態にあるとき、行デコーダ６０８はすべてのワードライン（すなわち、選択ワードラインがない）を非選択ワードライン電圧にバイアスする。列デコーダ６０４は、すべてのビットライン（すなわち、選択ビットラインがない）を非選択ビットライン電圧にバイアスする。別の実施形態では、行デコーダ６０８はすべてのワードラインをフローティングさせ、列デコーダ６０４はすべてのビットラインをフローティングさせる。一実施形態では、メモリベイ６００は１６のメモリブロックを含み、１６のメモリブロックの１つはアクティブ状態にあり、他の１５のメモリブロックは非アクティブ状態にある。

図７Ａは、読み出し動作中にメモリブロック・スイッチング技術を実施する処理の一実施形態のフローチャートである。図７Ａの処理は、１つのメモリベイまたは複数のメモリベイで同時に実施されうる。ステップ７０１では、ホストからの読み出しコマンドが、図１に示すメモリチップ・コントローラ１０５によって復号される。ステップ７０２では、読み出される要求データを含む、メモリベイ、および、そのメモリベイ内のメモリブロックの集合が、特定される。メモリチップ・コントローラ１０５は、読み出されるデータに関連するメモリブロックの集合を確認することに加えて、メモリブロック活性化の順序をさらに決定してもよい。ステップ７０３では、メモリベイ内で、第１メモリブロックが読み出し状態に設定され、第２メモリブロックが非アクティブ状態に設定される。ステップ７０４では、データは第１メモリブロックから読み出されてページレジスタに保存される。一実施形態では、ページレジスタは、図４Ｂに示したメモリアレイ層の下に物理的に位置している。別の実施形態では、ページレジスタは、図１に示したメモリコア１０３の外部に物理的に位置している。ステップ７０５では、第２メモリブロックは非アクティブ状態から読み出し状態への移行を開始し、第１メモリブロックは読み出し状態から非アクティブ状態への移行を開始する。ステップ７０６では、電荷共有が第１メモリブロックと第２メモリブロックの間で可能にされる。このステップの間、第１メモリブロックに関連する制御ラインの集合（たとえば、複数のビットラインまたは複数のワードライン）は、第２メモリブロックに関連する制御ラインの第２集合と電気的に結合される。ステップ７０７では、第２メモリブロックは、非アクティブ状態から読み出し状態への移行を終了し、第１メモリブロックは読み出し状態から非アクティブ状態への移行を終了する。ステップ７０８では、データが第２メモリブロックから読み出されてページレジスタに保存される。ステップ７０９では、第１および第２メモリブロックから読み出されたデータは、メモリチップ・コントローラ１０５によってホストに出力される。なお、図７Ａに示すステップ順に加えて、他のステップ順も採用されうる。

図７Ｂは、書き込み動作中にメモリブロック・スイッチング技術を実施する処理の一実施形態のフローチャートである。図７Ｂの処理は、１つのメモリベイまたは複数のメモリベイで同時に実施されうる。ステップ７５１では、書き込みコマンドおよび書き込まれるデータをホストから受信する。ホストからの書き込みコマンドは、図１に示したメモリチップ・コントローラ１０５によって復号される。ステップ７５２では、受け取られたデータが書き込まれる、メモリベイおよびそのメモリベイ内のメモリブロックの集合が特定される。ステップ７５３では、メモリベイ内で、第１メモリブロックが書き込み状態（たとえば、「セット」または「リセット」動作を実施する書き込み状態）に設定され、第２メモリブロックは非アクティブ状態に設定される。ステップ７５４では、書き込まれるデータの部分集合が第１メモリブロックに書き込まれる。ステップ７５５では、第２メモリブロックは非アクティブ状態から書き込み状態への移行を開始し、第１メモリブロックは書き込み状態から非アクティブ状態への移行を開始する。ステップ７５６では、電荷共有が第１メモリブロックと第２メモリブロックの間で可能にされる。このステップの間、第１メモリブロックに関連する制御ラインの集合（たとえば、複数のビットラインまたは複数のワードライン）は、第２メモリブロックに関連する制御ラインの第２集合と電気的に結合される。ステップ７５７では、第２メモリブロックは非アクティブ状態から書き込み状態への移行を終了し、第１メモリブロックは書き込み状態から非アクティブ状態への移行を終了する。なお、図７Ｂに示すステップ順に加えて、他のステップ順も採用されうる。

図８は、メモリブロック・スイッチング技術を実施するメモリベイ８００の一部の一実施形態を示す。メモリベイ８００の一部は、第１ブロック８８０の一部、第２ブロック８８２の一部、および電荷移動回路８４０を含んでいる。第１ブロック８８０の一部は、第１メモリアレイ８０２の一部、および第１列デコーダ８０６の一部を含んでいる。第１メモリアレイ８０２は、２つの非選択ワードライン８９１および８９３、選択ワードライン８９２、非選択ビットライン８９４、およびワンタイムまたはマルチタイム・プログラマブル・メモリセルのいずれかであるメモリセル８２０を含んでいる。８０２におけるワードライン８９１〜８９３と非選択ビットライン８９４との交点に位置している。第１列デコーダ８０６の一部は、トランジスタ８４２および８４４によって形成されるとともにノードＸＣＳ［１］によって制御される、ビットライン・デコーダを含んでいる。全列デコーダ（full column decoder）は、複数のビットライン・デコーダを備える。第１メモリアレイ８０２における非選択ビットライン８９４は、トランジスタ８４２および８４４によって形成されるビットライン・デコーダに接続される。ＰＭＯＳトランジスタ８４４は、ノードＳＥＬＢ［１］を第１メモリアレイ８０２における非選択ビットライン８９４に結合する。ＮＭＯＳトランジスタ８４２は、ノードＮＶＵＢ［１］を第１メモリアレイ８０２における非選択ビットライン８９４に結合する。

第２ブロック８８２の一部は、第２メモリアレイ８０４の一部と第２列デコーダ８０８の一部とを含んでいる。第２メモリアレイ８０４は、ワードライン８９６〜８９８、ビットライン８９５、およびワンタイムまたはマルチタイム・プログラマブル・メモリセルのいずれかであるメモリセル８２０を含んでいる。図８に示すように、メモリセル８２０は、ワードライン８９６〜８９８と第２メモリアレイ８０４におけるビットライン８９５との交点に位置している。ビットライン８９５は、第２メモリアレイ８０４が非アクティブ状態にあるときにフローティングされる。第２列デコーダ８０８の一部は、トランジスタ８５２および８５４によって形成されるとともにノードＸＣＳ［１８］によって制御される、ビットライン・デコーダを含んでいる。第２メモリアレイ８０４におけるビットライン８９５は、トランジスタ８５２および８５４によって形成されるビットライン・デコーダに接続される。ＰＭＯＳトランジスタ８５４は、ノードＳＥＬＢ［２］を第２メモリアレイ８０４におけるビットライン８９５に結合する。ＮＭＯＳトランジスタ８５２は、ノードＮＶＵＢ［２］を第２メモリアレイ８０４におけるビットライン８９５に結合する。

一実施形態では、第１メモリアレイ８０２および第２メモリアレイ８０４は、複数のワードラインと複数のビットラインとを含んでいる。別の実施形態では、第１列デコーダ８０６の一部と第２列デコーダ８０８の一部とは、複数のビットライン・デコーダを備えている。第２メモリアレイ８０４のワードライン８９６〜８９８は、非選択ワードライン電圧にバイアスされてもよく、フローティングされてもよい。第２メモリアレイ８０４のビットライン８９５は、非アクティブ非選択電圧（たとえば、０Ｖ）にバイアスされてもよく、フローティングされてもよい。図３Ｃを参照すると、ＷＬ３はメモリアレイ４０６と４０８の間で共有されるので、メモリアレイ４０６がアクティブ状態にあり、かつメモリアレイ４０８が非アクティブ状態にある場合、ＷＬ３は非選択ワードライン電圧にバイアスされてもよい。同様に、非選択ワードライン８９１および８９３は、第１メモリアレイ８０２および第２メモリアレイ８０４の両方によって共有されてもよい。

電荷移動回路８４０は、ＮＭＯＳトランジスタ８６６、８６２、および８６４を含む。ＮＭＯＳトランジスタ８６６は、非選択ビットライン電圧にバイアスされたノードＶＵＢを、特定の電圧にバイアスされるかまたはフローティングされうるノードであるノードＶＵＢ＿ＴＲＩに結合する。ＮＭＯＳトランジスタ８６２は、ノードＮＶＵＢ［１］をＶＵＢ＿ＴＲＩに結合する。ＮＭＯＳトランジスタ８６２は、ＢＬＫＥＮ［１］によって制御される。ＮＭＯＳトランジスタ８６４は、ノードＮＶＵＢ［２］をＶＵＢ＿ＴＲＩに結合する。ＮＭＯＳトランジスタ８６４は、ＢＬＫＥＮ［２］によって制御される。ＮＭＯＳトランジスタ８６６は、ノードＶＵＢをＶＵＢ＿ＴＲＩに結合する。ＮＭＯＳトランジスタ８６６は、ＸＢＬＫＳＷによって制御される。

メモリ動作中、第１メモリアレイ８０２は、最初は、その非選択ビットラインが非選択ビットライン電圧にバイアスされた状態でアクティブ状態にある。第２メモリアレイ８０４は、最初は、そのビットラインがフローティングの状態で非アクティブ状態にある。第２メモリアレイ８０４をアクティブ状態に移行させる処理は、トランジスタ８６６をターンオフするステップと、トランジスタ８６２および８６４を同時にターンオンするステップとを含む。トランジスタ８６２および８６４を同時にターンオンすると、ノードＮＶＵＢ［１］とＮＶＵＢ［２］の間に導電性パスが形成される。その非選択ビットラインに対してＮＶＵＢ［１］を選択する列デコーダ８０６の一部と、その非選択ビットラインに対してＮＶＵＢ［２］を選択する列デコーダ８０８の一部とともに、第１メモリアレイ８０２における非選択ビットラインと第２メモリアレイ８０４における非選択ビットラインとの間に導電性パスが形成され、電荷共有が発生する。電荷共有が発生すると、第１メモリアレイ８０２は非アクティブ状態とされ、第２メモリアレイ８０４はアクティブ状態とされる。

図９Ａは、図８に示す電荷移動回路８４０への入力として使用されるブロックイネーブル信号（たとえば、ＢＬＫＥＮ［１］およびＢＬＫＥＮ［２］）を生成するＢＬＫＥＮラッチング回路９００の一実施形態を示す。ＮＡＮＤゲートを含むブロックデコーダ９０２は、入力としてブロックアドレスＢＬＫＡＤＤ［４：０］を受信する。ブロックデコーダ９０２の出力は、ラッチ９０４の１つの入力に接続されている。１対のクロス結合ＮＡＮＤゲートによって形成されるラッチ９０４は、ブロックイネーブル信号ＢＬＫＥＮを出力する。ラッチ９０４は、ＢＬＫＳＷに結合された第２入力を備えている。メモリブロックアドレスＢＬＫＡＤＤ［４：０］が変化する前にＢＬＫＳＷが上昇すると、ＢＬＫＥＮは、ＢＬＫＳＷが低下するまでハイに保たれる。図９Ａの実施形態では、ＢＬＫＡＤＤ［４：０］=１１１１１のとき、ＢＬＫＥＮラッチング回路９００はＢＬＫＥＮをハイにする。他の実施形態では、ブロックデコーダ９０２は、特定のブロックアドレス（たとえば、ＢＬＫＡＤＤ［４：０］＝０００１０）が与えられるとＢＬＫＥＮがハイに駆動されるように、構成される。

図９Ｂに示すタイミング図は、メモリベイ８００（図８参照）およびＢＬＫＥＮラッチング回路９００（図９Ａ参照）の部分を動作させる処理の一実施形態を示す図である。ＢＬＫＡＤＤ［４：０］は、所与のブロックアドレスを表し、ＢＬＫＥＮラッチング回路９００への入力である。ＢＬＫＳＷは、アクティブハイのブロック・スイッチ信号であり、ＢＬＫＥＮラッチング回路９００への入力である。ＸＢＬＫＳＷはアクティブローのブロック・スイッチ信号であり、図８に示す電荷移動回路８４０への入力である。ＢＬＫＥＮ［１］は、ブロックアドレスＢＬＫ［１］を有する第１ブロックのブロックイネーブルであり、図８に示す第１ブロック８８０の一部に対応する。ＢＬＫＥＮ［２］は、ブロックアドレスＢＬＫ［２］を有する第２ブロックのブロックイネーブル信号であり、図８に示す第２ブロック８８２の一部に対応する。図８に示すＮＶＵＢ［１］は、第１ブロックのＮＶＵＢノードである。図８に示すＮＶＵＢ［２］は、第２ブロックのＮＶＵＢノードである。ＶＵＢ＿ＴＲＩは、図８におけるトランジスタ８６２、８６４、および８６６に接続されている３状態ノード（tri-stateable node）である。

一実施形態では、アクティブ状態における第１メモリブロック内の非選択ビットラインと非選択ワードラインとの間の静電容量は、数ナノファラッドである。図３Ｃを参照すると、メモリアレイ４０６が、アクティブ状態にある第１メモリブロックの一部である場合、非選択ビットラインに接続された静電容量に蓄積されたエネルギーは、メモリアレイ４０２とのビットライン共有に関連した静電容量をさらに含んでいる。（たとえば、ビットラインＢＬ１、ＢＬ３、およびＢＬ５は、ワードラインＷＬ７〜ＷＬ１３および／またはビットラインＢＬ１４、ＢＬ１６、ＢＬ１８、およびＢＬ２０に容量的に結合する場合がある。）したがって、かなりの量のエネルギーが、アクティブ状態において第１メモリブロックによって蓄積される。非アクティブ状態からアクティブ状態に移行するとき、第２メモリブロック内の非選択ビットラインを充電するためにかなりの量のエネルギーが必要であるので、第１メモリブロックによって蓄積されるエネルギーを、第２メモリブロックの充電を補助するために使用することができる。第１メモリブロックにおける非選択ビットラインと第２メモリブロックにおける非選択ビットラインとの間の電荷共有を可能にするメモリブロック・スイッチング技術は、非アクティブ状態からアクティブ状態に移行させるものであり、エネルギー消費量を低減するために用いることができる。また、メモリブロック・スイッチング技術によって、１つのアクティブ・メモリブロックを別のアクティブ・メモリブロックに切り替える間に、性能の向上および／または消費電力の低減を図ることができる。

メモリ動作中、第１ブロック８８０の一部に対応する第１メモリアレイ８０２は、最初はアクティブ状態（たとえば、読み出し状態または書き込み状態）にあり、その非選択ビットラインは、ビットラインに対する非選択電圧にバイアスされる。第２ブロック８８２の一部に対応する第２メモリアレイ８０４は、最初は非アクティブ状態にある。図９Ｂに示すように、ブロックアドレスＢＬＫ［１］を有する第１ブロックが、Ｔ１の前にアクティブであるとき、ＢＬＫＳＷはローであり、ＸＢＬＫＳＷはハイであり、ＢＬＫＥＮ［１］はハイである。ＸＣＳ［１］、ＢＬＫＥＮ［１］、およびＸＢＬＫＳＷ［１］はすべてハイであるので、図８に示す非選択ビットラインは、ＶＵＢにバイアスされる。Ｔ２においてメモリブロックアドレスＢＬＫＡＤＤ［４：０］が変化する前に、ＢＬＫＥＮ［１］のラッチングを可能にするＢＬＫＳＷをハイに設定することによって、Ｔ１において第１ブロックから第２ブロックへの移行が開始される。Ｔ２において、メモリブロックアドレスの変化とともに、ＸＢＬＫＳＷはローに設定される。従って、ＶＵＢ＿ＴＲＩがフローティングし、ＶＵＢが非選択ビットラインに電気的に結合されることが防止される。Ｔ３において、ＢＬＫＥＮ［２］が上昇し、メモリブロックイネーブル信号ＢＬＫＥＮ［１］とＢＬＫＥＮ［２］とが一致する。非選択ビットラインに対してＮＶＵＢ［１］を選択する列デコーダ８０６の一部、および、非選択ビットラインに対してＮＶＵＢ［２］を選択する列デコーダ８０８の一部とともに、第１ブロックにおける非選択ビットラインと第２ブロックにおける非選択ビットラインとの間の導電性パスが形成されて、電荷共有が生じる。第１ブロックにおける非選択制御ラインと第２ブロックにおける非選択制御ラインとの電気的結合によって可能とされた電荷共有は、図７におけるステップ７０６に対応する。電荷共有によって、ノードＮＶＵＢ［１］の電圧が低くなり、ノードＮＶＵＢ［２］の電圧が高くなる。時刻Ｔ４においてＢＬＫＳＷが低下することで、Ｔ５においてＢＬＫＥＮ［１］が低下し、これによって第１ブロックと第２ブロックとの間の電荷共有が防止される。時刻Ｔ６においてＸＢＬＫＳＷが上昇することで、ＮＶＵＢ［２］がＶＵＢにバイアスされる。ＮＶＵＢ［１］は、図８に示さない放電パスを通って、低い電圧にプルされる。

図９Ｂを参照すると、ＢＬＫＳＷは、Ｔ２におけるメモリブロックアドレスの変化前の時間である、時刻Ｔ１に上昇する。メモリブロックアドレスが変化した後、ＢＬＫＥＮ［２］は、ＢＬＫＥＮラッチング回路による遅延に起因して、Ｔ３においてハイになる。ＢＬＫＳＷはブロックアドレスが変化する前に上昇するので、ＢＬＫＥＮ［１］およびＢＬＫＥＮ［２］はいずれもハイであり、第１および第２メモリブロックにおける非選択ビットライン間に電荷共有パスが形成される。信号衝突の発生を防止するために、ＸＢＬＫＳＷは、ＢＬＫＥＮ［２］がＴ３において上昇する前のＴ２において低下し、これによって、電荷共有前にＶＵＢ＿ＴＲＩをフローティングさせる。同様に、ＢＬＫＥＮ［１］は、ＸＢＬＫＳＷが上昇する前のＴ５において低下する。

図１０は、メモリブロック・スイッチング技術を実施するメモリベイ１０００の一部を示す図である。メモリベイ１０００の一部は、第１ブロック１０８０の一部、第２ブロック１０８２の一部、および電荷移動回路１０４０を含んでいる。第１ブロック１０８０の一部は、第１メモリアレイ１００２と第１行デコーダ１００６の一部とを含んでいる。第１メモリアレイ１００２は、ビットライン１０９１〜１０９３、非選択ワードライン１０９４、およびワンタイムまたはマルチタイム・プログラマブル・メモリセルのいずれかであるメモリセル１０２０を含んでいる。第１行デコーダ１００６の一部は、トランジスタ１０４２および１０４４によって形成されるとともにノードＲＳＥＬ［１］によって制御される、ワードライン・デコーダを含んでいる。全行デコーダ（full row decoder）は、複数のワードライン・デコーダを備える。ＮＭＯＳトランジスタ１０４４は、ノードＸＳＥＬＷ［１］を第１メモリアレイ１００２の非選択ワードライン１０９４に結合する。ＰＭＯＳトランジスタ１０４２は、ノードＮＶＵＷ［１］を第１メモリアレイ１００２の非選択ワードライン１０９４に結合する。

第２ブロック１０８２の一部は、第２メモリアレイ１００４と第２行デコーダ１００８の一部とを含んでいる。第２メモリアレイ１００４は、ビットライン１０９６〜１０９８、ワードライン１０９５、およびワンタイムまたはマルチタイム・プログラマブル・メモリセルのいずれかであるメモリセル１０２０を含んでいる。ワードライン１０９５は、第２メモリアレイ１００４が非アクティブ状態にあるときにフローティングされる。第２行デコーダ１００８の一部は、トランジスタ１０５２および１０５４によって形成されるとともにノードＲＳＥＬ［１７］によって制御される、ワードライン・デコーダを含んでいる。ＮＭＯＳトランジスタ１０５４は、ノードＸＳＥＬＷ［２］を第２メモリアレイ１００４のワードライン１０９５に結合する。ＰＭＯＳトランジスタ１０５２は、ノードＮＶＵＷ［２］を第２メモリアレイ１００４のワードライン１０９５に結合する。一実施形態では、第１メモリアレイ１００２および第２メモリアレイ１００４は、複数のワードラインと複数のビットラインを含んでいる。別の実施形態では、第１行デコーダ１００６の一部と第２行デコーダ１００８の一部とは、複数のワードライン・デコーダを備えている。第２メモリアレイ１００４のビットライン１０９６〜１０９８は、非選択ビットライン電圧にバイアスされてもよく、フローティングされてもよい。第２メモリアレイ１００４のワードライン１０９５は、非アクティブ非選択電圧にバイアスされてもよく、フローティングされてもよい。図３Ｃを参照すると、ＢＬ３はメモリアレイ４０６と４０２の間で共有されるので、メモリアレイ４０６がアクティブ状態にあり、かつメモリアレイ４０２が非アクティブ状態にある場合、ＢＬ３は非選択ビットライン電圧にバイアスされてもよい。同様に、非選択ビットライン１０９１および１０９３は、第１メモリアレイ１００２および第２メモリアレイ１００４の両方によって共有されてもよい。

電荷移動回路１０４０は、ＰＭＯＳトランジスタ１０６６、１０６２、および１０６４を含んでいる。ＰＭＯＳトランジスタ１０６６は、非選択ワードライン電圧にバイアスされたノードＶＵＷを、ノードＶＵＷ＿ＴＲＩに結合する。ノードＶＵＷ＿ＴＲＩは、特定の電圧にバイアスすることやフローティングすることができるノードである。ＰＭＯＳトランジスタ１０６２は、ノードＮＶＵＷ［１］をＶＵＷ＿ＴＲＩに結合し、ＸＢＬＫＥＮ［１］によって制御される。ＰＭＯＳトランジスタ１０６４は、ノードＮＶＵＷ［２］をＶＵＷ＿ＴＲＩに結合し、ＸＢＬＫＥＮ［２］によって制御される。ＰＭＯＳトランジスタ１０６６は、ノードＶＵＷをＶＵＷ＿ＴＲＩに結合し、ＢＬＫＳＷによって制御される。

メモリ動作中、第１ブロック１０８０の一部に対応する第１メモリアレイ１００２は、最初はアクティブ状態（たとえば、読み出し状態または書き込み状態）にあり、その非選択ワードラインは、ワードラインに対する非選択電圧にバイアスされる。第２ブロック１０８２の一部に対応する第２メモリアレイ１００４は、最初は非アクティブ状態にある。電荷移動回路１０４０は、メモリブロックの連続する活性化の間に電荷共有を生じさせるために、図８（前述）における電荷移動回路８４０の電荷移動回路と同様に動作するとしてもよい。ＢＬＫＳＷがハイのとき、ワードラインに対する非選択電圧ＶＵＷがＶＵＷ＿ＴＲＩをバイアスすることが防止される。ＸＢＬＫＥＮ［１］およびＸＢＬＫＥＮ［２］がいずれもローとなって一致すると、メモリアレイ１００２と１００４における非選択ワードライン間で電荷共有が生じる。その後、ＸＢＬＫＥＮ［１］は上昇し、メモリアレイ１００２および１００４における非選択ワードラインの電気的結合が防止される。

一実施形態では、図１０に示すメモリアレイ１００２および１００４は、それぞれ、図３Ｃに示すメモリアレイ４０６および４０８に対応する。メモリアレイ４０６がアクティブ状態にある場合、インターリービング（interleaving）によって、ワードラインＷＬ１、ＷＬ３、およびＷＬ５がメモリアレイ４０６および４０８の両方によって共有されるので、ワードラインのおよそ半分がメモリアレイ４０８における非選択ワードライン電圧に既にバイアスされている。

一実施形態は、不揮発性記憶素子の第１グループをアクティブ状態に設定するステップを備えている。不揮発性記憶素子の第２グループを非アクティブ状態に設定するステップを備えている。不揮発性記憶素子の前記第２グループの部分集合の不揮発性記憶素子の各々は、複数の第２制御ラインの１つに結合している。不揮発性記憶素子の前記第２グループを、前記非アクティブ状態から前記アクティブ状態へ移行させるステップを備えている。不揮発性記憶素子の第１グループをアクティブ状態に設定するステップは、複数の第１制御ラインに１つ以上の非選択電圧のバイアスをかけるステップを備えている。第１制御ラインの各々は、不揮発性記憶素子の前記第１グループの部分集合に結合している。前記移行させるステップは、前記複数の第１制御ラインと前記複数の第２制御ラインとの間で電荷を共有させるステップを備えている。

一実施形態は、ホストからの読み出しコマンドを復号するステップと、前記読み出しが要求されたデータを含んでいるメモリブロックの集合を識別するステップと、第１メモリブロックを読み出し状態に設定するステップと、第２メモリブロックを非アクティブ状態に設定するステップと、前記第１メモリブロックからデータを読み出すステップと、を備える。その実施形態は、前記第１メモリブロックを前記非アクティブ状態に移行させるとともに、前記第２メモリブロックを前記読み出し状態に移行させるステップと、前記第２メモリブロックからデータを読み出すステップと、読み出された前記データを前記ホストへ出力するステップと、をさらに備える。前記移行させるステップは、前記第１メモリブロックと前記第２メモリブロックとの間で電荷共有させるステップを備えている。

一実施形態は、複数の第１制御ラインにバイアスをかけるステップを備えている。第１制御ラインの各々は、不揮発性記憶素子の第１グループの部分集合の各々に結合している。一実施形態は、複数の第２制御ラインをフローティングさせるステップを備えている。第２制御ラインの各々は、複数の第２の不揮発性記憶素子の部分集合の各々に結合している。一実施形態は、複数の第２の不揮発性記憶素子に対する読み出し状態をセットアップするステップを備えている。読み出し状態をセットアップするステップは、前記複数の第１制御ラインと前記複数の第２制御ラインとの間で電荷共有させるステップを備えている。

一実施形態は、不揮発性記憶素子の第１集合および不揮発性記憶素子の第２集合を備える複数の不揮発性記憶素子を備えている。一実施形態は、複数の第１制御ラインを備えている。第１制御ラインの各々は、不揮発性記憶素子の前記第１集合の部分集合の各々に結合している。一実施形態は、複数の第２制御ラインを備えている。第２制御ラインの各々は、不揮発性記憶素子の前記第２集合の部分集合の各々に結合している。一実施形態は、電荷移動回路を備えている。前記電荷移動回路は、前記複数の第１制御ラインおよび前記複数の第２制御ラインの両方に結合されている。前記電荷移動回路は第１スイッチを備えており、前記第１スイッチは、不揮発性記憶素子の前記第２集合に対する読み出し状態をセットアップする間に、前記複数の第１制御ラインと前記複数の第２制御ラインとの間の電荷共有を制御する。

一実施形態は、複数の第１制御ラインを備える第１メモリブロックと、読み出し状態に設定された前記第１メモリブロックと、複数の第２制御ラインを備える第２メモリブロックと、非アクティブ状態に設定された第２メモリブロックと、前記複数の第１制御ラインと前記複数の第２制御ラインとの両方に結合されている電荷移動回路と、を備えている。前記電荷移動回路は、前記第２メモリブロックが非アクティブ状態から前記読み出し状態へ移行する間に、前記複数の第１制御ラインと前記複数の第２制御ラインとの間の電荷共有を制御する。

上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。

Claims (15)

1. 不揮発性記憶素子の第１グループをアクティブ状態に設定するステップを備えており、
   不揮発性記憶素子の第１グループをアクティブ状態に設定する前記ステップは、複数の第１制御ラインに１つ以上の非選択電圧のバイアスをかけるステップを備え、
   第１制御ラインの各々は、不揮発性記憶素子の前記第１グループの部分集合に結合しており、
   不揮発性記憶素子の第２グループを非アクティブ状態に設定するステップを備えており、
   不揮発性記憶素子の前記第２グループの部分集合の不揮発性記憶素子の各々は、複数の第２制御ラインの１つに結合しており、
   不揮発性記憶素子の前記第２グループを、前記非アクティブ状態から前記アクティブ状態へ移行させるステップを備えており、
   前記移行させるステップは、前記複数の第１制御ラインと前記複数の第２制御ラインとの間で電荷を共有させるステップを備える、不揮発性記憶システムの動作方法。
2. 不揮発性記憶素子の前記第２グループが前記非アクティブ状態である場合に、前記複数の第２制御ラインをフローティングさせるステップと、
   不揮発性記憶素子の前記第２グループが前記アクティブ状態である場合に、不揮発性記憶素子の前記第２グループからデータを読み出すステップと、
   読み出された前記データをホストへ出力するステップと、をさらに備える請求項１に記載の方法。
3. 前記アクティブ状態は読み出し状態である、請求項１または２に記載の方法。
4. 前記移行させるステップは、電荷移動回路を制御するステップを備えており、
   前記電荷移動回路は、前記複数の第１制御ラインおよび前記複数の第２制御線の両方に結合しており、
   前記電荷移動回路はスイッチを備えており、
   前記移行させるステップは、前記１つ以上の非選択電圧と前記複数の第１制御ラインとの電気的結合を防止するために、電荷共有の間は前記スイッチをターンオフするステップを備えている、請求項１〜３の何れか１項に記載の方法。
5. 不揮発性記憶素子の前記第１グループは、第１メモリブロックの一部であり、
   不揮発性記憶素子の前記第２グループは、第２メモリブロックの一部であり、
   前記第１メモリブロックと前記第２メモリブロックは共通メモリベイ内に存在しており、
   前記複数の第１制御ラインは複数のビットラインを備えており、
   前記不揮発性記憶素子は２端子不揮発性記憶素子を備えている、請求項１〜４の何れか１項に記載の方法。
6. 前記移行させるステップは、第１ブロックイネーブル信号をラッチするステップを備えており、
   前記第１ブロックイネーブル信号は電荷移動回路への入力であり、
   前記電荷移動回路は、前記複数の第１制御線および前記複数の第２制御線に結合されており、
   前記第１ブロックイネーブル信号は、前記移行させるステップの間、前記複数の第１制御ラインと前記複数の第２制御ラインとの前記電気的結合を制御し、
   前記移行させるステップは、前記アクティブ状態から前記非アクティブ状態へ不揮発性記憶素子の前記第１グループを変化させるステップを備える、請求項１〜５の何れか１項に記載の方法。
7. 前記移行させるステップは、第１ブロックイネーブル信号をラッチするステップを備えており、
   前記第１ブロックイネーブル信号は第１スイッチを制御しており、
   前記第１スイッチは、前記複数の第１制御ラインと中間ノードとの前記電気的結合を制御しており、
   前記移行させるステップは、第２ブロックイネーブル信号を生成するステップを備えており、
   前記第２ブロックイネーブル信号は第２スイッチを制御しており、
   前記第２スイッチは、前記複数の第２制御ラインと前記中間ノードとの前記電気的結合を制御しており、
   前記移行させるステップは、前記第２ブロックイネーブル信号が前記第２スイッチをターンオンするのと同時に前記第１ブロックイネーブル信号が前記第１スイッチをターンオンするステップを備えている、請求項１〜５の何れか１項に記載の方法。
8. 不揮発性記憶素子の第１集合と不揮発性記憶素子の第２集合とを備える複数の不揮発性記憶素子と、
   その各々が不揮発性記憶素子の前記第１集合の部分集合の各々に結合される、複数の第１制御ラインと、
   その各々が不揮発性記憶素子の前記第２集合の部分集合の各々に結合される、複数の第２制御ラインと、
   前記複数の第１制御ラインと前記複数の第２制御ラインとの両方に結合されている電荷移動回路とを備えており、
   前記電荷移動回路は第１スイッチを備えており、
   前記第１スイッチは、不揮発性記憶素子の前記第２集合に対する読み出し状態をセットアップする間に、前記複数の第１制御ラインと前記複数の第２制御ラインとの間の電荷共有を制御する、不揮発性記憶システム。
9. 前記複数の第１制御ラインは、複数の非選択ビットラインを備えており、
   前記複数の非選択ビットラインは、読み出し状態をセットアップする前に、１つ以上の非選択ビットライン電圧にバイアスされる、請求項８に記載の不揮発性記憶システム。
10. 前記電荷移動回路は第２スイッチを備えており、
    前記第２スイッチは、１つ以上の非選択電圧と前記複数の第１制御ラインとの電気的結合を防止するために、電荷共有の間はターンオフされる、請求項８または９に記載の不揮発性記憶システム。
11. 不揮発性記憶素子の前記第１集合は、第１メモリブロックの一部であり、
    不揮発性記憶素子の前記第２集合は、第２メモリブロックの一部であり、
    前記第１メモリブロックと前記第２メモリブロックは共通メモリベイの一部であり、
    不揮発性記憶素子の前記第１集合は２端子不揮発性記憶素子を備えている、請求項８〜１０の何れか１項に記載の不揮発性記憶システム。
12. ラッチをさらに備え、
    前記ラッチは、前記読み出し状態をセットアップするステップの間に、前記第１メモリブロックと関係した第１ブロックイネーブル信号をラッチし、
    前記第１ブロックイネーブル信号は前記第１スイッチを制御する、請求項８〜１１の何れか１項に記載の不揮発性記憶システム。
13. 前記複数の第１制御ラインは、複数の非選択ワード線を備えており、
    前記複数の第２制御ラインは、前記読み出し状態をセットアップするステップの前に、何れの電圧にもバイアスされておらず、
    前記読み出し状態をセットアップするステップは、第１ブロックイネーブル信号をラッチするステップを備えており、
    前記第１ブロックイネーブル信号は、前記第１スイッチを制御しており、
    前記第１スイッチは、前記複数の第１制御ラインと中間ノードとの結合を制御しており、
    前記読み出し状態をセットアップするステップは、第２ブロックイネーブル信号を生成するステップを備えており、
    前記第２ブロックイネーブル信号は、第２スイッチを制御しており、
    前記第２スイッチは、前記複数の第２制御ラインと前記中間ノードとの結合を制御しており、
    前記読み出し状態をセットアップするステップは、前記第２ブロックイネーブル信号が前記第２スイッチをターンオンするのと同時に前記第１ブロックイネーブル信号が前記第１スイッチをターンオンするステップを備えている、請求項８〜１２の何れか１項に記載の不揮発性記憶システム。
14. 前記不揮発性記憶素子は、モノリシック３次元メモリアレイに配置されている、請求項８〜１３の何れか１項に記載の不揮発性記憶システム。
15. 不揮発性記憶素子と、
    ホストからの読み出しコマンドを復号する手段と、
    前記読み出しが要求されたデータを含んでいる前記不揮発性記憶素子のメモリブロックの集合を識別する手段と、
    前記集合の第１メモリブロックを読み出し状態に設定する手段と、
    前記集合の第２メモリブロックを非アクティブ状態に設定する手段と、
    前記第１メモリブロックからデータを読み出す手段と、
    前記第１メモリブロックを前記非アクティブ状態に移行させるとともに、前記第２メモリブロックを前記読み出し状態に移行させる手段と、
    ここで、前記移行は、前記第１メモリブロックと前記第２メモリブロックとの間で電荷共有することを含み、
    前記第２メモリブロックからデータを読み出す手段と、
    読み出された前記データを前記ホストへ出力する手段と、を備える、不揮発性記憶システム。

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