KR102701807B1 - 디스터번스를 감소시킬 수 있는 상변화 메모리 장치 - Google Patents

디스터번스를 감소시킬 수 있는 상변화 메모리 장치 Download PDF

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Abstract

상변화 메모리 장치에 관한 기술이다. 본 실시예의 상변화 메모리 장치는, 복수의 워드 라인, 상기 복수의 워드 라인과 교차되도록 배열되는 복수의 비트 라인, 상기 워드 라인 및 비트 라인의 교차부에 각각 형성되는 상변화 메모리 셀, 및 상기 복수의 워드 라인 또는 상기 복수의 비트 라인은 선택된 워드 라인 또는 비트 라인의 주변의 비선택 워드 라인 또는 비선택 비트 라인에 그라운드 전압이 인가되도록 구성된 디스차징 회로부를 포함한다.

Description

디스터번스를 감소시킬 수 있는 상변화 메모리 장치{Phase Change Memory Circuit Capable of Decreasing Disturbance}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 디스터번스를 감소시킬 수 있는 상변화 메모리 장치에 관한 것이다.
상변화 메모리 장치는 칼코게나이드(chalcogenide) 재료를 저장 매체로서 이용하는 소자이다. 상변화 저장 매체인 칼코게나이드는 전류 또는 전압 인가에 따라, 비정질 상태(amorphous phase) 및 결정질 상태(crystalline phase)로 상변화가 이루어진다. 이때, 비정질 상태를 리셋(0) 상태 및 결정질 상태를 셋(1) 상태를 규정하여, 상변화 메모리 동작을 수행할 수 있다.
상변화 메모리 장치는 행방향으로 배열된 복수의 워드 라인, 복수의 워드 라인들과 각각 교차하도록 배열되는 복수의 비트 라인, 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 위치되는 선택 소자 및 저장소자로 구성된 상변화 메모리 셀을 포함할 수 있다.
그런데, 반도체 메모리 장치의 집적 밀도가 증대됨에 따라, 도전 라인간의 간격 역시 미세해지고 있는 추세이다. 이에 따라, 선택된 도전 라인 주변의 비선택 도전 라인들이 선택된 도전 라인의 전압에 영향을 받는 디스터번스(disturbance) 현상이 발생될 수 있다. 이와 같은 디스터번스 현상으로 인해, 누설 전류가 발생될 수 있고, 비선택 메모리 셀이 구동되는 현상이 발생될 수 있다.
본 발명은 디스터번스를 방지할 수 있는 상변화 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 상변화 메모리 장치는, 복수의 워드 라인, 상기 복수의 워드 라인과 교차되도록 배열되는 복수의 비트 라인, 상기 워드 라인 및 비트 라인의 교차부에 각각 형성되는 상변화 메모리 셀, 및 상기 복수의 워드 라인 또는 상기 복수의 비트 라인은 선택된 워드 라인 또는 비트 라인의 주변의 비선택 워드 라인 또는 비선택 비트 라인에 그라운드 전압이 인가되도록 구성된 디스차징 회로부를 포함한다.
또한, 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 교대로 배열된 복수의 이븐 비트 라인 및 복수의 오드 비트 라인을 포함하는 복수의 비트 라인; 상기 복수의 비트 라인과 교차하도록 배열되는 복수의 워드 라인; 상기 복수의 비트 라인들과 복수의 로컬 비트 라인간을 선택적으로 연결하며, 상기 복수의 이븐 비트 라인의 일측에 위치되어 해당 이븐 선택 신호에 따라 해당 이븐 로컬 비트 라인과 선택적으로 연결시키는 복수의 이븐 로컬 스위치, 및 상기 복수의 오드 비트 라인의 타측에 위치되어 해당 오드 선택 신호에 따라 해당 오드 로컬 비트 라인과 선택적으로 연결시키는 복수의 오드 로컬 스위치를 포함하는 복수의 로컬 스위치; 글로벌 선택 신호에 응답하여, 상기 복수의 로컬 비트 라인과 글로벌 비트 라인간을 연결하는 글로벌 스위치; 및 상기 선택된 비트 라인 주변의 다른 비트 라인에 그라운드 전압을 인가하기 위한 복수의 디스차징 스위치를 포함한다.
본 발명의 실시예들에 따르면, 비선택 도전 라인에 일정 전압을 차징(charging)하도록 구성하므로써, 디스터번스 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 개략적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 개략적인 회로도이다.
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 개략적인 회로도이다.
도 6은 도 5의 로컬 워드 라인을 선택하기 위한 메인 워드 라인 디코더 회로를 보여주는 회로도이다.
도 7은 본 발명의 일부 실시예들에 따른 시스템을 예시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 개략적인 회로도이다.
도 1을 참조하면, 상변화 메모리 장치(100)는 복수의 워드 라인(WL0~WL7), 복수의 로컬 스위치(LXSW0~LXSW7), 글로벌 스위치(GXSW) 및 복수의 디스차징(discharging) 스위치(DXSW0~DXSW7)를 포함할 수 있다.
복수의 워드 라인(WL0~WL7)은 도면의 x 방향을 따라 서로 평행하게 연장될 수 있다. 복수의 워드 라인(WL0~WL7)은 이븐(even) 워드 라인(WL0,WL2,WL4,WL6) 및 오드(odd) 워드 라인(WL1,WL3,WL5,WL7)으로 구분될 수 있다.
각각의 로컬 스위치(LXSW0~LXSW7)는 대응되는 로컬 워드 라인(LWL0~WL7)과 워드 라인(WL0~WL7)을 선택적으로 연결시킬 수 있다.
로컬 스위치(LXSW0~LXSW7)는 워드 라인(WL0~WL7)의 가장자리에 배치될 수 있다. 예를 들어, 이븐 워드 라인들(WL0, WL2, WL4..)과 연결되는 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4..)는 이븐 워드 라인(WL0, WL2, WL4..)의 일측 가장자리에 배치될 수 있다. 오드 워드 라인들(WL1,WL3,WL5?)과 연결되는 오드 로컬 스위치(LXSW1, LXSW3, LXSW5..)는 오드 워드 라인들(WL1,WL3,WL5?)의 타측 가장자리에 배치될 수 있다. 즉, 로컬 스위치(LXSW0~LXSW7)들은 워드 라인(WL0~WL7)의 양측에 나뉘어 배열될 수 있다.
각각의 로컬 스위치(LXSW0~LXSW7)는 로컬 선택 신호(LX<0:7>)에 응답하여 로컬 워드 라인(LWL0~LWL7)의 신호를 워드 라인(WL0~WL7)에 선택적으로 전달할 수 있다. 이와 같은 로컬 스위치(LXSW0~LXSW7)은 예를 들어, PMOS 트랜지스터로 구성될 수 있다.
글로벌 스위치(GXSW)는 글로벌 워드 라인(GWL)과 복수의 로컬 워드 라인(LWL0~LWL7)사이에 연결될 수 있다. 본 실시예에서, 한 그룹에 해당하는 복수의 로컬 워드 라인(LWL0~LWL7)은 하나의 글로벌 스위치(GXSW)와 연결될 수 있다. 글로벌 스위치(GXSW)는 글로벌 선택 신호(GX)에 응답하여, 상기 글로벌 워드 라인(GWL)의 신호를 복수의 로컬 워드 라인(LWL0~LWL7)에 전달할 수 있다. 이와 같은 글로벌 스위치(GXSW)는 PMOS 트랜지스터로 구성될 수 있다. 본 실시예에서는 메모리 셀 어레이의 복수 개의 그룹 중 1개의 글로벌 워드 라인에 의해 구동되는 복수의 워드 라인으로 구성되는 한 그룹을 일 예로 보여주는 것이므로, 실제 메모리 셀 어레이는 복수의 글로벌 워드 라인을 포함할 수 있다.
상기 디스차징 스위치(DXSW0~DXSW7)는 대응되는 워드 라인(WL0~WL7)과 로컬 스위치(LXSW0~LXSW7) 사이에 각각 배치될 수 있다. 디스차징 스위치(DXSW0~DXSW7)는 해당 로컬 선택 신호(LX<0:7>)에 응답하여, 그라운드 전압(이하, VSS 전압)을 각각의 워드 라인(WL0~WL7)에 전달할 수 있다. 이와 같은 디스차징 스위치(DXSW0~DXSW7)는 각각 NMOS 트랜지스터로 구성될 수 있다. 이에 따라, 동일 로컬 선택 신호(LX<0:7>)를 입력받는 로컬 스위치(LXSW0~LXSW7)와 인버터를 구성할 수 있다.
도면 부호 mc는 메모리 셀 어레이를 나타내며, 메모리 셀 어레이는 상기 워드 라인(WL0, WL1, WL2?)과 교차하도록 배열되는 복수의 비트 라인(BL0, BL1, BL2?.), 및 상기 워드 라인(WL0,WL1,WL2?) 및 비트 라인(BL0, BL1, BL2?.)의 교차점 각각에 연결되는 메모리 셀을 포함할 수 있다. 메모리 셀은 상변화 선택 소자(10) 및 상변화 메모리층(20)을 포함할 수 있다.
상기 상변화 선택 소자(10) 및 상변화 메모리층(20) 각각은 상변화 물질은 칼코게나이드 물질을 포함할 수 있으며, 상기 상변화 물질의 저항 변화에 의해 스위칭 동작 및 메모리 동작을 수행할 수 있다.
이와 같은 상변화 메모리 장치는 다음과 같이 구동된다.
예를 들어, 2번째 워드 라인(WL2)을 선택하는 경우에 대해 설명한다.
로우 레벨의 글로벌 선택 신호(GX)가 인가됨에 따라, 글로벌 스위치(GXSW)가 턴온된다. 이에 따라, 글로벌 워드 라인(GWL)의 전압이 로컬 워드 라인(LWL0~LWL7)에 전달된다.
2번째 워드 라인을 선택시키고자 하는 경우, 메인 워드 라인 디코더(도시되지 않음)는 2번째 로컬 스위치(LXSW2)만을 구동시키기 위한 로컬 선택 신호를 출력할 수 있다. 즉, 상기 메인 워드 라인 디코더는 2번째 로컬 선택 신호(LX<2>)로서 로우 신호를 출력하고, 나머지 로컬 선택 신호(LX<0,1,3~7>)로서 하이 신호를 출력한다. 본 실시예에서 상기 메인 워드 라인 디코더는 일반적인 워드 라인 디코더를 이용할 수 있다.
상기와 같은 로컬 선택 신호들이 상변화 메모리 장치(100)에 인가됨에 따라, 2번째 로컬 스위치(LXSW2)가 인에이블되고, 그 외의 로컬 스위치(LXSW0, LXSW1, LXSW3~LXSW7)는 디스에이블된다. 이때, 디스에이블된 로컬 스위치(LXSW0, LXSW1, LXSW3~LXSW7)와 연결된 디스차징 스위치(DXSW0, DXSW1, DXSW3~7)들은 턴온된다. 이에 따라, 선택되지 않은 워드 라인(WL<0,1,3~7>)에 VSS 전압이 전달된다.
본 실시예에 따르면, 선택된 워드 라인(WL2) 주변의 다른 워드 라인들(WL0, WL1, WL3~7)은 기존과 같이 플로팅(floating)되지 않고 VSS 전압이 차징되어, 선택된 워드 라인의 영향을 받지 않는다.
상술한 실시예에서는 워드 라인에 대해 예를 들어 설명하였지만, 도 2에 도시된 바와 같이 비트 라인(BL0~BL7)에도 동일하게 적용될 수 있다. 여기서, GYSW는 비트 라인 글로벌 스위치를 지시하고, LYSW0~LYSW7은 비트 라인과 연결되는 로컬 스위치를 지시하고, DYSW0~DYSW7은 비트 라인들(BL0~BL7)과 각각 연결되는 디스차징 스위치를 지시한다.
로컬 스위치(LYSW0~LYSW7)와 인버터 구동을 하는 디스차징 스위치(DYSW<0:7>)를 각 비트 라인별로 연결시켜, 비선택된 비트 라인에 VSS 전압을 인가할 수 있다. 이에 따라, 비선택된 비트 라인의 전압 변동을 방지할 수 있다.
또한, 상술한 실시예에서는 한 그룹 당 하나의 글로벌 스위치(GXSW 또는 GYSW)를 이용하여 워드 라인들 또는 비트 라인들을 제어하는 구성을 설명하였지만, 도 3 및 도 4에 도시된 바와 같이, 오드 및 이븐 라인 별로 글로벌 스위치(GXSW0/GXSW1, GYSW0/GYSW1)를 연결시켜, 오드 및 이븐 별로 워드 라인들(또는 비트 라인들)을 제어할 수 있다.
도 3을 참조하면, 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4, LXSW6)와 연결된 이븐 로컬 워드 라인(LWL0, LWL2, LWL4, LWL6)은 0번째 글로벌 스위치(GXSW0, 이하, 이븐 글로벌 스위치)와 전기적으로 연결될 수 있다.
상기 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4, LXSW6) 및 이븐 글로벌 스위치(GXSW0)는 PMOS 트랜지스터일 수 있다. 이븐 워드 라인(WL0, WL2, WL4, WL6)과 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4, LXSW6) 사이에 연결되는 이븐 디스차징 스위치(DXSW0, DXSW2, DXSW4, DXSW6)는 각각 NMOS 트랜지스터로 구성될 수 있고, 이븐 글로벌 스위치(GXSW0)를 구동시키기 위한 이븐 글로벌 선택 신호(GX<0>)에 응답하여 구동될 수 있다. 이에 따라, 이븐 디스차징 스위치(DXSW0, DXSW2, DXSW4, DXSW6)는 이븐 글로벌 스위치(GXSW0)와 인버터 구동을 하게 된다.
한편, 오드 로컬 스위치(LXSW1, LXSW3, LXSW5, LXSW7)와 연결된 오드 로컬 워드 라인(LWL1, LWL3, LWL5, LWL7)은 1번째 글로벌 스위치(GXSW1, 이하, 오드 글로벌 스위치)와 전기적으로 연결될 수 있다.
오드 로컬 스위치(LXSW1, LXSW3, LXSW5, LXSW7) 및 오드 글로벌 스위치(GXSW1)는 PMOS 트랜지스터일 수 있고, 오드 디스차징 스위치(DXSW1, DXSW3, DXSW5, DXSW7>는 NMOS 트랜지스터로 구성될 수 있다. 오드 글로벌 스위치(GXSW1) 및 오드 디스차징 스위치(DXSW1, DXSW3, DXSW5, DXSW7>는 오드 글로벌 선택 신호(GX<1>)에 응답하여 구동되어, 인버터 구동을 할 수 있다.
이와 같은 상변화 메모리 장치는 다음과 같이 구동된다.
예를 들어, 2번째 워드 라인(WL2)을 선택하는 경우에 대하여 설명하기로 한다.
2번째 워드 라인(WL2)을 선택하기 위하여, 이븐 글로벌 선택 신호(GX<0>)는 로우로 인에이블되고, 오드 글로벌 선택 신호(GX<1>)는 하이로 디스에이블된다.
이에 따라, 이븐 글로벌 스위치(GXSW0)가 턴온되어, 글로벌 워드 라인(GWL)의 신호들은 이븐 로컬 워드 라인(LWL0, LWL2, LWL4, LWL6)에 전달되고, 오드 로컬 워드 라인(LWL1, LWL3, LWL5, LWL7)에 전달되지 않는다.
2번째 워드 라인을 선택시키고자 하는 경우, 메인 워드 라인 디코더(도시되지 않음)는 2번째 로컬 스위치(LXSW2)만을 구동시키기 위한 로컬 선택 신호를 출력할 수 있다. 즉, 상기 메인 워드 라인 디코더는 2번째 로컬 선택 신호(LX<2>)로서 로우 신호를 출력하고, 나머지 로컬 선택 신호(LX<0,1,3~7>)로서 하이 신호를 출력할 수 있다.
이에 따라, 2번째 로컬 스위치(LXSW2)가 턴온되는 한편, 하이 레벨의 오드 글로벌 선택 신호(GX<1>)에 응답하여, 오드 디스차징 스위치(DXSW1, DXSW3, DXSW5, DXSW7)가 일제히 턴온된다.
상기 글로벌 워드 라인(GWL)에 실린 신호는 2번째 로컬 워드 라인을 통해, 2번째 워드 라인(WL2)에 전달된다. 이때, 2번째 워드 라인(WL2) 주변의 1번째 및 3번째 워드 라인(WL1,WL3)은 1번째 및 3번째 디스차징 스위치(DXSW1,DXSW3)의 구동에 의해, VSS 전압을 인가 받게 된다. 이에 따라, 인에이블된 워드 라인(WL2) 주변의 워드 라인(WL1,WL3)은 VSS 전압으로 차지되어, 인에이블된 워드 라인(WL2)의 전압의 영향을 받지 않게 된다.
한편, 도 4에 도시된 바와 같이, 비트 라인(BL0~BL7)에도 동일하게 적용될 수 있다. 즉, 이븐 비트 라인과 연결되는 이븐 디스차징 스위치(DYSW0,DYSW2, DYSW4, DYSW4)는 이븐 글로벌 선택 신호(GY<0>)에 응답하여 구동되도록 설계되고, 오드 비트 라인과 연결되는 오드 디스차징 스위치(DYSW1,DYSW3,DYSW5,DYSW7)는 오드 글로벌 선택신호(GY<1>)에 응답하여 구동되도록 설계된다.
이에 따라, 인에이블된 비트 라인 주변의 비트 라인들은 VSS 전압이 차아지되어, 선택된 비트 라인의 영향을 덜 받게 된다.
또한, 도 5에 도시된 바와 같이, 디스차징 스위치(DXSW_E, DYSW_O)는 글로벌 스위치들(GXSW0, GXSW1)과 같이 이븐 워드 라인들 및 오드 워드 라인들을 그룹별로 제어할 수 있도록, 그룹별로 하나씩 설치될 수 있다.
이븐 디스차징 스위치(DXSW_E)는 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4, LXSW6)와 공통 연결되며, 이븐 글로벌 스위치(GXSW0)를 구동시키기 위한 이븐 글로벌 선택 라인(GX<0>)의 신호에 응답하여, VSS 전압을 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4, LXSW6)에 전달할 수 있다.
오드 디스차징 스위치(DXSW_O)는 오드 로컬 스위치(LXSW1, LXSW3, LXSW5, LXSW7)에 공통 연결되며, 오드 글로벌 스위치(GXSW1)를 구동시키기 위한 오드 글로벌 선택 라인(GX<1>)의 신호에 응답하여, VSS 전압을 오드 로컬 스위치(LXSW1, LXSW3, LXSW5, LXSW7)에 전달할 수 있다.
본 실시예의 글로벌 스위치(GXSW0, GXSW1) 및 로컬 스위치(LXSW0~LXSW7)는 NMOS 트랜지스터로 구성하고, 디스차징 트랜지스터(DXSW_E, DXSW_O)는 PMOS 트랜지스터로 구성한다. 하지만, 여기에 한정되지 않고, 글로벌 스위치(GXSW0, GXSW1) 및 로컬 스위치(LXSW0~LXSW7)는 PMOS 트랜지스터로 구성하고, 디스차징 트랜지스터(DXSW_E, DXSW_O)는 NMOS 트랜지스터로 구성할 수 있다.
상기와 같은 구성을 갖는 상변화 메모리 장치의 동작을 설명한다
본 실시예에서는 예를 들어, 3번째 워드 라인(WL3)을 선택하는 경우에 대해 설명할 것이다.
3번째 워드 라인(WL3)을 구동시키기 위하여, 이븐 글로벌 선택 신호(GX<0>)는 로우로 디스에이블되고, 오드 글로벌 선택 신호(GX<1>)은 하이로 인에이블된다.
오드 글로벌 선택 신호(GX<1>)가 하이로 인에이블되는 경우, 오드 글로벌 스위치(GXSW1)는 턴온되고, 오드 디스차징 스위치(DXSW_0)는 턴오프된다. 이에 따라, 오드 글로벌 워드 라인(GWL1)의 신호가 오드 로컬 워드 라인(LWL1, LWL3, LWL5, LWL7)에 전달된다.
한편, 이븐 글로벌 선택 신호(GX<0>)은 로우로 디스에이블되었으므로, 이븐 글로벌 스위치(GXSW0)는 턴오프되고, 이븐 디스차징 스위치(DXSW_E)는 턴온된다. 이에 따라, 이븐 디스차징 스위치(DXSW_E)와 연결된 VSS 전압이 이븐 로컬 워드 라인(LWL0, LWL2, LWL4, LWL6)에 전달된다.
이때, 본 실시예의 메인 워드 라인 디코더는 3번째 로컬 선택 신호(LX<3>)로서, 하이 신호를 출력하고, 나머지 오드 로컬 선택 신호(LX<1,5,7>)로서 로우 신호를 출력할 수 있다. 이에 따라, 오드 글로벌 워드 라인(GWL1)의 신호는 3번째 로컬 워드 라인(LWL3)을 거쳐, 3번째 워드 라인(WL3)에 전달된다.
한편, 본 실시예의 메인 워드 라인 디코더는 이븐 로컬 선택 신호(LX<0,2,4,6>)는 모두 하이 신호가 인가되도록 설계될 수 있다. 이에 따라, 이븐 로컬 스위치(LXSW0, LXSW2, LXSW4, LXSW6)가 모두 턴온되어, VSS 전압이 모든 이븐 로컬 워드 라인(LWL0, LWL2, LWL4, LWL6) 및 이븐 워드 라인(WL0, WL2, WL4, WL6)에 모두 전달된다.
이와 같은 본 실시예의 메인 워드 라인 디코더의 구성에 대해 도 6을 참조하여 설명한다.
도 6을 참조하면, 메인 워드 라인 디코더 회로(200)는 어드레스 디코딩부(210), 래치부(230), 디스차징 인에이블부(250) 및 안정화부(270)를 포함할 수 있다.
어드레스 디코딩부(210)는 로우 어드레스들(XA12, XA34, XA)을 입력받아 선택될 워드 라인을 인에이블시키기 위한 어드레스 디코딩 신호(AD)를 생성하도록 구성한다. 이와 같은 어드레스 디코딩부(210)는 로우 어드레스(XA12)를 입력받아 인버팅 구동을 하는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)를 포함할 수 있다. 또한, 어드레스 디코딩부(210)는 상기 제 1 NMOS 트랜지스터(N1)와 연결되며 로우 어드레스(XA34)에 응답하여 구동되는 제 2 NMOS 트랜지스터(N2), 상기 제 2 NMOS 트랜지스터(N2)와 연결되며 로우 어드레스(XA)에 응답하여 구동되는 제 3 NMOS 트랜지스터(N3)를 포함할 수 있다. 이때, 어드레스 디코딩부(210)의 구동 전압, 즉, 제 1 PMOS 트랜지스터의 전원 전압은 VSS 레벨에서 VBB 레벨로 스윙하는 전압일 수 있다. 예를 들어, 이븐 모드시(이븐 워드 라인 선택시) 제 1 PMOS 트랜지스터의 전원 전압은 VSS 전압일 수 있고, 오드 모드시(오드 워드 라인 선택시) 제 1 PMOS 트랜지스터의 전압 전압은 VBB 전압일 수 있다.
래치부(230)는 어드레스 디코딩 신호(AD)를 입력 신호로서 입력받는 인버터(P2, N4) 및 상기 인버터(P2,P4)의 출력 신호를 입력 신호로서 제공받는 제 3 PMOS 트랜지스터(P3)를 포함할 수 있다. 상기 인버터는 상기 어드레스 디코딩 신호(AD)를 입력받는 제 2 PMOS 트랜지스터(P2) 및 제 4 NMOS 트랜지스터(N4)로 구성될 수 있다. 상기 제 2 PMOS 트랜지스터(P2)의 전원 전압은 VDD 레벨에서 VSS 레벨로 스윙하는 전압일 수 있다. 예를 들어, 제 2 PMOS 트랜지스터(P2)는 직, 간접적으로 연결되는 로컬 스위치(혹은 로컬 워드 라인, 워드 라인)가 선택되지 않은 경우, VDD 전압을 인가받다가, 해당 로컬 스위치(혹은, 로컬 워드라인, 워드 라인)이 선택되는 경우 VSS 전압이 인가될 수 있다.
디스차징 인에이블부(250)는 디스차징 인에이블 신호(DIS_EN)에 응답하여 구동되는 제 5 NMOS 트랜지스터(N5)를 포함할 수 있다. 디스차징 인에이블 신호(DIS_EN)는 비선택 글로벌 선택 신호와 반대 레벨을 가질 수 있다. 예를 들어, 디스차징 인에이블 신호(DIS_EN)는 오드 워드 라인이 선택되는 경우, 이븐 글로벌 선택 신호와 동일 레벨을 가질 수 있다. 상기 제 5 NMOS 트랜지스터(N5)는 소스 및 바디에 VBB 전압이 인가되고, 드레인에 어드레스 디코딩 신호(AD)가 인가될 수 있다.
안정화부(270)는 제 6 NMOS 트랜지스터(N6) 및 제 4 PMOS 트랜지스터(P4)를 포함할 수 있다. 제 6 NMOS 트랜지스터(N6)는 래치부(230)의 제 3 PMOS 트랜지스터(P3)와 연결될 수 있고, VSS 전압 레벨에서 VBB 전압 레벨로 스윙하는 전압을 게이트 전압으로서 인가받는다. 예를 들어, 상기 제 6 NMOS 트랜지스터(N6)는 직, 간접적으로 연결되는 로컬 스위치(혹은 로컬 워드 라인, 워드 라인)가 선택되지 않은 경우, VBB 전압을 인가받다가, 해당 로컬 스위치(혹은, 로컬 워드라인, 워드 라인)이 선택되는 경우 VSS 전압이 인가될 수 있다.
제 4 PMOS 트랜지스터(P4)는 어드레스 디코딩 신호(AD)에 응답하여 구동되도록 구성된다.
이와 같은 메인 워드 라인 디코더의 동작에 대해 설명하도록 한다.
상기와 같이 3번째 워드 라인(WL3)이 선택되어야 하는 경우, 일반적인 메인 워드 라인 디코딩 동작에 의해 3번째 로컬 선택 신호(LX<3>)은 하이로 인에이블 시키고, 그 외의 오드 로컬 선택 신호(LX<1,5,7>)는 로우로 디스에이블된다. 상기 과정은 일반적인 메인 워드라인 디코딩 동작과 동일하므로, 상세한 설명은 생략하고, 상기와 같이 오드 로컬 선택 신호 중 하나가 선택되었을 때, 짝수 번째 로컬 선택 신호(LXSW<0,2,4,6>)의 생성 과정에 대해 자세히 설명한다.
예를 들어, 도 6의 로컬 스위치(LXSW)가 2번째 로컬 스위치(LXSW2)라 가정하고, 3번째 워드 라인(WL3)이 선택되는 경우에 대해 설명한다.
2번째 로컬 스위치(LXSW2)와 전기적으로 연결되는 디스차징 인에이블부(250)의 디스차징 인에이블 신호(DIS_EN)는 이븐 글로벌 선택 신호의 반전 레벨에 해당하는 하이 레벨이 된다. 이에 따라, 디스차징 인에이블부(250)가 구동되어, 상기 어드레스 디코딩부(210)의 출력 신호에 해당하는 어드레스 디코딩 신호(AD)는 로우 레벨이 된다.
로우 상태의 어드레스 디코딩 신호(AD)는 인버터(P2, N4)에 제공된다. 이때, 인버터를 구성하는 제 2 PMOS 트랜지스터(P2)는 해당 로컬 스위치(LXSW2)와 연결된 워드 라인(WL2)이 비선택된 상태이므로, 전원 전압으로서 VDD 전압이 인가된다.
이에 따라, 상기 인버터(P2, N4)는 상기 제 2 로컬 선택 신호(LX<2>)로서 하이 레벨 전압을 출력하여, 상기 제 2 로컬 스위치(LXSW2)가 턴온된다. 이에 따라, VSS 전압이 로컬 워드 라인(LWL2)을 통해 워드 라인(WL2)으로 전달된다.
이때, 안정화부(260)를 구성하는 제 6 NMOS 트랜지스터(N6)는 VBB 전압이 게이트 전압으로 인가되어 턴오프되고, 제 4 PMOS 트랜지스터(P4)는 로우 레벨의 어드레스 디코딩 신호가 인가되어 턴온된다. 이에 따라, 안정화부(260)의 출력 노드(ND)는 제 4 PMOS 트랜지스터(P4)의 전원 전압 레벨인 VSS 레벨이 된다. 따라서, VDD 레벨인 상기 인버터의 출력 노드(ND2)와 VBB 레벨인 제 4 NMOS 트랜지스터(N4)의 소스단 사이에, 상기 안정화부(260)의 출력 노드가 위치됨에 따라, VDD 레벨에서 VSS 레벨을 거쳐 VBB 레벨로 전압이 디스차지될 수 있다. 이에 따라, 급격한 전압차로 인한 과부하를 방지할 수 있다.
또한, 이와 같은 구조는 도 7에 도시된 바와 같이, 비트 라인(BL)에도 동일하게 적용할 수 있음은 물론이다.
도 7은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 반도체 집적 회로 장치(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(506)를 포함하는 예시의 시스템(500)을 예시한다.
통신 인터페이스(506)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(506)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 집적 회로 장치(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(508)는 반도체 집적 회로 장치(100)를 제어하도록 특별히 구성된 제어 로직(510)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(510)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 상변화 메모리 장치 200 : 메인 워드 라인 디코더

Claims (19)

  1. 복수의 워드 라인;
    상기 복수의 워드 라인과 교차되도록 배열되는 복수의 비트 라인;
    상기 복수의 워드 라인 및 복수의 비트 라인의 교차부에 각각 형성되는 상변화 메모리 셀;
    상기 복수의 워드 라인 각각과 복수의 로컬 워드 라인 사이에 연결되며, 로컬 선택 신호에 응답하여 선택적으로 구동되는 복수의 로컬 스위치;
    상기 복수의 로컬 워드 라인과 글로벌 워드 라인을 선택적으로 연결시키는 적어도 하나의 글로벌 스위치; 및
    상기 복수의 워드 라인 또는 상기 복수의 비트 라인은 선택된 워드 라인 또는 선택된 비트 라인 주변의 비선택 워드 라인 또는 비선택 비트 라인에 그라운드 전압이 인가되도록 구성된 디스차징 회로부를 포함하며,
    상기 디스차징 회로부는 상기 복수의 워드 라인들과 상기 복수의 로컬 스위치들 사이에 각각 연결되는 복수의 디스차징 스위치를 포함하고,
    상기 복수의 워드 라인은 이븐 워드 라인 및 오드 워드 라인을 포함하고, 상기 복수의 로컬 워드 라인은 이븐 로컬 워드 라인 및 오드 로컬 워드 라인을 포함하고, 상기 글로벌 워드 라인은 이븐 글로벌 워드 라인 및 오드 글로벌 워드 라인을 포함하며,
    상기 로컬 스위치는 상기 이븐 워드 라인과 연결되며 상기 이븐 워드 라인의 일측 가장자리에 배치되는 이븐 로컬 스위치, 및 상기 오드 워드 라인과 연결되며 상기 오드 워드 라인의 타측 가장자리에 배치되는 오드 로컬 스위치를 포함하고,
    상기 글로벌 스위치는 상기 이븐 로컬 워드 라인 및 상기 이븐 글로벌 워드 라인과 연결되는 이븐 글로벌 스위치, 및 상기 오드 로컬 워드 라인 및 상기 오드 글로벌 워드 라인과 연결되는 오드 글로벌 스위치를 포함하는 상변화 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 이븐 로컬 스위치 또는 상기 오드 로컬 스위치가 디스에이블될 때, 디스에이블된 상기 이븐 로컬 스위치와 연결되는 상기 디스차징 스위치 또는 디스에이블된 상기 오드 로컬 스위치와 연결되는 상기 디스차징 스위치가 턴온되는 상변화 메모리 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 복수의 워드 라인;
    상기 복수의 워드 라인과 교차되도록 배열되는 복수의 비트 라인;
    상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차부에 각각 형성되는 상변화 메모리 셀;
    상기 복수의 워드 라인 각각과 복수의 로컬 워드 라인 사이에 연결되며, 로컬 선택 신호에 응답하여 선택적으로 구동되는 복수의 로컬 스위치;
    적어도 하나의 글로벌 선택 신호에 응답하여, 상기 복수의 로컬 워드 라인과 글로벌 워드 라인을 선택적으로 연결시키는 적어도 하나의 글로벌 스위치; 및
    상기 복수의 워드 라인 또는 상기 복수의 비트 라인은 선택된 워드 라인 또는 선택된 비트 라인의 주변의 비선택 워드 라인 또는 비선택 비트 라인에 그라운드 전압이 인가되도록 구성된 디스차징 회로부를 포함하며,
    상기 디스차징 회로부는 상기 복수의 워드 라인들과 상기 복수의 로컬 스위치들 사이에 각각 연결되며 상기 글로벌 선택 신호에 응답하여 구동되는 복수의 디스차징 스위치를 포함하고,
    상기 복수의 워드 라인은 이븐 워드 라인 및 오드 워드 라인을 포함하고, 상기 복수의 로컬 워드 라인은 이븐 로컬 워드 라인 및 오드 로컬 워드 라인을 포함하고, 상기 글로벌 워드 라인은 이븐 글로벌 워드 라인 및 오드 글로벌 워드 라인을 포함하고,
    상기 복수의 로컬 스위치는 상기 이븐 워드 라인의 일측 가장자리에 연결되는 이븐 로컬 스위치 및 상기 오드 워드 라인의 타측 가장자리에 연결되는 오드 로컬 스위치를 포함하고,
    상기 글로벌 스위치는 상기 이븐 로컬 워드 라인 및 상기 이븐 글로벌 워드 라인과 연결되는 이븐 글로벌 스위치, 및 상기 오드 로컬 워드 라인 및 상기 오드 글로벌 워드 라인과 연결되는 오드 글로벌 스위치를 포함하는 상변화 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서,
    상기 디스차징 스위치는 상기 이븐 글로벌 스위치와 인버터 구동을 하는 이븐 디스차징 스위치 및 상기 오드 글로벌 스위치와 인버터 구동을 하는 오드 디스차징 스위치를 포함하는 상변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 오드 워드 라인이 선택되는 경우, 상기 이븐 로컬 스위치를 모두 턴온시키고, 상기 이븐 워드 라인이 선택되는 경우, 상기 오드 로컬 스위치를 모두 턴온시키는 상기 로컬 선택 신호를 생성하는 메인 워드 라인 디코더를 더 포함하는 상변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 메인 워드 라인 디코더는,
    어드레스들을 입력받아, 상기 로컬 선택 신호를 생성하기 위한 어드레스 디코딩 신호를 출력하는 어드레스 디코딩 회로부;
    상기 어드레스 디코딩 신호를 입력받는 래치부;
    상기 래치부의 출력 전압으로 인한 과부하를 안정시키기 위한 안정화부; 및
    상기 어드레스 디코딩 회로부와 연결되며, 선택된 로컬 워드 라인과 연결되는 워드 라인이 비선택될 때, 상기 어드레스 디코딩 신호를 디스차지시키는 디스차징 인에이블부를 포함하는 상변화 메모리 장치.
  14. 제 13 항에 있어서,
    상기 래치부는 상기 어드레스 디코딩 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 인버터를 포함하며,
    상기 안정화부는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터 사이에 연결되어, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 연결 노드에 상기 PMOS 트랜지스터의 전원 전압과 상기 NMOS 트랜지스터의 소스 전압의 중간 레벨의 전압을 제공하도록 구성되는 상변화 메모리 장치.
  15. 제 1 항 또는 제 8 항에 있어서,
    상기 상변화 메모리 셀은 교차하는 상기 워드 라인 및 상기 비트 라인 사이에 연결되는 칼코게나이드 물질로 된 선택 소자 및 상변화 메모리 층을 포함하는 상변화 메모리 장치.
  16. 교대로 배열된 복수의 이븐 비트 라인 및 복수의 오드 비트 라인을 포함하는 복수의 비트 라인;
    상기 복수의 비트 라인과 교차하도록 배열되는 복수의 워드 라인;
    상기 복수의 비트 라인들과 복수의 로컬 비트 라인간을 선택적으로 연결하며, 상기 복수의 이븐 비트 라인 일측에 위치되어 해당 이븐 로택 신호에 따라 해당 이븐 로컬 비트 라인과 라선택적으로 연결시키는 복수의 이븐 로컬 스위치, 및 상기 복수의 오드 비트 라인의 타측에 위치되어 해당 오드 선택 신호에 따라 해당 오드 로컬 비트 라인과 선택적으로 연결시키는 복수의 오드 로컬 스위치를 포함하는 복수의 로컬 스위치;
    글로벌 선택 신호에 응답하여, 상기 복수의 로컬 비트 라인과 글로벌 비트 라인간을 연결하는 글로벌 스위치; 및
    그라운드 전압을 전달하는 그라운드 라인과 연결되며, 선택된 비트 라인 주변의 다른 비트 라인에 상기 그라운드 전압을 인가하는 복수의 디스차징 스위치를 포함하며,
    상기 글로벌 비트 라인은 이븐 글로벌 비트 라인 및 오드 글로벌 비트 라인으로 구분되고,
    상기 글로벌 스위치는 이븐 글로벌 선택 신호에 응답하여 상기 이븐 글로벌 비트 라인 및 상기 이븐 로컬 비트 라인간을 연결하는 이븐 글로벌 스위치, 및 오드 글로벌 선택 신호에 응답하여 상기 오드 글로벌 비트 라인 및 상기 오드 로컬 비트 라인간을 연결하는 오드 글로벌 스위치를 포함하고,
    상기 복수의 디스차징 스위치는,
    상기 그라운드 라인 및 상기 이븐 비트 라인 중 선택되는 하나와 상기 이븐 로컬 비트 라인 사이에 연결되고 상기 이븐 글로벌 선택 신호에 응답하여 상기 이븐 글로벌 스위치와 반대로 구동되는 이븐 디스차징 스위치, 및
    상기 그라운드 라인 및 상기 오드 비트 라인 중 선택되는 하나와 상기 오드 로컬 비트 라인 사이에 연결되고 상기 오드 글로벌 선택 신호에 응답하여 상기 오드 글로벌 스위치와 반대로 구동되는 오드 디스차징 스위치를 포함하는 상변화 메모리 장치.
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