KR102021405B1 - 반도체 메모리 장치 - Google Patents
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Abstract
로우 어드레스의 일부 비트로 하프 페이지를 선택하는 프리-디코딩 회로에서 불필요한 토글링에 의한 전류 소모를 방지할 수 있는 반도체 메모리 장치가 제공된다. 본 발명의 일 측면에 따르면, 로우 어드레스의 특정 비트로 하프 페이지를 선택하는 반도체 메모리 장치에 있어서, 뱅크 액티브 펄스 및 로우 어드레스 인에이블 펄스에 응답하여 상기 로우 어드레스의 특정 비트를 입력하기 위한 입력부; 전체 페이지를 선택하는 모드와 관련된 신호에 응답하여 모드 제어신호를 출력하기 위한 제어신호 생성부; 상기 모드 제어신호에 응답하여 상기 로우 어드레스의 특정 비트 및 그의 반전신호에 대응하는 상기 입력부의 제1 및 제2 출력신호를 전달하기 위한 제1 및 제2 모드 제어부; 상기 모드 제어신호 및 로우 액티브 신호에 응답하여 프리차지 구간 초기에 활성화되는 로우 프리차지 펄스를 생성하기 위한 로우 프리차지 펄스 생성부; 상기 로우 프리차지 펄스 및 상기 제1 모드 제어부의 출력신호에 응답하여 제1 프리-디코딩 신호에 대응하는 출력단을 풀업/풀다운 구동하는 제1 구동부; 상기 로우 프리차지 펄스 및 상기 제2 모드 제어부의 출력신호에 응답하여 제2 프리-디코딩 신호에 대응하는 출력단을 풀업/풀다운 구동하는 제2 구동부; 및 상기 제1 및 제2 구동부의 출력신호를 래치하기 위한 제1 및 제2 래치부를 구비하는 반도체 메모리 장치가 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 로우(row) 프리-디코더(pre-decoder) 회로에 관한 것이다.
DRAM을 비롯한 반도체 메모리 장치는 대부분 특정 셀의 액세스를 위해 로우(row)/컬럼(column) 어드레싱 스킴(addressing scheme)을 사용하고 있다. 먼저 로우 어드레스를 외부로부터 입력받아 로우, 즉 워드라인을 선택하고, 이어서 컬럼 어드레스를 외부로부터 입력받아 앞서 선택된 로우 중 하나의 컬럼, 즉 비트라인을 선택한다.
통상적으로 로우, 컬럼의 수가 매우 많기 때문에 다수 비트의 어드레스를 디코딩하는 방식을 사용하고 있다. 또한, 로우 어드레싱의 예를 들면, 디코딩 회로에 필요한 회로 면적을 최소화하기 위하여 메인 디코더 및 워드라인 드라이버 전단에 프리-디코더를 배치하는 스킴을 사용하고 있다.
한편, 기술적인 문제로 인하여, 워드라인은 통상 폴리실리콘이라는 물질로 형성한다. 그런데, 폴리실리콘은 전기적으로 저항이 큰 물질이기 때문에 금속으로 이루어진 메인 워드라인과 폴리실리콘으로 이루어진 서브 워드라인의 계층적 구조를 적용하고 있다. 통상적으로, 하나의 메인 워드라인에 4개의 서브 워드라인이 할당된다. 하나의 페이지를 구성하는 워드라인은 구동회로 관점에서 매우 로딩이 크기 때문에 서브 워드라인은 한 페이지의 절반에 걸쳐 배치된다. 즉, 도 1에 도시된 바와 같이, 워드라인 WL_L<0> 및 WL_R<0>는 하나의 페이지를 구성하지만, 각각 뱅크(Bank)의 좌측 블럭(Block_L)과 우측 블럭(Block_R)에 배치되어 하프 페이지로 구분된다. 여기서, 로우 어드레스 관련 신호 LAX01, LAX23, …, LAXD 등은 로우 프리-디코더의 출력신호로서, 이 중 LAXD가 좌측 블럭(Block_L)과 우측 블럭(Block_R)을 선택하게 된다. LAXD는 로우 어드레스를 구성하는 다수의 비트 중 MSB(Most Significant Bit)를 프리-디코딩한 신호이다. 예컨대, 로우 어드레스가 14 비트라면, 어드레스 A<0:12>에 의해 <0>번 워드라인이 선택되고, MSB인 어드레스 A<13>에 의해 좌측 블럭(Block_L)의 워드라인 WL_L<0> 또는 우측 블럭(Block_R)의 워드라인 WL_R<0>이 선택된다.
데이터를 병렬로 처리하는 외부 인터페이스를 가지는 경우, 다수의 데이터 입/출력 핀을 사용하게 된다. 흔히, X4 모드, X8 모드, X16 모드로 불리는 데이터 폭 옵션이라는 것이 있다. X4 모드의 경우, 전체 데이터 입/출력 핀 중 4개의 데이터 입/출력 핀으로 데이터가 입/출력되며, X8 모드는 전체 데이터 입/출력 핀 중 8개의 데이터 입/출력 핀으로 데이터가 입/출력된다. 반도체 메모리 장치는 모든 데이터 폭 옵션을 지원할 수 있도록 설계되며, 이러한 데이터 폭 옵션은 와이어 본딩이나 퓨즈 옵션을 통해 설정된다.
한편, X4 모드, X8 모드와 같이 외부 데이터 입/출력 핀의 일부만을 사용하는 경우, 도 1의 좌측 블럭(Block_L)만을 사용하면 된다. 그러나, X16 모드와 같이 전체 외부 데이터 입/출력 핀을 사용해야 하는 경우에는 좌측 블럭(Block_L)과 우측 블럭(Block_R) 모두를 동시에 선택할 수 있어야 한다. 뿐만 아니라, 리프레쉬 동작 구간에서도 내부적으로 로우 어드레스를 발생시킬 때 굳이 좌측 블럭(Block_L)과 우측 블럭(Block_R)을 구분해서 액세스할 필요가 없다.
따라서, 로우 어드레스를 인가받는 프리-디코더에서 MSB에 대응하는 단위 프리-디코딩 회로는 나머지 하위 비트에 대응하는 단위 프리-디코딩 회로와 달리 X16 모드 또는 리프레쉬 모드에서 전체 페이지를 선택할 수 있도록 별도의 제어회로를 추가적으로 구비하고 있다.
도 2는 종래기술에 따른 로우 프리-디코더 회로를 나타낸 회로도로서, 전체 프리-디코더 중 MSB에 대응하는 단위 프리-디코딩 회로만을 나타낸 것이다.
도 2를 참조하면, 종래기술에 따른 단위 프리-디코딩 회로는, 뱅크 액티브 펄스(BAP) 및 로우 어드레스 인에이블 펄스(XAEP)에 응답하여 로우 어드레스(XA<13>)를 입력하기 위한 입력부(200)와, 리프레쉬 신호(REF) 및 X16 모드 신호(SIG_X16)에 응답하여 모드 제어신호(MODECTRL)를 출력하기 위한 제어신호 생성부(240)와, 모드 제어신호(MODECTRL)에 응답하여 로우 어드레스(XA<13>)에 대응하는 입력부(200)의 제1 출력신호를 전달하기 위한 제1 모드 제어부(210)와, 모드 제어신호(MODECTRL)에 응답하여 로우 어드레스(XA<13>)의 반전신호에 대응하는 입력부(200)의 제2 출력신호를 전달하기 위한 제2 모드 제어부(215)와, 로우 액티브 신호(R3ACB) 및 제1 모드 제어부(210)의 출력신호에 응답하여 제1 프리-디코딩 신호(LAXD<0>)에 대응하는 출력단을 풀업/풀다운 구동하기 위한 제1 구동부(220)와, 로우 액티브 신호(R3ACB) 및 제2 모드 제어부(215)의 출력신호에 응답하여 제2 프리-디코딩 신호(LAXD<1>)에 대응하는 출력단을 풀업/풀다운 구동하기 위한 제2 구동부(225)와, 제1 구동부(220)의 출력신호를 래치하기 위한 제1 래치부(230)와, 제2 구동부(225)의 출력신호를 래치하기 위한 제2 래치부(235)를 구비한다.
여기서, 입력부(200)는 로우 어드레스(XA<13>) 및 뱅크 액티브 펄스(BAP)를 입력으로 하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력신호를 입력으로 하는 인버터(IN0)와, 인버터(IN0)의 출력신호를 입력으로 하는 인버터(IN1)와, 인버터(IN1)와 함께 반전 래치를 구성하는 인버터(IN2)와, 인버터(IN1)의 출력신호 및 로우 어드레스 인에이블 펄스(XAEP)를 입력으로 하는 낸드 게이트(ND2)와, 인버터(IN0)의 출력신호 및 로우 어드레스 인에이블 펄스(XAEP)를 입력으로 하는 낸드 게이트(ND3)로 구성된다.
제어신호 생성부(240)는 리프레쉬 신호(REF) 및 X16 모드 신호(SIG_X16)를 입력으로 하여 모드 제어신호(MODECTRL)를 출력하는 노어 게이트(NR1)로 구성된다.
제1 모드 제어부(210)는 모드 제어신호(MODECTRL) 및 입력부(200)의 제1 출력신호를 입력으로 하는 낸드 게이트(ND4)와, 낸드 게이트(ND4)의 출력신호를 입력으로 하는 인버터(IN3)로 구성된다.
제2 모드 제어부(215)는 모드 제어신호(MODECTRL) 및 입력부(200)의 제2 출력신호를 입력으로 하는 낸드 게이트(ND5)와, 낸드 게이트(ND5)의 출력신호를 입력으로 하는 인버터(IN4)로 구성된다.
제1 구동부(220)는 소오스가 전원전압단(VDD)에 접속되고 제1 모드 제어부(210)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP0)와, 소오스가 PMOS 트랜지스터(MP0)의 드레인에 접속되고 드레인이 출력단에 접속되며 로우 액티브 신호(R3ACB)를 게이트 입력으로 하는 PMOS 트랜지스터(MP1)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 출력단에 접속되며 로우 액티브 신호(R3ACB)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0)로 구성된다.
제2 구동부(225)는 소오스가 전원전압단(VDD)에 접속되고 제2 모드 제어부(215)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP2)와, 소오스가 PMOS 트랜지스터(MP2)의 드레인에 접속되고 드레인이 출력단에 접속되며 로우 액티브 신호(R3ACB)를 게이트 입력으로 하는 PMOS 트랜지스터(MP3)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 출력단에 접속되며 로우 액티브 신호(R3ACB)를 게이트 입력으로 하는 NMOS 트랜지스터(MN1)로 구성된다.
제1 래치부(230)는 제1 구동부(220)의 출력신호를 입력으로 하는 인버터(IN5)와, 인버터(IN5)와 함께 반전 래치를 구성하는 인버터(IN6)와, 인버터(IN5)의 출력신호를 입력으로 하여 제1 프리-디코딩 신호(LAXD<0>)를 출력하는 인버터(IN7)로 구성된다.
제2 래치부(235)는 제2 구동부(225)의 출력신호를 입력으로 하는 인버터(IN8)와, 인버터(IN8)와 함께 반전 래치를 구성하는 인버터(IN9)와, 인버터(IN8)의 출력신호를 입력으로 하여 제2 프리-디코딩 신호(LAXD<1>)를 출력하는 인버터(IN10)로 구성된다.
도 3a 및 도 3b는 도 2에 도시된 로우 프리-디코더 회로의 타이밍 다이어그램으로, 이하 이를 참조하여 그 동작을 살펴본다.
우선, 도 3a는 반도체 메모리 장치가 X4 모드, X8 모드로 설정된 상태에서 노말 모드 동안의 동작을 나타내고 있다.
도 3a를 참조하면, 액티브 커맨드가 인가되면 뱅크 액티브 펄스(BAP)가 논리레벨 하이로 활성화되고, 뒤이어 로우 어드레스 인에이블 펄스(XAEP)가 논리레벨 하이로 활성화된다. 따라서, 입력부(200)의 제1 출력신호는 로우 어드레스(XA<13>)와 같은 논리레벨로 출력되며, 제2 출력신호는 로우 어드레스(XA<13>)와 반대 논리레벨로 출력된다.
리프레쉬 신호(REF)는 리프레쉬 구간동안 논리레벨 하이로 활성화되는 신호로서, 노말 모드에서는 논리리벨 로우로 비활성화된 상태가 된다. 또한, X16 모드가 아니기 때문에 X16 모드 신호(SIG_X16) 역시 논리리벨 로우로 비활성화된 상태이다. 따라서, 모드 제어신호(MODECTRL)는 논리레벨 하이가 되고, 제1 및 제2 모드 제어부(210, 215)는 입력부(200)의 제1 및 제2 출력신호를 그대로 전달하게 된다.
로우 액티브 신호(R3ACB)는 액티브 커맨드를 받아서 논리레벨 로우로 활성화되고 프리차지 커맨드를 받아서 논리레벨 하이로 비활성화되는 신호이다. 여기서, 로우 액티브 신호(R3ACB)가 논리레벨 로우로 활성화된 상태이기 때문에 제1 구동부(220)의 PMOS 트랜지스터(MP1), 제2 구동부(225)의 PMOS 트랜지스터(MP3)가 턴온 상태가 된다. 따라서, 로우 어드레스(XA<13>)에 따라 제1 구동부(220)의 PMOS 트랜지스터(MP0) 또는 제2 구동부(225)의 PMOS 트랜지스터(MP2)가 선택적으로 턴온된다.
결국, 제1 및 제2 래치부(230, 235)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 로우 어드레스(XA<13>)의 논리레벨에 따라 선택적으로 논리레벨 하이로 천이하고, 나머지 하나의 신호는 논리레벨 로우를 유지하게 된다. 이는 액티브 커맨드 이전의 프리차지 동작에서 논리레벨 하이로 비활성화된 로우 액티브 신호(R3ACB)에 의해 제1 및 제2 래치부(230, 235)가 논리레벨 로우로 초기화된 상태이기 때문이다.
한편, 프리차지 커맨드가 인가되면, 로우 액티브 신호(R3ACB)가 논리레벨 로우로 비활성화된다. 따라서, 제1 및 제2 래치부(230, 235)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 로우 어드레스(XA<13>)와 상관없이 모두 논리레벨 로우로 초기화된다.
도면에서는 로우 어드레스(XA<13>)가 논리레벨 로우인 경우를 나타낸 것으로, 해당 액티브 동작시 제1 프리-디코딩 신호(LAXD<0>)가 논리레벨 하이이고, 제2 프리-디코딩 신호(LAXD<1>)가 논리레벨 로우이다. 그러나, 로우 어드레스(XA<13>)가 논리레벨 하이인 경우에는 신호의 극성이 반대가 된다.
이와 같이 반도체 메모리 장치가 X4 모드, X8 모드로 설정된 상태에서 노말 모드 동작시에는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>) 중 어느 하나만 논리레벨 하이가 된다. 앞서 로우 어드레스의 MSB(예컨대, A<13>)가 활성화될 하프 페이지를 선택함을 설명한 바 있다. 따라서, 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)의 논리레벨에 따라 도 1의 좌측 블럭(Block_L)의 워드라인 또는 우측 블럭(Block_R)의 워드라인이 선택적으로 활성화된다.
다음으로, 도 3b는 반도체 메모리 장치가 X16 모드로 설정된 상태이거나, X4 모드, X8 모드로 설정된 상태에서 리프레쉬 모드 동안의 동작을 나타내고 있다.
도 3b를 참조하면, 액티브 커맨드가 인가되면 뱅크 액티브 펄스(BAP)가 논리레벨 하이로 활성화되고, 뒤이어 로우 어드레스 인에이블 펄스(XAEP)가 논리레벨 하이로 활성화된다. 따라서, 입력부(200)의 제1 출력신호는 로우 어드레스(XA<13>)와 같은 논리레벨로 출력되며, 제2 출력신호는 로우 어드레스(XA<13>)와 반대 논리레벨로 출력된다.
반도체 메모리 장치가 X16 모드로 설정된 상태라면 X16 모드 신호(SIG_X16)는 항상 논리레벨 하이로 활성화된 상태를 유지한다. 또한, 반도체 메모리 장치가 X4 모드 또는 X8 모드로 설정된 상태라면 X16 모드 신호(SIG_X16)가 논리레벨 로우로 비활성화 되겠지만, 리프레쉬 동작 중에는 리프레쉬 신호(REF)가 논리리벨 하이로 활성화된다. 따라서, 반도체 메모리 장치가 X16 모드로 설정된 상태이거나, X4 모드, X8 모드로 설정된 상태에서 리프레쉬 모드 동안에는 모드 제어신호(MODECTRL)는 논리레벨 로우가 되고, 제1 및 제2 모드 제어부(210, 215)는 입력부(200)의 제1 및 제2 출력신호와 관계없이 모두 논리레벨 로우를 출력하게 된다.
액티브 동작 동안 로우 액티브 신호(R3ACB)는 논리레벨 로우로 활성화된 상태이기 때문에 제1 구동부(220)의 PMOS 트랜지스터(MP1), 제2 구동부(225)의 PMOS 트랜지스터(MP3)가 턴온 상태가 된다. 여기에, 제1 및 제2 모드 제어부(210, 215)의 출력신호가 로우 어드레스(XA<13>)와 관계없이 모두 논리레벨 로우이기 때문에 제1 구동부(220)의 PMOS 트랜지스터(MP0) 및 제2 구동부(225)의 PMOS 트랜지스터(MP2)가 모두 턴온 상태가 된다.
결국, 제1 및 제2 래치부(230, 235)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 모두 논리레벨 하이로 천이하게 된다.
한편, 프리차지 커맨드가 인가되면, 로우 액티브 신호(R3ACB)가 논리레벨 로우로 비활성화된다. 따라서, 제1 및 제2 래치부(230, 235)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 로우 어드레스(XA<13>)와 상관없이 모두 논리레벨 로우로 초기화된다.
이와 같이 반도체 메모리 장치가 X16 모드로 설정된 상태에서는 동작 모드와 관계없이 뱅크가 액티브될 때마다 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 하이로 토글링하고, 뱅크가 프리차지될 때마다 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 로우로 토글링하는 동작을 반복하게 된다. 또한, 반도체 메모리 장치가 X4 모드 또는 X8 모드로 설정된 상태라도 리프레쉬 동작이 계속 중이라면 뱅크가 액티브될 때마다 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 하이로 토글링하고, 뱅크가 프리차지될 때마다 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 로우로 토글링하는 동작을 반복하게 된다. 참고적으로, 리프레쉬 모드를 탈출하면 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 로우로 초기화되고, 이후에는 도 3a와 도시된 바와 같이 동작하게 될 것이다.
반도체 메모리 장치가 X16 모드로 설정된 상태이거나, X4 모드 또는 X8 모드로 설정된 상태라도 리프레쉬 동작 구간에서는 기본적으로 페이지 전체가 선택된다. 따라서, 하프 페이지를 선택할 필요가 없음에도 불구하고, 뱅크 액티브 이후 뱅크 프리차지 때마다 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)를 논리레벨 로우로 초기화하는 것은 불필요한 토글링을 유발하게 되며, 이는 곧 불필요한 전류의 소모를 의미한다.
로우 어드레스의 일부 비트로 하프 페이지를 선택하는 프리-디코딩 회로에서 불필요한 토글링에 의한 전류 소모를 방지할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 로우 어드레스의 특정 비트로 하프 페이지를 선택하는 반도체 메모리 장치에 있어서, 뱅크 액티브 펄스 및 로우 어드레스 인에이블 펄스에 응답하여 상기 로우 어드레스의 특정 비트를 입력하기 위한 입력부; 전체 페이지를 선택하는 모드와 관련된 신호에 응답하여 모드 제어신호를 출력하기 위한 제어신호 생성부; 상기 모드 제어신호에 응답하여 상기 로우 어드레스의 특정 비트 및 그의 반전신호에 대응하는 상기 입력부의 제1 및 제2 출력신호를 전달하기 위한 제1 및 제2 모드 제어부; 상기 모드 제어신호 및 로우 액티브 신호에 응답하여 프리차지 구간 초기에 활성화되는 로우 프리차지 펄스를 생성하기 위한 로우 프리차지 펄스 생성부; 상기 로우 프리차지 펄스 및 상기 제1 모드 제어부의 출력신호에 응답하여 제1 프리-디코딩 신호에 대응하는 출력단을 풀업/풀다운 구동하는 제1 구동부; 상기 로우 프리차지 펄스 및 상기 제2 모드 제어부의 출력신호에 응답하여 제2 프리-디코딩 신호에 대응하는 출력단을 풀업/풀다운 구동하는 제2 구동부; 및 상기 제1 및 제2 구동부의 출력신호를 래치하기 위한 제1 및 제2 래치부를 구비하는 반도체 메모리 장치가 제공된다.
본 발명의 다른 측면에 따르면, 로우 어드레스의 특정 비트로 하프 페이지를 선택하는 반도체 메모리 장치에 있어서, 뱅크 액티브 펄스 및 로우 어드레스 인에이블 펄스에 응답하여 상기 로우 어드레스의 특정 비트를 입력하기 위한 입력부; 전체 페이지를 선택하는 모드와 관련된 신호에 응답하여 모드 제어신호를 출력하기 위한 제어신호 생성부; 상기 모드 제어신호에 응답하여 상기 로우 어드레스의 특정 비트 및 그의 반전신호에 대응하는 상기 입력부의 제1 및 제2 출력신호를 전달하기 위한 제1 및 제2 모드 제어부; 상기 로우 액티브 신호 및 상기 제1 모드 제어부의 출력신호에 제어 받는 풀업부와 상기 로우 액티브 신호 및 상기 모드 제어신호에 제어 받는 풀다운부를 포함하여, 제1 프리-디코딩 신호에 대응하는 출력단을 구동하는 제1 구동부; 상기 로우 액티브 신호 및 상기 제2 모드 제어부의 출력신호에 제어 받는 풀업부와 상기 로우 액티브 신호 및 상기 모드 제어신호에 제어 받는 풀다운부를 포함하여, 제2 프리-디코딩 신호에 대응하는 출력단을 구동하는 제2 구동부; 및 상기 제1 및 제2 구동부의 출력신호를 래치하기 위한 제1 및 제2 래치부를 구비하는 반도체 메모리 장치가 제공된다.
프리-디코딩 회로에서의 불필요한 토글링을 방지하여 반도체 메모리 장치의 전류 소모를 줄일 수 있다.
도 1은 로우 어드레스의 MSB로 하프 페이지를 선택하는 프리-디코딩 스킴을 설명하기 위한 도면이다.
도 2는 종래기술에 따른 로우 프리-디코더 회로를 나타낸 회로도이다.
도 3a 및 도 3b는 도 2에 도시된 로우 프리-디코더 회로의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 로우 프리-디코더 회로를 나타낸 회로도이다.
도 5a 및 도 5b는 도 4에 도시된 로우 프리-디코더 회로의 타이밍 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 로우 프리-디코더 회로를 나타낸 회로도이다.
도 2는 종래기술에 따른 로우 프리-디코더 회로를 나타낸 회로도이다.
도 3a 및 도 3b는 도 2에 도시된 로우 프리-디코더 회로의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 로우 프리-디코더 회로를 나타낸 회로도이다.
도 5a 및 도 5b는 도 4에 도시된 로우 프리-디코더 회로의 타이밍 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 로우 프리-디코더 회로를 나타낸 회로도이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 4는 본 발명의 일 실시예에 따른 로우 프리-디코더 회로를 나타낸 회로도로서, 전체 프리-디코더 중 MSB에 대응하는 단위 프리-디코딩 회로만을 나타낸 것이다.
도 4를 참조하면, 본 실시예에 따른 단위 프리-디코딩 회로는, 뱅크 액티브 펄스(BAP) 및 로우 어드레스 인에이블 펄스(XAEP)에 응답하여 로우 어드레스(XA<13>)를 입력하기 위한 입력부(400)와, 리프레쉬 신호(REF) 및 X16 모드 신호(SIG_X16)에 응답하여 모드 제어신호(MODECTRL)를 출력하기 위한 제어신호 생성부(410)와, 모드 제어신호(MODECTRL)에 응답하여 로우 어드레스(XA<13>)에 대응하는 입력부(400)의 제1 출력신호를 전달하기 위한 제1 모드 제어부(420)와, 모드 제어신호(MODECTRL)에 응답하여 로우 어드레스(XA<13>)의 반전신호에 대응하는 입력부(400)의 제2 출력신호를 전달하기 위한 제2 모드 제어부(425)와, 모드 제어신호(MODECTRL) 및 로우 액티브 신호(R3ACB)에 응답하여 프리차지 구간 초기에 일시적으로 활성화되는 로우 프리차지 펄스(R3ACB_P)를 생성하기 위한 로우 프리차지 펄스 생성부(460)와, 로우 프리차지 펄스(R3ACB_P) 및 제1 모드 제어부(420)의 출력신호에 응답하여 제1 프리-디코딩 신호(LAXD<0>)에 대응하는 출력단을 풀업/풀다운 구동하기 위한 제1 구동부(430)와, 로우 프리차지 펄스(R3ACB_P) 및 제2 모드 제어부(425)의 출력신호에 응답하여 제2 프리-디코딩 신호(LAXD<1>)에 대응하는 출력단을 풀업/풀다운 구동하기 위한 제2 구동부(435)와, 제1 구동부(430)의 출력신호를 래치하기 위한 제1 래치부(440)와, 제2 구동부(435)의 출력신호를 래치하기 위한 제2 래치부(445)를 구비한다.
한편, 본 실시예에 따른 단위 프리-디코딩 회로는 리셋 펄스(RSTPB)에 응답하여 제1 래치부(440)를 리셋하기 위한 제1 리셋부(450)와, 리셋 펄스(RSTPB)에 응답하여 제2 래치부(445)를 리셋하기 위한 제2 리셋부(455)를 더 구비할 수 있다.
여기서, 입력부(400)는 로우 어드레스(XA<13>) 및 뱅크 액티브 펄스(BAP)를 입력으로 하는 낸드 게이트(ND11)와, 낸드 게이트(ND11)의 출력신호를 입력으로 하는 인버터(IN28)와, 인버터(IN28)의 출력신호를 입력으로 하는 인버터(IN11)와, 인버터(IN11)와 함께 반전 래치를 구성하는 인버터(IN12)와, 인버터(IN11)의 출력신호 및 로우 어드레스 인에이블 펄스(XAEP)를 입력으로 하는 낸드 게이트(ND12)와, 인버터(IN28)의 출력신호 및 로우 어드레스 인에이블 펄스(XAEP)를 입력으로 하는 낸드 게이트(ND13)를 구비한다.
제어신호 생성부(410)는 리프레쉬 신호(REF) 및 X16 모드 신호(SIG_X16)를 입력으로 하여 모드 제어신호(MODECTRL)를 출력하는 노어 게이트(NR1)를 구비한다.
제1 모드 제어부(420)는 모드 제어신호(MODECTRL) 및 입력부(400)의 제1 출력신호를 입력으로 하는 낸드 게이트(ND14)와, 낸드 게이트(ND14)의 출력신호를 입력으로 하는 인버터(IN13)를 구비한다.
제2 모드 제어부(425)는 모드 제어신호(MODECTRL) 및 입력부(400)의 제2 출력신호를 입력으로 하는 낸드 게이트(ND15)와, 낸드 게이트(ND15)의 출력신호를 입력으로 하는 인버터(IN14)를 구비한다.
제1 구동부(430)는 소오스가 전원전압단(VDD)에 접속되고 드레인이 출력단에 접속되며 제1 모드 제어부(420)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP10)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 출력단에 접속되며 로우 프리차지 펄스(R3ACB_P)를 게이트 입력으로 하는 NMOS 트랜지스터(MN10)를 구비한다.
제2 구동부(435)는 소오스가 전원전압단(VDD)에 접속되고 드레인이 출력단에 접속되며 제2 모드 제어부(425)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP11)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 출력단에 접속되며 로우 프리차지 펄스(R3ACB_P)를 게이트 입력으로 하는 NMOS 트랜지스터(MN11)를 구비한다.
제1 래치부(440)는 제1 구동부(430)의 출력신호를 입력으로 하는 인버터(IN15)와, 인버터(IN15)와 함께 반전 래치를 구성하는 인버터(IN16)와, 인버터(IN15)의 출력신호를 입력으로 하여 제1 프리-디코딩 신호(LAXD<0>)를 출력하는 인버터(IN17)를 구비한다.
제2 래치부(445)는 제2 구동부(435)의 출력신호를 입력으로 하는 인버터(IN18)와, 인버터(IN18)와 함께 반전 래치를 구성하는 인버터(IN19)와, 인버터(IN18)의 출력신호를 입력으로 하여 제2 프리-디코딩 신호(LAXD<1>)를 출력하는 인버터(IN20)를 구비한다.
제1 리셋부(450)는 소오스가 접지전압단(VSS)에 접속되고 드레인이 제1 구동부(430)의 출력단에 접속되며 리셋 펄스(RSTPB)를 게이트 입력으로 하는 NMOS 트랜지스터(MN12)를 구비한다.
제2 리셋부(455)는 소오스가 접지전압단(VSS)에 접속되고 드레인이 제2 구동부(435)의 출력단에 접속되며 리셋 펄스(RSTPB)를 게이트 입력으로 하는 NMOS 트랜지스터(MN13)를 구비한다.
로우 프리차지 펄스 생성부(460)는 모드 제어신호(MODECTRL)에 응답하여 로우 액티브 신호(R3ACB)를 선택적으로 전달하기 위한 전달부(40)와, 전달부(40)의 출력신호를 일정 지연량만큼 반전 지연시키기 위한 반전 지연부(42)와, 모드 제어신호(MODECTRL), 전달부(40)의 출력신호, 반전 지연부(42)의 출력신호를 입력받아 로우 프리차지 펄스(R3ACB_P)를 출력하기 위한 출력부(44)를 구비한다.
여기서, 전달부(40)는 모드 제어신호(MODECTRL) 및 로우 액티브 신호(R3ACB)를 입력으로 하는 낸드 게이트(ND16)와, 낸드 게이트(ND16)의 출력신호를 입력으로 하는 인버터(IN21)로 구현할 수 있다.
반전 지연부(42)는 전달부(40)의 출력신호를 입력으로 하는 인버터 체인(IN22, IN23, IN24, IN25, IN26)으로 구현할 수 있다. 반전 지연부(42)에 구비된 인버터는 입력신호를 반전시킬 수 있도록 홀수 개로 구성하며, 인버터의 수는 로우 프리차지 펄스(R3ACB_P)의 펄스폭에 대응하여 배치한다.
출력부(44)는 모드 제어신호(MODECTRL), 전달부(40)의 출력신호, 반전 지연부(42)의 출력신호를 입력으로 하는 낸드 게이트(ND17)와, 낸드 게이트(ND17)의 출력신호를 입력으로 하는 인버터(IN27)로 구현할 수 있다.
도 5a 및 도 5b는 도 4에 도시된 로우 프리-디코더 회로의 타이밍 다이어그램으로, 이하 이를 참조하여 그 동작을 살펴본다.
우선, 도 5a는 반도체 메모리 장치가 X4 모드, X8 모드로 설정된 상태에서 노말 모드 동안의 동작을 나타내고 있다.
도 5a를 참조하면, 액티브 커맨드가 인가되면 뱅크 액티브 펄스(BAP)가 논리레벨 하이로 활성화되고, 뒤이어 로우 어드레스 인에이블 펄스(XAEP)가 논리레벨 하이로 활성화된다. 따라서, 입력부(400)의 제1 출력신호는 로우 어드레스(XA<13>)와 같은 논리레벨로 출력되며, 제2 출력신호는 로우 어드레스(XA<13>)와 반대 논리레벨로 출력된다.
노말 모드이기 때문에 리프레쉬 신호(REF)는 논리리벨 로우로 비활성화된 상태이고, X16 모드가 아니기 때문에 X16 모드 신호(SIG_X16) 역시 논리리벨 로우로 비활성화된 상태이다. 따라서, 모드 제어신호(MODECTRL)는 논리레벨 하이가 된다.
모드 제어신호(MODECTRL)가 논리레벨 하이이기 때문에 제1 및 제2 모드 제어부(420, 425)는 입력부(400)의 제1 및 제2 출력신호를 그대로 전달하게 된다. 따라서, 로우 어드레스(XA<13>)에 따라 제1 구동부(430)의 PMOS 트랜지스터(MP10) 또는 제2 구동부(435)의 PMOS 트랜지스터(MP11)가 선택적으로 턴온된다. 참고적으로, 액티브 동작 구간동안 로우 프리차지 펄스(R3ACB_P)는 논리레벨 로우 상태이기 때문에 제1 구동부(430)의 NMOS 트랜지스터(MN10), 제2 구동부(435)의 NMOS 트랜지스터(MN11)는 턴오프 상태가 된다.
결국, 제1 및 제2 래치부(440, 445)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 로우 어드레스(XA<13>)의 논리레벨에 따라 선택적으로 논리레벨 하이로 천이하고, 나머지 하나의 신호는 논리레벨 로우를 유지하게 된다. 반도체 메모리 장치의 초기화 동작시 제1 및 제2 리셋부(450, 455)의 NMOS 트랜지스터(MN12, MN13)가 일시적으로 턴온되어 제1 및 제2 구동부(430, 435)의 출력단을 모두 논리레벨 로우로 리셋시킨 상태이다. 또한, 액티브 커맨드 이전의 프리차지 동작에서 논리레벨 하이로 펄싱하는 로우 프리차지 신호(R3ACB_P)에 의해 제1 및 제2 래치부(440, 445)가 논리레벨 로우로 초기화된 상태이다.
한편, 프리차지 커맨드가 인가되면, 로우 프리차지 신호(R3ACB_P)가 일시적으로 논리레벨 하이가 된다. 따라서, 제1 및 제2 구동부(430, 435)의 NMOS 트랜지스터(MN10, MN11)가 턴온되고, 결국 제1 및 제2 래치부(440, 445)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 로우 어드레스(XA<13>)와 상관없이 모두 논리레벨 로우로 초기화된다.
도면에서는 로우 어드레스(XA<13>)가 논리레벨 로우인 경우를 나타낸 것으로, 해당 액티브 동작시 제1 프리-디코딩 신호(LAXD<0>)가 논리레벨 하이이고, 제2 프리-디코딩 신호(LAXD<1>)가 논리레벨 로우이다. 그러나, 로우 어드레스(XA<13>)가 논리레벨 하이인 경우에는 신호의 극성이 반대가 된다.
이와 같이 반도체 메모리 장치가 X4 모드, X8 모드로 설정된 상태에서 노말 모드 동작시에는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>) 중 어느 하나만 논리레벨 하이가 된다. 따라서, 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)의 논리레벨에 따라 도 1의 좌측 블럭(Block_L)의 워드라인 또는 우측 블럭(Block_R)의 워드라인이 선택적으로 활성화된다.
결국, 반도체 메모리 장치가 X4 모드, X8 모드로 설정된 상태에서 노말 모드 동안의 동작은 앞서 설명한 종래기술의 도 3a와 거의 동일하다.
다음으로, 도 5b는 반도체 메모리 장치가 X16 모드로 설정된 상태이거나, X4 모드, X8 모드로 설정된 상태에서 리프레쉬 모드 동안의 동작을 나타내고 있다.
도 5b를 참조하면, 액티브 커맨드가 인가되면 뱅크 액티브 펄스(BAP)가 논리레벨 하이로 활성화되고, 뒤이어 로우 어드레스 인에이블 펄스(XAEP)가 논리레벨 하이로 활성화된다. 따라서, 입력부(400)의 제1 출력신호는 로우 어드레스(XA<13>)와 같은 논리레벨로 출력되며, 제2 출력신호는 로우 어드레스(XA<13>)와 반대 논리레벨로 출력된다.
반도체 메모리 장치가 X16 모드로 설정된 상태라면 X16 모드 신호(SIG_X16)는 항상 논리레벨 하이로 활성화된 상태를 유지한다. 또한, 반도체 메모리 장치가 X4 모드 또는 X8 모드로 설정된 상태라면 X16 모드 신호(SIG_X16)가 논리레벨 로우로 비활성화 되겠지만, 리프레쉬 동작 중에는 리프레쉬 신호(REF)가 논리리벨 하이로 활성화된다. 따라서, 반도체 메모리 장치가 X16 모드로 설정된 상태이거나, X4 모드, X8 모드로 설정된 상태에서 리프레쉬 모드 동안에는 모드 제어신호(MODECTRL)는 논리레벨 로우가 되고, 제1 및 제2 모드 제어부(420, 425)는 입력부(400)의 제1 및 제2 출력신호와 관계없이 모두 논리레벨 로우를 출력하게 된다.
한편, 모드 제어신호(MODECTRL)는 논리레벨 로우이기 때문에 로우 프리차지 신호(R3ACB_P)는 로우 액티브 신호(R3ACB)의 천이와 관계없이 논리레벨 로우를 유지한다.
따라서, 제1 구동부(430)의 PMOS 트랜지스터(MP10), 제2 구동부(435)의 PMOS 트랜지스터(MP11)가 턴온 상태가 되고, 제1 구동부(430)의 NMOS 트랜지스터(MN10) 및 제2 구동부(435)의 NMOS 트랜지스터(MN11)는 턴오프 상태가 된다.
결국, 제1 및 제2 래치부(440, 445)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 모두 논리레벨 하이로 천이하게 된다.
한편, 프리차지 커맨드가 인가되더라도 로우 프리차지 신호(R3ACB_P)는 논리레벨 로우 상태를 계속 유지한다. 따라서, 제1 및 제2 래치부(440, 445)로부터 출력되는 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)는 로우 어드레스(XA<13>)와 상관없이 모두 논리레벨 하이 상태를 유지하게 된다.
이와 같이 본 실시예에 따르면 반도체 메모리 장치가 X16 모드로 설정된 상태에서는 동작 모드와 관계없이 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 하이로 고정된다.
또한, 반도체 메모리 장치가 X4 모드 또는 X8 모드로 설정된 상태라도 리프레쉬 동작이 계속 중이라면 뱅크가 액티브/프리차지를 반복하더라도 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)가 모두 논리레벨 하이로 고정된다. 참고적으로, 리프레쉬 모드를 탈출하면 도 5a와 도시된 바와 같이 동작하게 될 것이다.
즉, 본 실시예에 따른 반도체 메모리 장치는 X16 모드로 설정된 상태이거나, X4 모드 또는 X8 모드로 설정된 상태라도 리프레쉬 동작 구간에서는 뱅크가 액티브/프리차지를 반복하더라도 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)를 논리레벨 하이로 고정시켜 불필요한 토글링을 유발하지 않게 되며, 따라서 불필요한 전류의 소모를 방지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 로우 프리-디코더 회로를 나타낸 회로도로서, 전체 프리-디코더 중 MSB에 대응하는 단위 프리-디코딩 회로만을 나타낸 것이다.
본 실시예에 따른 로우 프리-디코더 회로는 기본적으로 종래기술(도 2)과 유사하게 구성되어 있다. 다만, 제1 및 제2 구동부(220A, 225A)의 풀다운 측에 모드 제어신호(MODECTRL)에 제어 받는 NMOS 트랜지스터(MN2, MN3)를 추가한 점이 다르다. 제1 구동부(220A)는 로우 액티브 신호(R3ACB) 및 제1 모드 제어부(210)의 출력신호에 제어 받는 풀업부와 로우 액티브 신호(R3ACB) 및 모드 제어신호(MODECTRL)에 제어 받는 풀다운부를 포함하여, 제1 프리-디코딩 신호(LAXD<0>)에 대응하는 출력단을 풀업/풀다운 구동한다.
제2 구동부(225A)는 로우 액티브 신호(R3ACB) 및 제2 모드 제어부(215)의 출력신호에 제어 받는 풀업부와 로우 액티브 신호(R3ACB) 및 모드 제어신호(MODECTRL)에 제어 받는 풀다운부를 포함하여, 제2 프리-디코딩 신호(LAXD<1>)에 대응하는 출력단을 풀업/풀다운 구동한다.
반도체 메모리 장치가 X4 모드, X8 모드로 설정된 상태에서 노말 모드 동안의 동작은 도 3a에 도시된 바와 다르지 않다.
모드 제어신호(MODECTRL)가 논리레벨 하이 상태이기 때문에 제1 및 제2 구동부(220A, 225A)의 NMOS 트랜지스터(MN2, MN3)는 항상 턴온 상태를 유지한다.
따라서, 액티브 동작시에는 로우 어드레스(XA<13>)의 논리레벨에 따라 제1 프리-디코딩 신호(LAXD<0>), 제2 프리-디코딩 신호(LAXD<1>)가 서로 다른 논리레벨로 출력된다. 또한, 프리차지 동작시에는 종래기술과 마찬가지로 제1 프리-디코딩 신호(LAXD<0>), 제2 프리-디코딩 신호(LAXD<1>)가 모두 논리레벨 로우로 초기화된다.
한편, 반도체 메모리 장치는 X16 모드로 설정된 상태이거나, X4 모드 또는 X8 모드로 설정된 상태라도 리프레쉬 동작 구간인 경우에는 모드 제어신호(MODECTRL)가 논리레벨 로우 상태이기 때문에 제1 및 제2 구동부(220A, 225A)의 NMOS 트랜지스터(MN2, MN3)는 턴오프 상태가 된다.
따라서, 일단 액티브 동작에서 제1 프리-디코딩 신호(LAXD<0>), 제2 프리-디코딩 신호(LAXD<1>)가 모두 논리레벨 하이로 천이한 이후에는 프리차지 동작시에도 그 레벨이 변경되지 않고 유지된다. 이는 제1 및 제2 구동부(220A, 225A)의 NMOS 트랜지스터(MN2, MN3)가 턴오프 되어 풀다운 경로 자체가 디스에이블 되기 때문이다.
이와 같이 본 실시예에 따른 반도체 메모리 장치는 X16 모드로 설정된 상태이거나, X4 모드 또는 X8 모드로 설정된 상태라도 리프레쉬 동작 구간에서는 뱅크가 액티브/프리차지를 반복하더라도 제1 및 제2 프리-디코딩 신호(LAXD<0>, LAXD<1>)를 논리레벨 하이로 고정시켜 불필요한 토글링을 유발하지 않게 되며, 따라서 불필요한 전류의 소모를 방지할 수 있다.
도면에서는 도시되지 않았으나, 본 실시예에 따른 반도체 메모리 장치 역시 도 4에 도시된 제1 및 제2 리셋부(450, 455)를 추가적으로 더 구비할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 사용된 트랜지스터 및 로직은 예컨대, 전술한 사용된 신호의 종류와 활성화 레벨에 따라 다른 트랜지스터 및 로직으로 대체되거나 생략할 수 있다.
또한, 전술한 실시예에서는 로우 어드레스의 MSB로 하프 페이지를 선택하는 경우를 일례로 들어 설명하였으나, 본 발명은 MSB가 아닌 특정 비트를 사용하여 하프 페이지를 선택하는 경우에도 적용된다.
또한, 전술한 실시예에서는 전체 페이지를 선택하는 모드와 관련된 신호로 리프레쉬 구간동안 활성화되는 리프레쉬 신호와 데이터 입/출력 폭 옵션 중 최상위 옵션에 대응하는 신호를 함께 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이 두 신호 중 어느 하나만을 사용하여 모드 제어신호를 생성하는 경우에도 적용된다.
또한, 전술한 실시예에서는 데이터 입/출력 폭 옵션 중 최상위 옵션이 X16인 경우를 일례로 들어 설명하였으나, 본 발명은 최상위 옵션이 X32, X64 등인 경우에도 적용된다.
400: 입력부 410: 제어신호 생성부
420: 제1 모드 제어부 425: 제2 모드 제어부
430: 제1 구동부 435: 제2 구동부
440: 제1 래치부 445: 제2 래치부
450: 제1 리셋부 455: 제2 리셋부
460: 로우 프리차지 펄스 생성부
420: 제1 모드 제어부 425: 제2 모드 제어부
430: 제1 구동부 435: 제2 구동부
440: 제1 래치부 445: 제2 래치부
450: 제1 리셋부 455: 제2 리셋부
460: 로우 프리차지 펄스 생성부
Claims (20)
- 로우 어드레스의 특정 비트로 하프 페이지를 선택하는 반도체 메모리 장치에 있어서,
뱅크 액티브 펄스 및 로우 어드레스 인에이블 펄스에 응답하여 상기 로우 어드레스의 특정 비트를 입력하기 위한 입력부;
전체 페이지를 선택하는 모드와 관련된 신호에 응답하여 모드 제어신호를 출력하기 위한 제어신호 생성부;
상기 모드 제어신호에 응답하여 상기 로우 어드레스의 특정 비트 및 그의 반전신호에 대응하는 상기 입력부의 제1 및 제2 출력신호를 전달하기 위한 제1 및 제2 모드 제어부;
상기 모드 제어신호 및 로우 액티브 신호에 응답하여 프리차지 구간 초기에 활성화되는 로우 프리차지 펄스를 생성하기 위한 로우 프리차지 펄스 생성부;
상기 로우 프리차지 펄스 및 상기 제1 모드 제어부의 출력신호에 응답하여 제1 프리-디코딩 신호에 대응하는 출력단을 풀업/풀다운 구동하는 제1 구동부;
상기 로우 프리차지 펄스 및 상기 제2 모드 제어부의 출력신호에 응답하여 제2 프리-디코딩 신호에 대응하는 출력단을 풀업/풀다운 구동하는 제2 구동부; 및
상기 제1 및 제2 구동부의 출력신호를 래치하기 위한 제1 및 제2 래치부
를 구비하는 반도체 메모리 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
리셋 펄스에 응답하여 상기 제1 래치부를 리셋하기 위한 제1 리셋부; 및
상기 리셋 펄스에 응답하여 상기 제2 래치부를 리셋하기 위한 제2 리셋부를 더 구비하는 반도체 메모리 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전체 페이지를 선택하는 모드와 관련된 신호는 데이터 입/출력 폭 옵션 중 최상위 옵션에 대응하는 신호인 반도체 메모리 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전체 페이지를 선택하는 모드와 관련된 신호는 리프레쉬 구간 동안 활성화되는 리프레쉬 신호인 반도체 메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전체 페이지를 선택하는 모드와 관련된 신호는 데이터 입/출력 폭 옵션 중 최상위 옵션에 대응하는 신호와 리프레쉬 구간 동안 활성화되는 리프레쉬 신호를 포함하는 반도체 메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 제어신호 생성부는 상기 데이터 입/출력 폭 옵션 중 최상위 옵션에 대응하는 신호와 상기 리프레쉬 신호를 입력으로 하여 상기 모드 제어신호를 출력하기 위한 노어 게이트를 구비하는 반도체 메모리 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 데이터 입/출력 폭 옵션 중 최상위 옵션은 X16 모드인 반도체 메모리 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 로우 프리차지 펄스 생성부는,
상기 모드 제어신호에 응답하여 상기 로우 액티브 신호를 선택적으로 전달하기 위한 전달부;
상기 전달부의 출력신호를 일정 지연량만큼 반전 지연시키기 위한 반전 지연부; 및
상기 모드 제어신호, 상기 전달부의 출력신호, 상기 반전 지연부의 출력신호를 입력받아 상기 로우 프리차지 펄스를 출력하기 위한 출력부를 구비하는 반도체 메모리 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 전달부는,
상기 모드 제어신호 및 상기 로우 액티브 신호를 입력으로 하는 낸드 게이트; 및
상기 낸드 게이트의 출력신호를 입력으로 하는 인버터를 구비하는 반도체 메모리 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 반전 지연부는 상기 전달부의 출력신호를 입력으로 하는 인버터 체인을 구비하는 반도체 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 출력부는,
상기 모드 제어신호, 상기 전달부의 출력신호, 상기 반전 지연부의 출력신호를 입력으로 하는 낸드 게이트; 및
상기 낸드 게이트의 출력신호를 입력으로 하는 인버터를 구비하는 반도체 메모리 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
제1 모드 제어부는,
상기 입력부의 제1 출력신호 및 상기 모드 제어신호를 입력으로 하는 낸드 게이트; 및
상기 낸드 게이트의 출력신호를 입력으로 하는 인버터를 구비하는 반도체 메모리 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
제2 모드 제어부는,
상기 입력부의 제2 출력신호 및 상기 모드 제어신호를 입력으로 하는 낸드 게이트; 및
상기 낸드 게이트의 출력신호를 입력으로 하는 인버터를 구비하는 반도체 메모리 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 구동부는,
소오스가 전원전압단에 접속되고 드레인이 출력단에 접속되며 상기 제1 모드 제어부의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터; 및
소오스가 접지전압단에 접속되고 드레인이 출력단에 접속되며 상기 로우 프리차지 펄스를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2 구동부는,
소오스가 전원전압단에 접속되고 드레인이 출력단에 접속되며 상기 제2 모드 제어부의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터; 및
소오스가 접지전압단에 접속되고 드레인이 출력단에 접속되며 상기 로우 프리차지 펄스를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
- 로우 어드레스의 특정 비트로 하프 페이지를 선택하는 반도체 메모리 장치에 있어서,
뱅크 액티브 펄스 및 로우 어드레스 인에이블 펄스에 응답하여 상기 로우 어드레스의 특정 비트를 입력하기 위한 입력부;
전체 페이지를 선택하는 모드와 관련된 신호에 응답하여 모드 제어신호를 출력하기 위한 제어신호 생성부;
상기 모드 제어신호에 응답하여 상기 로우 어드레스의 특정 비트 및 그의 반전신호에 대응하는 상기 입력부의 제1 및 제2 출력신호를 전달하기 위한 제1 및 제2 모드 제어부;
상기 로우 액티브 신호 및 상기 제1 모드 제어부의 출력신호에 제어 받는 풀업부와 로우 액티브 신호 및 상기 모드 제어신호에 제어 받는 풀다운부를 포함하여, 제1 프리-디코딩 신호에 대응하는 출력단을 구동하는 제1 구동부;
로우 액티브 신호 및 상기 제2 모드 제어부의 출력신호에 제어 받는 풀업부와 상기 로우 액티브 신호 및 상기 모드 제어신호에 제어 받는 풀다운부를 포함하여, 제2 프리-디코딩 신호에 대응하는 출력단을 구동하는 제2 구동부; 및
상기 제1 및 제2 구동부의 출력신호를 래치하기 위한 제1 및 제2 래치부
를 구비하는 반도체 메모리 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
리셋 펄스에 응답하여 상기 제1 래치부를 리셋하기 위한 제1 리셋부; 및
상기 리셋 펄스에 응답하여 상기 제2 래치부를 리셋하기 위한 제2 리셋부를 더 구비하는 반도체 메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 전체 페이지를 선택하는 모드와 관련된 신호는 데이터 입/출력 폭 옵션 중 최상위 옵션에 대응하는 신호, 리프레쉬 구간 동안 활성화되는 리프레쉬 신호 중 적어도 어느 하나를 포함하는 반도체 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
제1 구동부는,
소오스가 전원전압단에 접속되고 상기 제1 모드 제어부의 출력신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
소오스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고 드레인이 출력단에 접속되며 상기 로우 액티브 신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;
소오스가 접지전압단에 접속되고 상기 모드 제어신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고 드레인이 상기 출력단에 접속되며 상기 로우 액티브 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
제2 구동부는,
소오스가 전원전압단에 접속되고 상기 제2 모드 제어부의 출력신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
소오스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고 드레인이 출력단에 접속되며 상기 로우 액티브 신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;
소오스가 접지전압단에 접속되고 상기 모드 제어신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고 드레인이 상기 출력단에 접속되며 상기 로우 액티브 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/524,524 US8644089B2 (en) | 2012-06-15 | 2012-06-15 | Semiconductor memory device |
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| Application Number | Title | Priority Date | Filing Date |
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| US (1) | US8644089B2 (ko) |
| KR (1) | KR102021405B1 (ko) |
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| KR20180079811A (ko) * | 2017-01-02 | 2018-07-11 | 삼성전자주식회사 | 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치 |
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|---|---|---|---|---|
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