CN112133346B - 用于控制字线放电的设备和方法 - Google Patents

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Abstract

描述了用于控制字线放电的设备和方法。可以控制放电速率和/或所放电到的电压电平。在一些实施例中，可以将主字线驱动到多个低电势以控制子字线的放电。在一些实施例中，第一字驱动器线信号和/或第二字驱动器线信号可以被复位以控制子字线的放电。在一些实施例中，可以使用驱动所述主字线和所述第一字驱动器线信号和/或所述第二字驱动器线信号复位的组合来控制所述子字线的放电。

Description

用于控制字线放电的设备和方法
技术领域
本申请涉及一种半导体存储器，更特别涉及用于控制字线放电的设备和方法。
背景技术
以DRAM(动态随机存取存储器)为代表的半导体存储器装置包含具有在字线和位线之间的交叉处设置的存储器单元的存储器单元阵列。半导体存储器装置可以包含分层结构的主字线和子字线。主字线是位于上层的字线，并且由行地址的第一部分选择。子字线是位于下层的字线，并且基于相对应的主字线(MWL)和字驱动器线(FXL)来选择，所述字驱动器线由行地址的第二部分选择。
可以将半导体存储器装置(例如，DRAM)中包含的存储器单元阵列划分为多个存储器垫(mat)，以减小子字线和位线的布线电容。每个存储器垫包含相应的主字线，使得当使用行地址的第一部分选择主字线时，还同时确定待选择的存储器垫。
子字线的驱动过程由子字驱动器执行，并且当子字线被驱动到高电势时，存储器单元耦合到相对应的位线。另一方面，在子字线被驱动到低电势期间，存储器单元和位线保持为截止状态。在将子字线驱动到高电势时，相对高的电压被提供给存储器垫的子字驱动器。相反，在将子字线驱动到低电势时，相对低的电压被提供给存储器垫的子字驱动器。
重复访问特定子字线(通常被称为“行锤”)可能会导致附近子字线中的数据退化速率的增加。期望减少行锤事件的影响。
发明内容
一方面，本申请涉及一种设备，其包括：子字驱动器，其被配置成驱动子字线，其中所述子字驱动器包含在第一节点处耦合到所述子字线的晶体管；字驱动器控制电路，其被配置成提供第一控制信号和第二控制信号；和字驱动器，其被配置成接收所述第一和第二控制信号并将第一驱动信号提供给所述子字驱动器的所述晶体管的第二节点，所述字驱动器被配置成基于所述第一控制信号来提供处于作用状态的所述第一驱动信号并基于所述第二控制信号来提供具有电势的处于非作用状态的所述第一驱动信号。
另一方面，本申请涉及一种方法，其包括：响应于激活命令而将子字线驱动到字驱动器线的作用电势；响应于预充电命令和作用复位信号而将所述子字线放电到所述字驱动器线的第一非作用电势；和响应于非作用复位信号而将所述字驱动器线的所述第一非作用电势改变到第二非作用电势，其中所述第二非作用电势大于所述第一非作用电势。
另一方面，本申请涉及一种方法，其包括：响应于激活命令而将字驱动器线驱动到作用电势；将所述字驱动器线的所述作用电势提供给子字线；响应于预充电命令和作用复位信号而将所述字驱动器线驱动到第一非作用电势；向所述子字线提供所述第一非作用电势；响应于非作用复位信号而将所述字驱动器线驱动到第二非作用电势，所述第二非作用电势大于所述第一非作用电势；和向所述子字线提供所述第二非作用电势。
附图说明
图1是根据本公开的一个实施例的半导体装置的框图。
图2是根据本公开的一个实施例的半导体装置的布局的图。
图3是根据本公开的一个实施例的半导体装置的存储器单元阵列的存储体的配置的图。
图4是根据本公开的一个实施例的存储器单元阵列的存储体的一部分的示意图。
图5是根据本公开的一个实施例的主字驱动器的电路图。
图6是根据本公开的一个实施例的在驱动器电路的操作期间的各种信号的时序图。
图7是根据本公开的一个实施例的字驱动器的电路图。
图8A和8B是根据本公开的实施例的行解码器电路的框图。
图9是根据本公开的一个实施例的在驱动器电路的操作期间的各种信号的时序图。
图10是根据本公开的一个实施例的在驱动器电路的操作期间的各种信号的时序图。
具体实施方式
下面阐述某些细节以提供对本公开的各个实施例的实例的充分理解。然而，对于本领域的技术人员将显而易见的是，可以在没有这些特定细节的情况下实践本文描述的实例。此外，本文描述的本公开的特定实例不应被解释为将本公开的范围限制为这些特定实例。在其它实例中，并未详细示出公知的电路、控制信号、时序方案和软件操作，以便避免不必要地使本公开的实施例晦涩难懂。另外，诸如“耦合(couples/coupled)”之类的术语是指两个组件可以直接或间接电耦合。间接耦合可以暗示两个组件通过一或多个中间组件耦合。
半导体存储器装置可以包含分层结构的主字线和子字线。主字线是位于上层的字线，并且由行地址的第一部分选择。子字线(SWL)是位于下层的字线，并且基于相对应的主字线(MWL)和字驱动器线(FXL)来选择，所述字驱动器线由行地址的第二部分选择。MWL可以由主字驱动器(MWD)驱动，并且字驱动器线FXL可以由字驱动器(FXD)驱动。必须将MWL和FXL都驱动到作用状态，才能在存储器装置中选择期望的子字线SWL。
一些研究表明，由于行锤事件而导致的数据退化可能是由当晶体管的沟道消失时在背栅区域中生成的自由电子引起的。不受特定理论的束缚，在一些应用中，可以通过降低沟道耗散速率来减轻行锤效应。如本文所述，可以控制子字线的放电。例如，可以控制子字线放电速率和/或子字线所放电到的电压。如本文所述，在一些实施例中，可以通过将主字线MWL驱动到第一低电势且随后驱动到小于第一电势的第二低电势来控制子字线的放电。第二低电势可以是负电压。在一些实施例中，主字线MWL可以被驱动到具有负电压的单个低电势。在一些实施例中，可以通过复位第一字驱动器线信号和/或第二字驱动器线信号来控制子字线的放电。在一些实施例中，子字线的放电可以通过将主字线MWL驱动到一或多个低电势和复位第一字驱动器线信号和/或第二字驱动器线信号的组合来控制。在一些应用中，控制子字线的放电可以减少行锤事件的影响。
图1是根据本公开的一个实施例的半导体装置10的框图。在本公开的一些实施例中，半导体装置10可以是动态随机存取存储器(DRAM)。半导体装置10包含存储器单元阵列11。存储器单元阵列11包含彼此交叉的多个子字线SWL和多个位线BL，其中存储器单元MC设置在交叉点处。SWL可以由子字驱动器SWD驱动。为了清楚起见，在图1中仅示出了一个SWL、SWD、BL和MC。多个主字线MWL和字驱动器线FXL耦合在行解码器电路12和SWD之间。主字线MWL和字驱动器线FXL的选择由行解码器电路12执行。具体地，行解码器电路12可以控制主字驱动器(MWD)和字驱动器(FXD)以选择主字线MWL和字驱动器线FXL。为了清楚起见，仅示出了一个MWD和FXD。位线BL的选择由列解码器电路13执行。感测放大器18耦合到相对应的位线BL，并且耦合到本地I/O线对LIOT/B。本地IO线对LIOT/B经由传输门TG 19耦合到主IO线对MIOT/B，所述传输门TG 19用作到读取/写入放大器和缓冲器15的开关。
转向对半导体装置10中包含的多个外部端子的说明，多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24以及电源端子25和26。
地址端子21被提供有地址信号ADD。提供给地址端子21的地址信号ADD经由命令/地址输入电路31传输到地址解码器电路32。地址解码器电路32接收地址信号ADD，并且将解码行地址信号XADD提供给行解码器电路12并将解码列地址信号YADD提供给列解码器电路13。
命令端子22被提供有命令信号COM。命令信号COM可以包含一或多个单独的信号。输入到命令端子22的命令信号COM经由命令/地址输入电路31输入到命令解码器电路34。命令解码器电路34对命令信号COM进行解码以提供各种内部命令信号。例如，命令解码器电路34可以响应于激活命令而激活激活信号ACT和/或响应于刷新命令而激活刷新信号REF。例如，内部命令可以包含用于选择字线的行命令信号和用于选择位线的列命令信号(例如，读取命令或写入命令)。
当发出行激活命令并且向行地址及时提供激活命令且向列地址及时提供读取命令时，从由这些行地址和列地址指定的存储器单元阵列11中的存储器单元MC读取读取数据。更具体地，行解码器电路12选择由行地址RA(由XADD指示)指示的主字线MWL、字驱动器线FXL和子字线SWL，使得相关联的存储器单元MC随后耦合到位线BL。读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24外部输出。类似地，当发出行激活命令并且向行地址及时提供激活命令且向列地址及时提供写入命令时，输入/输出电路17可以在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17和读取/写入放大器15被提供给存储器单元阵列11，并且写入由行地址和列地址指定的存储器单元MC中。
在一些实施例中，行解码器电路12可以包含字驱动器控制电路40。字驱动器控制电路40可以从命令解码器电路34接收激活信号ACT。在一些实施例中，字驱动器控制电路40可以接收另外的信号。字驱动器控制电路40可以将控制信号提供给行解码器电路12中包含的一或多个字驱动器，例如主字驱动器MWD和/或字驱动器FXD。
装置10可以包含用于执行刷新操作的刷新控制电路16。刷新操作可以是自动刷新操作和/或其它刷新操作。在一些实施例中，刷新命令可以从外部发出到装置10并且提供给命令解码器电路34，所述命令解码器电路34将命令提供给刷新控制电路16和行解码器电路12。在一些实施例中，可以定期地由装置10的组件(例如，在内部由刷新控制电路16或命令解码器电路34)提供刷新命令。刷新控制电路16可以将刷新地址R_ADD提供给行解码器电路12，所述刷新地址可以指示用于进行刷新操作的行地址。
时钟端子23分别被提供有外部时钟信号CK和/CK。这些外部时钟信号CK和/CK彼此互补并且被提供给时钟输入电路35。时钟输入电路35接收外部时钟信号CK和/CK并提供内部时钟信号ICLK。内部时钟信号ICLK被提供给内部时钟发生器36，并且因此，基于从命令/地址输入电路31接收的内部时钟信号ICLK和时钟启用信号CKE来提供相位控制的内部时钟信号LCLK。DLL电路可以用作内部时钟发生器36，但并不限于此。相位控制的内部时钟信号LCLK被提供给输入/输出电路17，并且用作用于确定读取数据DQ的输出时序的时序信号。
电源端子25被提供有电源电压VDD1、VDD2和VSS。这些电源电压VDD1、VDD2和VSS被提供给内部电压发生器电路39。内部电压发生器电路39提供各种内部电压VPP、VOD、VARY、VPERI、VEQ、VCCP、VDRV、VNRD、VNWL和VOFF。
在一些实施例中，内部电势VCCP、VDRV、VNRD和VOFF是可以主要在行解码器电路12中使用的电势。VSS也可以由行解码器电路12使用。例如，在一些实施例中，VSS可以用作低电势，而VCCP可以用作高电势。在一些实施例中，VNRD可以是负电压。在一些实施例中，VOFF可以是低电势，但却是大于VSS的电势。行解码器电路12将主字线MWL和子字线SWL(基于地址信号ADD选择)驱动到与高电势(例如，3.1V)相对应的VCCP电平，使得存储器单元MC的单元晶体管导通，但其详细描述将在稍后给出。
内部电势VARY和VEQ是待由感测放大器18、传输门19和/或读取/写入放大器15使用的电势。当感测放大器18被激活时，通过将成对位线中的一个驱动到VARY电平而将另一个驱动到VSS电平来放大所读出的读取数据。内部电势VPERI用作大多数外围电路(例如，命令/地址输入电路31)的电源电势。通过使用相较于外部电势VDD电势更低的内部电势VPERI作为这些外围电路的电源电势，可以减少半导体装置10的功耗。
电源端子26被提供有电源电压VDDQ和VSSQ。这些电源电压VDDQ和VSSQ被提供给输入/输出电路17。电源电压VDDQ和VSSQ可以是分别与提供给电源端子25的电源电压VDD2和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可以用于输入/输出电路17，使得由输入/输出电路17生成的电源噪声不会传播到装置10的其它电路块。
图2是根据本公开的一个实施例的半导体装置的存储器单元阵列的示范性布局的图。在本公开的一些实施例中，存储器单元阵列可以包含在图1中示出的半导体装置10的存储器单元阵列11中。
图2中示出的实例的存储器单元阵列200被划分为十六个存储体BK0到BK15。可以将行解码器电路(例如，图1的行解码器电路12；在图2中未示出)设置在相邻的存储体之间和/或在外围电路区域PE中。在外围电路区域PE中，可以设置各种外围电路和外部端子(图2中未示出)。
图3是根据本公开的一个实施例的存储器单元阵列的存储体300的示范性配置的图。在本公开的一些实施例中，图2的存储体BK0到BK15可以各自包含图3的存储体300的配置。在一些实施例中，存储体300可以包含在图1中示出的半导体装置10的存储器单元阵列11中。
如图3中所示，存储体300包含多个存储器垫区域MAT0-3。在图3中示出的实例中，存储体300具有四个存储器垫区域，但是在其它实例中，存储体300可以包含更多或更少的存储器垫区域。如存储器垫区域MAT1中的虚线所指示，每个存储器垫区域可以被划分为多个子区域SUBMAT1-0-3。尽管图3中示出的实例包含四个子区域，但是在其它实例中，存储器垫区域MAT0-3可以包含更多或更少的子区域。每个子区域SUBMAT1-0-3可以包含在Y方向上对准的多个存储器垫(例如，32、64、128)。在一些实施例中，子区域中的多个存储器垫可以进一步细分成多组。例如，SUBMAT1-0可以包含64个存储器垫，并且所述存储器垫可以被组织成八组，每组八个。为了清楚起见，在图3中未示出各个存储器垫。在一些实施例中，每个子区域SUBMAT1-0-3的存储器垫可以与相对应的IO(例如，DQ焊盘)相关联。
子字驱动器操作由行解码器电路(图3中未示出)控制，例如图1的行解码器电路12。当向其输入行地址RA时，行解码器通过激活由行地址RA指示的适当的主字驱动器(MWD)和适当的字驱动器(FXD)来选择子字线。在图3示出的实例中，针对主字驱动器MWD示出了一个块，但是，主字驱动器MWD块可以包含多个主字驱动器MWD。类似地，针对字驱动器FXD示出了两个块，但是每个字驱动器FXD块可以包含多个字驱动器FXD。例如，如果每个存储器垫区域MAT包含四个子区域，并且每个子区域包含64个存储器垫，则主字驱动器MWD块可以包含128个MWD，每个MWD均被配置成激活相对应的主字线(MWL)。继续本实例，每个字驱动器FXD块可以包含八个字驱动器FXD，每个字驱动器FXD被配置成激活相对应的字驱动器线(FXL)。在图3中示出的实例中，行地址RA的位3-15编码主字线MWL，而行地址RA的位0-2编码字驱动器线FXL。然而，可以使用其它编码方案。
图4是根据本公开的一个实施例的存储体400的一部分的示意图。在本公开的一些实施例中，图4中示出的存储体400的一部分可以包含在图3的存储体300、图2的存储器单元阵列200和/或图1的存储器单元阵列11中。
子字线彼此相邻，并且由不同子字驱动器组的子字驱动器SWD0-7驱动。相对应的主字信号(未示出)、驱动信号FX和低电势VSS(未示出)被提供给子字驱动器SWD0-7。在一些实施例中，可以提供其它电势，例如负电压VNRD和/或低电势VOFF。在一些实施例中，主字信号和驱动信号FX是可以分别由行解码器电路(例如，图1中示出的行解码器电路12)中包含的主字驱动器MWD0-N和字驱动器FXD 404基于参考图3描述的行地址RA而提供的信号。主字信号通过主字线(图4中未示出)被提供给子字驱动器SWD0-7，而驱动信号FX通过字驱动器线402被提供给子字驱动器SWD0-7。
主字线MWL可以在相应的存储器垫(例如，图3中的SUBMAT1-0中的存储器垫)的阵列区域上延伸，以将主字信号提供给存储器垫的子字驱动器组，以激活存储器垫的子字驱动器SWD0-7。也就是说，当主字驱动器MWD被激活时，它可以将作用主字信号提供给所述垫的所有子字驱动器SWD0-7。如下所述，驱动信号FX包含互补信号FXT和FXF。字驱动器FXD404的每个字驱动器线402向每个垫中的至少一个子字驱动器SWD提供驱动信号FX。在图4中示出的实例中，字驱动器FXD 404包含偶数字驱动器406和奇数字驱动器408。偶数字驱动器406向每个存储器垫的偶数子字驱动器SWD0、SWD2、SWD4和SWD6提供相应的驱动信号，而奇数字驱动器408向每个存储器垫的奇数子字驱动器SWD1、SWD3、SWD5和SWD7提供相应的驱动信号。然而，在其它实例中，可以使用其它布置。在图4中示出的实例中，字驱动器FXD的每个线可以耦合到每个存储器垫中的相对应的子字驱动器SWD0-7。例如，FXL 5可以耦合到每个存储器垫的子字驱动器SWD5。
在图4中示出的示范性存储器操作中，行地址RA已经指示，MWD1应当被激活(例如，被选择)，并且与字驱动器线FXL 5相关联的奇数字驱动器FXD 408应当被激活(例如，被选择)。因此，在存储器操作的至少一部分持续时间(例如，作用时间段)内，与MWD1相关联的主字线MWL(图4中未示出)和字驱动器线FXL 5上的驱动信号(例如，FXT和FXF)可以被驱动到作用状态，以激活子字驱动器SWD5 416。
如阴影区域412所示，与主字驱动器MWD0、MWDn相关联的子字线410保持非作用，即使与字驱动器线FXL 5相关联的子字线也是如此。然而，由与经激活MWD1和FXL 5相关联的子字驱动器SWD5 416驱动的子字线414被激活以允许沿着子字线414访问存储器单元。因此，与MWD1相关联的所选择存储器垫的所选择子字线SWL被相对应的经激活子字驱动器SWD5驱动到高电势。在一些实例中，所选择存储器垫的其它子字驱动器SWD可将相应的经取消选择子字线SWL驱动到低电势以保持非作用。在一些实例中，经取消选择存储器垫(例如，与MWD0和MWDn相关联的存储器垫)的子字驱动器SWD保持去激活，并且未向经取消选择存储器垫MAT的子字线SWL提供电压。也就是说，尽管子字驱动器SWD可以由作用主字驱动器MWD或作用字驱动器FXD启用，但是为了被激活，子字线SWL必须与耦合到经激活字驱动器FXD和经激活主字驱动器MWD的子字驱动器SWD相关联。在已经访问了所选择子字线SWL的存储器单元之后，然后通过如本文所述去激活MWD和/或FXD来使所选择子字线SWL放电到低电势。
根据本公开的一些实施例，子字线SWL以受控方式被放电。例如，可以控制子字线SWL的放电速率和/或子字线SWL所放电到的电压。
图5是根据本公开的一个实施例的主字驱动器MWD 500的电路图。在一些实施例中，MWD 500可以包含在图1、图3和/或图4中的主字驱动器中。针对上下文，还示出了子字驱动器SWD 502。在一些实施例中，SWD 502可以包含在图1和4的子字驱动器中。
在图5中示出的实施例中，SWD 502包含P沟道型场效应晶体管P1和N沟道型场效应晶体管N1和N2。晶体管P1和N1分别在节点505和507处彼此串联耦合，并且主字线MWL分别提供给栅电极503和509。驱动信号FXT被提供给晶体管P1的节点501(例如，漏极或源极)，而低电势被提供给晶体管N1的节点511(例如，漏极或源极)。尽管低电势在图5中为VNWL，但是也可以使用其它电势(例如，接地、负电压)。晶体管P1和N1的节点(例如，漏极或源极)耦合到子字线SWL。驱动信号FXF被提供给晶体管N2的栅极515，其节点513(例如，漏极或源极)耦合到子字线SWL，并且低电势被提供给节点517(例如，漏极或源极)。如前所述，主字线MWL由主字驱动器MWD 500提供，并且驱动信号FXT和FXF由字驱动器(图5中未示出)在字驱动器线FXL上提供。
主字线MWL在被选择时提供低电平，并且驱动信号FXT和FXF是在被选择时分别变为高电平和低电平的信号。驱动信号FXT和FXF是互补信号。当主字线MWL和驱动信号FXT和FXF被激活(例如，MWL和FXF为低值并且FXT为高值)时，晶体管N1和N2未被激活，但晶体管P1被激活以提供FXT信号，以激活相对应的子字线SWL。相反，当主字线MWL处于非作用状态，并且驱动信号FXT和FXF中的任何一个也处于非作用状态时，相对应的子字线SWL处于非作用状态。作用和非作用状态下子字线SWL被驱动到的电势可以至少部分地基于FXT和/或FXF信号和/或MWL的电势。例如，当FXT被驱动到VCCP并且FXF被驱动到VSS时，子字线SWL在被MWL激活时可以被驱动到VCCP。
返回到主字驱动器MWD 500，可以提供各种信号来控制MWD 500的操作。在图5中示出的实例中，MWD 500可以接收作用行主字线信号ARMWL、激活行地址信号RAdd和负主字线启用信号NMWLEn。在一些实施例中，控制信号可以由字驱动器控制电路(例如，图1中示出的字驱动器控制电路40)提供。在一些实施例中，RAdd和/或ARMWL可以由地址解码器电路(例如，图1中的地址解码器32)提供。在其它实施例中，RAdd和/或ARMWL可以由行解码器电路(例如，图1中示出的行解码器电路12)中的地址解码器逻辑至少部分地基于由地址解码器电路提供的地址信号(例如，XADD)提供。
MWD 500可以包含主字线启用电路506、主字线激活电路508和负主字线启用电路510。主字线启用电路506可以接收ARMWL，主字线激活电路508可以接收RAdd，并且负主字线启用电路510可以接收NMWLEn。在一些实施例中，主字线启用电路506可以启用主字线，也就是说，主字线启用电路506可以控制MWL是否可以被驱动到作用状态。在一些实施例中，当MWL被启用(例如，被主字线启用电路506启用)时，主字线激活电路508可以控制何时将MWL驱动到作用状态。在一些实施例中，负主字线启用电路510可以控制主字线MWL在被激活时被驱动到的电势。在图5中示出的实例中，负主字线启用电路510确定MWL在被激活时是被驱动到VNRD还是VSS。
在一些实施例中，主字线启用电路506包含P沟道晶体管P2，所述P沟道晶体管P2耦合在节点(例如，源极或漏极)519处的高电势(例如，图5中示出的VCCP)和节点523处的主字线MWL之间。P2的栅极521可以接收ARMWL。主字线启用电路506可以包含在节点531处耦合到P2的节点523的N沟道晶体管N3。N3还可以在栅极533处接收ARMWL。N3的节点535可以耦合到主字线激活电路508。在图5中的实例中，N3的节点535耦合到N沟道晶体管N8的节点571。
在一些实施例中，主字线激活电路508可以包含P沟道晶体管P3，所述P沟道晶体管P3耦合在节点525处的高电势(例如，VCCP)和节点529处的主字线MWL之间。主字线激活电路508可以包含P沟道晶体管P4。P4的节点537可以耦合到高电势(例如，VCCP)。P4的栅极539可以接收RAdd。P4的节点541可以耦合到N沟道晶体管N8的节点567。N8的栅极569可以耦合到足以激活N8的激活电势(例如，VCCP)。N8的节点571可以耦合到主字线启用电路506。在一些实施例中，可以省略晶体管N8，并且P4的节点541可以耦合到主字线启用电路506。在一些实施例中，N8的节点571可以进一步耦合到N沟道晶体管N4的节点543。N4的栅极545可以耦合到足以激活N4的激活电势(例如，VCCP)。在一些实施例中，可以省略N4。N4的节点547可以耦合到N沟道晶体管N5的节点549。N5的栅极551可以接收RAdd。N5的节点553可以耦合到负主字线启用电路510。在图5中示出的实例中，N5的节点553耦合到N沟道晶体管N6的节点555和N沟道晶体管N7的节点561。
负主字线启用电路510可以包含分别具有耦合到主字线激活电路508的节点555和561的N沟道晶体管N6和N7。N6的节点559和N7的节点565可以耦合到低电势。在一些实施例中，N6可以耦合到比N7更低的电势。例如，如图6中所示，N6耦合到VNRD(其在一些实施例中可以是负电压)，并且N7耦合到VSS(其在一些实施例中可以是零电压)。N6的栅极557可以接收NMWLEn，而N7的栅极563可以从反相器504接收反相的NMWLEn信号。
在操作中，当ARMWL为低值时，晶体管P2可以处于作用状态，而N3可以处于非作用状态。这可以通过P2将MWL耦合到VCCP，从而将MWL驱动到非作用(例如，高电势)状态。因此，当ARMWL为低值时，无论RAdd和NMWLEn的状态如何，MWL都可能处于非作用状态。
当ARMWL为高值时，P2处于非作用状态，而N3处于作用状态。因此，MWL的状态可以至少部分地基于RAdd和/或NMWLEn的状态。例如，当RAdd为低值时，N5处于非作用状态，而P3和P4处于作用状态。这可以通过P3和/或P4将MWL耦合到VCCP，从而无论NMWLEn的状态如何都将MWL驱动到非作用高值状态。当RAdd为高值时，N5处于作用状态，而P3和P4处于非作用状态。当NMWLEn为低值时，N6处于非作用状态，而N7处于作用状态。因此，MWL被驱动到VSS(一个作用低值)。当NMWLEn为高值时，N6处于作用状态，而N7处于非作用状态。在本状态下，MWL被驱动到VNRD(一个作用低值，在一些实施例中可以是负电压)。
在一些实施例中，MWL可以被驱动到两个不同的作用低电势。在MWL处于作用状态的同时将MWL驱动到较低电压(例如，负电压)至少一段时间可以控制SWL的放电。例如，与在一些实施例中将MWL驱动到低电压(例如，0.0V、0.5V)相比，将MWL驱动到负电压(例如，-0.5V、-1.0V)可以增加SWD 502的P1的导电率，并且因此，增加了SWL的放电速率。在其它实施例中，在MWD 500处于作用状态的整个时间内，MWL可以被驱动到负电压。在这些实施例中，当RAdd和ARMWL处于作用状态时，NMWLEn保持高值并将N6保持激活以将MWL耦合到VNRD。
图6是根据本公开的一个实施例的在驱动器电路的操作期间的各种信号的时序图600。在一些实施例中，时序图600可以示出在存储器访问操作(例如，激活)期间的驱动器电路的操作。在本公开的一些实施例中，可以根据时序图600的示范性操作来操作图5的驱动器电路。将参考图5的驱动器电路来描述时序图600。然而，图6的实例不限于MWD 500的具体实施例。
时序图600示出了信号NMWLEn、ARMWL和RAdd的状态。时序图600进一步示出了主字线MWL和子字线SWL的状态。示出了驱动信号FXT和FXF。驱动信号FXT和FXF可以由字驱动器FXD(例如，图1、3和/或4中示出的字驱动器)提供。在一些实施例中，时序图600中示出的信号R2ACTF和R1ACTT可以控制驱动信号FXT和FXF的状态。在一些实施例中，信号R2ACTF和R1ACTT可以由字驱动器控制电路(例如，图1中的字驱动器控制电路40)提供。尽管在时序图600中针对上下文提供了R2ACTF、R1ACTT、FXF和FXT，但是时序图600中示出的这些信号的具体实施方案对于驱动器电路(例如，MWD 500)的操作并非必需。字驱动器FXD以及驱动信号FXT和FXF的控制的示范性实施方案参考图7-10提供。然而，可以使用其它字驱动器FXD以及驱动信号FXT和FXF的控制。
在T0之前的某个时间，由包含字驱动器的存储器装置接收激活命令。作为响应，内部激活信号ACT可以转变到作用状态。内部激活信号ACT可以由字驱动器控制电路(例如，图1中示出的字驱动器控制电路40)接收。这可以在T0或其左右至少部分地响应于所激活的激活信号ACT而激活R2ACTF和/或R1ACTT。尽管未示出，但是可以将地址信号与ACT信号一起提供给存储器装置以选择MWL和SWL进行激活。可以在T0或其左右响应于地址信号和/或ACT而激活ARMWL和RAdd。在一些实施例中，可以由字驱动器控制电路提供ARMWL和/或RAdd。在一些实施例中，ARMWL和/或RAdd可以由行解码器电路(例如，图1中示出的行解码器电路12)的另一组件提供。
在T1或其左右，选择主字线MWL可以响应于作用ARMWL和RAdd信号(例如，图6中示出的实例中的高电势)而转变到作用状态(例如，图6中示出的实例中的低电势VSS)。参考图5，当ARMWL和RAdd为高值时，晶体管P2、P3和P4处于非作用状态，而晶体管N3、N4和N5处于作用状态。NMWLEn处于非作用状态(例如，图6中示出的实例中的低电势)，因此晶体管N6处于非作用状态，而晶体管N7处于作用状态。因此，MWL经由晶体管N3、N4、N5和N7被驱动到VSS。
同样在T1或其左右，字驱动器信号FXT和FXF可以转变到它们的作用状态。在图6中示出的实例中，FXT具有高电势作用状态(例如，VCCP)，而FXF具有低电势作用状态(例如，VSS)。FXT和FXF可以至少部分地响应于R2ACTF和R1ACTT而转变到作用状态。
在T2或其左右，选择子字线可以响应于MWL、FXT和FXF的激活而被驱动到作用状态(例如，图6中示出的实例中的高电势VCCP)。参考图5，在子字驱动器SWD中，晶体管P1可以处于作用状态，而晶体管N1和N2可以处于非作用状态，以驱动选择SWL。SWL可以经由晶体管P1耦合到FXT的VCCP。
在T3之前的某个时间，可以由存储器装置接收预充电命令。作为响应，内部预充电信号PRE可以转变到作用状态。至少部分地响应于预充电信号PRE，字驱动器控制电路可以在T3或其左右激活NMWLEn。NMWLEn的激活可以去激活晶体管N7并激活晶体管N6。这可以经由晶体管N7将MWL从VSS去耦，并且可以经由晶体管N6将MWL耦合到VNRD。因此，MWL可以在T4或其左右被驱动到负电压(例如，图6中示出的实例中的大约-0.5伏)。在图6中示出的实例中，响应于预充电命令PRE，R2ACTF在T3左右转变到高值。作为响应，在T4或其左右，FXT被驱动到非作用电势(图6中示出的实例中的VOFF)。在一些实施例(例如，图6中示出的实施例)中，VOFF可以是大于非作用电势VSS的非作用电势。在T4或其左右，SWL通过SWD 502的激活P1被驱动到非作用电势VOFF，与FXT电势相同。
在一些实施例中，将MWL驱动到负电压可以增加通过晶体管P1将SWL驱动到驱动信号FXT的电压的速率。在一些实施例中，将MWL驱动到负电压可以确保当将FXT驱动到大于VSS的非作用电压时，可以将SWL驱动到FXT的电压。也就是说，在一些实施例中，将MWL驱动到负电压可以至少部分地控制SWL的放电速率和/或SWL所放电到的电压。
在T5或其左右，NMWLEn返回到非作用状态(例如，图6中示出的实例中的低电势)，并且MWL通过晶体管N7被驱动到VSS。此后不久，在T6或其左右，ARMWL和RADD转变到非作用状态(例如，图6中示出的实例中的低电势)，这去激活晶体管N5和N3并激活晶体管P2、P3和P4。因此，MWL经由晶体管P2和P3被驱动到非作用电势(例如，图6中示出的实例中的VCCP)。在一些实施例中，NMWLEn可以与ARMWL和RADD同时转变到非作用状态，而MWL可以直接从VNRD被驱动到VCCP。
在图6中示出的实例中，R1ACTT在T6或其左右转变到非作用状态(例如，低电势)。作为响应，FXT和FXF均被驱动到非作用状态。在图6中示出的实例中，FXT被驱动到VSS，而FXF被驱动到VCCP。
MWL、FXT和FXF的去激活会去激活晶体管P1并激活晶体管N1和N2。因此，SWL被驱动到非作用电势VNWL。在一些实施例(例如，图6中示出的实施例)中，VNWL可以低于VOFF。在一些实施例中，VNWL可以与VSS相同。
总之，在存储器激活序列期间(例如，响应于激活命令ACT)，MWL可以被驱动到第一低电势(例如，VSS)。响应于预充电命令，MWL可以被驱动到第二低电势(例如，VNRD)，所述第二低电势可以低于第一低电势。在一些实施例中，第二低电势可以是负电压。在激活序列之后，MWL可以返回到高电势(例如，非作用状态)。
在一些实施例中，MWL可以在存储器激活序列的整个持续时间内而不是仅在预充电阶段被驱动到负电压。例如，在MWL被激活的持续时间内，NMWLEn可以保持作用。在另一实例中，可以改进MWD 500以省略负主字线启用电路510。具体地，可以不包含晶体管N6、N7和信号NMWLEn。在本实例中，晶体管N5可以直接耦合到VNRD。在这些实施例中，当主字线被主字线启用电路506启用时，主字线激活电路508可以响应于激活行地址信号而将MWL驱动到所述电势。然而，在一些应用中，由于电场较大，在整个激活时间段中将MWL驱动到负电压可能会增加一或多个晶体管(例如，晶体管P1)的退化。
在一些实施例中，通过将主字线MWL驱动到负电压来控制子字线SWL的放电可以减轻行锤对子字线SWL的影响。在一些实施例中，子字线SWL的放电可以另外地或可替代地由字驱动器FXD以及驱动信号FXT和FXF控制。
图7是根据本公开的一个实施例的字驱动器FXD 700的电路图。在一些实施例中，FXD 700可以包含在图1、图3和/或图4中的字驱动器中。针对上下文，还示出了子字驱动器SWD 702。在一些实施例中，SWD 702可包含在图1和4的子字驱动器中。在一些实施例中，耦合到SWD 702的MWL可以由主字驱动器MWD(例如，图1中示出的MWD、图3中示出的MWD、或图4中示出的MWD、或图5中示出的MWD 500)提供。在一些实施例中，SWD 702可以与SWD 502基本相同。因此，为了简洁起见，省略了SWD 702的结构和操作的详细讨论。
在一些实施例中，字驱动器FXD 700可以接收一或多个信号。在图7中示出的实例中，FXD 700接收控制信号R2ACT、控制信号R1ACT、驱动信号复位控制信号ResetFxT和地址选择信号AddSel。在一些实施例中，信号可以由行解码器电路(例如，图1中示出的行解码器电路12)的地址解码器逻辑和/或字驱动器控制电路提供。
在一些实施例中，字驱动器FXD 700可以包含FXT驱动器750和FXF驱动器760(例如，第一和第二驱动信号驱动器)。FXT驱动器750可以接收R2ACT、ResetFxT和驱动信号FXF并且提供驱动信号FXT。FXF驱动器760可以接收AddSel信号和R1ACT信号并且提供驱动信号FXF。
FXT驱动器750可以包含在节点701处耦合到高电势(例如，VCCP)的P沟道晶体管P2。第二P沟道晶体管P3可以在节点707处耦合到P2的节点705。晶体管P3的节点711可以耦合到N沟道晶体管N3的节点713。可以在节点711和713之间提供字驱动信号FXT。N3的节点717可以耦合到N沟道晶体管N4的节点719和N沟道晶体管N5的节点725。N5的节点729可以耦合到低电势(例如，VSS)。N4的节点723可以耦合到N沟道晶体管N6的节点731和N沟道晶体管N7的节点737。N6的节点735可以耦合到低电势(例如，VSS)。N7的节点741可以耦合到低电势(例如，VOFF)。在一些实施例中，N7可以耦合到比N6更高的电势(例如，VOFF可以大于VSS)。反相器704可以接收信号R2ACT，并且将反相的R2ACT信号提供给P2的栅极703和N4的栅极721。N6的栅极733可以接收ResetFxT。N7的栅极739可以从反相器706接收反相的ResetFxT信号。P3的栅极709和N5的栅极727可以从FXF驱动器760接收字驱动信号FXF。N3的栅极715可以耦合到足以激活N3的电势(例如，VCCP)。在一些实施例中，低电势VSS可以与子字驱动器702的低电势VNWL相同。
FXF驱动器760可以包含在节点743处耦合到高电势(例如，VCCP)的P沟道晶体管P4。晶体管P4可以与N沟道晶体管N8、N9和N10串联耦合。晶体管N10的节点765可以耦合到低电势(例如，VSS)。P沟道晶体管P5可以在节点767处耦合到高电势(例如，VCCP)，并且耦合到P4的节点747和N8的节点749。FXF驱动器760可以包含在节点773处耦合到高电势的P沟道晶体管P6。晶体管P6可以与N沟道晶体管N11和N12串联耦合。N12的节点789可以耦合到低电势(例如，VSS)。FXF驱动器760可以包含在节点791处耦合到高电势(例如，VCCP)的P沟道晶体管P7。晶体管P7可以与N沟道晶体管N13和N14串联耦合。N14的节点714可以耦合到低电势(例如，VSS)。可以在P7的节点795和N13的节点797之间提供字驱动信号FXF。P4的栅极745和N9的栅极757可以接收信号AddSel。N8的栅极751可以接收足以激活N8的电势(例如，VCCP)。N10的栅极763和P5的栅极769可以接收控制信号R1ACT。P6的栅极775和N12的栅极787可以耦合到P5的节点771、P4的节点747和N8的节点749。N11的栅极781可以耦合到足以激活N11的电势(例如，VCCP)。P7的栅极793和N14的栅极712可以耦合到P6的节点777和N11的节点779。N13的栅极799可以耦合到足以激活N13的电势(例如，VCCP)。
如图7中所示，在一些实施例中，晶体管P4和N9、晶体管P5和N10、晶体管P6和N12以及晶体管P7和N14可以用作反相器。晶体管P4和N9可以提供反相的AddSel，而晶体管P5和N10可以提供反相的R1ACT。然而，晶体管P5和N10仅在AddSel处于作用状态时才有效。晶体管P6和N12可以提供从P4和P5的节点接收的信号，而晶体管P7和N14可以提供从P7的节点795接收的反相的信号作为FXF。因此，在其它实施例中，FXF驱动器760可以包含提供反相器的等效功能的不同晶体管和/或逻辑电路系统。
在一些实施例中，可以包含晶体管N3、N8、N11和/或N13以保持FXD 700中的电压和/或电流。在一些实施例中，可以省略晶体管N3、N8、N11和/或N13。
FXD 700可以至少部分地基于信号R2ACT、ResetFxT、AddSel和R1ACT来激活和去激活字驱动信号FXT和FXF。字驱动信号的激活和去激活可以启用/禁用和/或激活/去激活子字线SWL。在一些实施例中，子字线SWL的放电可以至少部分地通过字驱动信号FXT和FXF的激活和去激活来控制。将分别参考图9和10中的时序图900和1000来提供FXD 700的操作的更详细的解释。
图8A和8B分别是根据本公开的实施例的地址解码器逻辑802A和802B以及字驱动器控制电路804A和804B的框图。在一些实施例中，图8A和8B中示出的地址解码器逻辑和/或字驱动器控制电路可以包含在图1中的行解码器电路12中。在一些实施例中，图8A和8B中示出的地址解码器逻辑和/或字驱动器控制电路可以向字驱动器(例如，图1、3、4中的字驱动器FXD和图7中的字驱动器FXD 700)提供一或多个信号。
关注图8A，字驱动器控制电路804A可以包含复位控制逻辑806A。地址解码器逻辑802A可以接收地址(例如，XADD)并提供地址选择信号AddSel。在一些实施例中，所述地址可以由地址解码器电路(例如，图1中示出的地址解码器电路32)提供。地址解码器逻辑802A可以向与所接收的地址相关联的字驱动器提供作用AddSel信号。
字驱动器控制电路804A可以接收激活信号ACT或预充电信号PRE和复位信号Reset。字驱动器控制电路804A可以提供控制信号R2ACT、ResetFxT和R1ACT。在一些实施例中，ACT/PRE和Reset可以由命令解码器电路(例如，图1中示出的命令解码器电路34)提供。在一些实施例中，字驱动器控制电路804A可以至少部分地基于接收作用激活信号ACT或预充电信号PRE来激活或去激活R2ACT和ResetFxT。
在一些实施例中，Reset信号可以由复位控制逻辑806A接收。复位控制逻辑806A可以至少部分地基于Reset信号来转变R1ACT的状态。在一些实施例中，R1ACT的状态可以至少部分地基于ACT/PRE和Reset信号两者。
转向图8B，字驱动器控制电路804B可以包含复位控制逻辑806B。地址解码器逻辑802B可以接收地址(例如，XADD)并提供地址选择信号AddSel。在一些实施例中，所述地址可以由地址解码器电路(例如，图1中示出的地址解码器电路32)提供。地址解码器逻辑802B可以向与所接收的地址相关联的字驱动器提供作用AddSel信号。
字驱动器控制电路804B可以接收激活信号ACT或预充电信号PRE和复位信号Reset，并且提供控制信号R2ACT、ResetFxT和R1ACT。在一些实施例中，ACT/PRE和Reset可以由命令解码器电路(例如，图1中示出的命令解码器电路34)提供。在一些实施例中，字驱动器控制电路804B可以至少部分地基于接收作用激活信号ACT或预充电信号PRE来激活或去激活R2ACT和R1ACT。在一些实施例中，Reset信号可以由复位控制逻辑806B接收。复位控制逻辑806B可以至少部分地基于Reset信号来转变ResetFxT的状态。
在一些实施例中，字驱动器控制电路804A和804B可以被组合成单行解码器。可以提供另外的逻辑(未示出)以选择行解码器的操作模式。在一些实施例中，存储器装置可以包含字驱动器控制电路804A和804B两者，并且可以提供选择信号(未示出)以选择用于存储器操作的字驱动器控制电路。也可以使用字驱动器控制电路804A和804B的其它组合来提供两个行解码器电路的功能。
图9是根据本公开的一个实施例的在驱动器电路和字驱动器控制电路的操作期间的各种信号的时序图900。在一些实施例中，时序图900可以示出在存储器访问操作(例如，激活)期间的驱动器电路和FX驱动器控制电路的操作。在本公开的一些实施例中，可以根据时序图900的示范性操作来操作图7的驱动器电路和字驱动器控制电路804A。将参考图7的驱动器电路和图8A中示出的字驱动器控制电路804A来描述时序图900。然而，图9的实例不限于FXD 700和字驱动器控制电路804A的具体实施例。
时序图900示出了控制信号Reset、R2ACT和R1ACT的状态。时序图900进一步示出了驱动信号FXT、FXF、主字线MWL和子字线SWL的状态。MWL可以由主字驱动器MWD(例如，图1、3、4中示出的主字驱动器和/或图5中示出的MWD 500)提供。尽管针对时序图900中的上下文示出了MWL的状态，但是时序图900中示出的MWL的具体操作不是驱动器电路(例如，图7中示出的FXD 700或图8A中示出的字驱动器控制电路804A)的操作所必需的。在一些实施例中，信号R2ACT、R1ACT可以由字驱动器控制电路(例如，图8A中示出的字驱动器控制电路804A)提供。在一些实施例中，Reset信号可以由字驱动器控制电路接收。
在T0之前的某个时间，由包含字驱动器的存储器装置接收激活命令。作为响应，内部激活信号ACT可以转变到作用状态。激活信号ACT可以由字驱动器控制电路(例如，图1中示出的字驱动器控制电路40)接收。响应于激活信号ACT，字驱动器控制电路可以在T0或其左右将R1ACT转变到作用状态(例如，图9中示出的实例中的高电势)。尽管在图9中未示出，但是可以在内部激活信号ACT的时间或其左右提供地址信号。字驱动器控制电路可以将地址选择AddSel信号(图9中未示出)转变到作用状态。
响应于作用AddSel和R1ACT信号，FXF驱动器760可以将FXF驱动到作用状态(例如，图9中示出的实例中的低电势)。更具体地，作用AddSel和R1ACT信号可以激活晶体管N9、N10、P6和N14并去激活晶体管P4、P5、N12和P7。这可以在T1或其左右通过N14将FXF驱动到VSS。低FXF信号可以去激活晶体管N5并激活晶体管P3。
进一步响应于ACT信号，R2ACT可以在T1或其左右转变到作用状态(例如，图9中示出的实例中的高电势)。这可以使FXT驱动器750在T2或其左右将FXT转变到作用状态(例如，图9中示出的高电势)。具体地，作用R2ACT信号可以激活晶体管P2并去激活晶体管N4，并且通过P2和P3将FXT驱动到VCCP。此外，由于FXF为低值，晶体管N5处于非作用状态，因此FXT不会通过N5耦合到VSS。尽管在图9中未示出，但FXT驱动器750可以接收ResetFxT信号，但是当晶体管N4处于非作用状态时，ResetFxT的状态不相关。
如图9中所示，在T1或其左右，MWL可以被驱动到作用状态(例如，图9中示出的低电势)。响应于驱动信号FXT和FXF以及MWL的激活，子字线SWL在T2或其左右被驱动到作用状态(例如，图9中示出的实例中的高电势)。例如，参考图7，SWD 702的晶体管P1被激活，而晶体管N1和N2被去激活，并且SWL经由晶体管P1被驱动到VCCP。
在T3之前的某个时间，可以接收预充电命令。响应于预充电命令，提供了作用内部预充电信号PRE。响应于预充电信号PRE，字驱动器控制电路可以在T3或其左右将R2ACT转变到非作用状态(例如，图9中示出的实例中的低电势)。非作用R2ACT信号可以激活N4并去激活P2。这可以在T4或其左右开始通过N4将FXT驱动到低电势。FXT被驱动到低电势VOFF还是低电势VSS至少部分地取决于ResetFxT的状态。
同样在T3或其左右，Reset信号转变到作用状态(例如，图9中示出的实例中的高电势)。在一些实施例中，Reset信号可以响应于预充电信号PRE而激活。在其它实施例中，Reset信号可以独立于预充电信号PRE而转变。响应于作用Reset信号，字驱动器电路可以在T3或其左右将R1ACT转变到非作用状态(例如，图9中示出的实例中的低电势)。这可以去激活晶体管N10、P6和N14并激活晶体管P5、N12和P7。因此，在T4或其左右，FXF可以被驱动到非作用状态(例如，图9中示出的实例中的高电势)。FXF的这种暂时去激活可以被称为复位FXF。“暂时的”或“暂时地”是指信号在存储器操作期间信号通常处于信号的作用或非作用时间段的持续时间或剩余持续时间中未保持某一状态。非作用FXF信号可以去激活晶体管P3并激活晶体管N5。这使FXT被驱动到VSS，如同其在晶体管P2处与VCCP断开并通过晶体管N5连接到通向低电势的路径。
当FXF被驱动到非作用状态时，晶体管N2被激活，这将FXT(经由晶体管P1)和SWL耦合到低电势(例如，图9中示出的实例中的VNWL)。因此，在T5或其左右，FXT继续放电，并且SWL开始通过N2向低电势放电。在一些实施例中，FXF可以一次性地转变，使得FXT不浮动并且其放电不被中断。
在T4或其左右，Reset返回到非作用状态(例如，图9中示出的实例中的低电势)。响应于非作用Reset信号，字驱动器电路可以在T4或其左右将R1ACT转变回到作用状态。这可以再次激活晶体管N10、P6和N14并去激活晶体管P5、N12和P7，以在T5或其左右将FXF驱动回到作用状态。作用FXF信号可以去激活晶体管N2和N5并重新激活晶体管P3。这可以允许FXT在T6或其左右通过FXT驱动器750被驱动到VSS或VOFF。可以基于ResetFxt的状态来确定哪个低电势VSS或VOFF。在图9中示出的实例中，FXT在T6或其左右被驱动到VOFF。因此，在本实例中，ResetFxT在T6处于低电势。由于晶体管N2被去激活，因此SWL在T6或其左右被驱动到与FXT相同的电势。在本实例中，SWL被驱动到VOFF。
SWL的电势在FXF被暂时去激活时的下降幅度可以至少部分地基于FXF被去激活的时间段。FXF被去激活的时间长度可以至少部分地基于复位脉冲的宽度(例如，Reset信号处于作用状态的时间段)。因此，如果期望SWL进一步放电到VNWL，则可以加宽复位脉冲。如果前往SWL的电势的下降幅度较小，则可以缩短复位脉冲。
在T7，字驱动器控制电路可以将R1ACT转变到非作用状态。这可以响应于预充电命令、时序逻辑和/或其它信号。如前所述，这可以使FXF在T8或其左右被驱动到非作用状态。在一些实施例中，ResetFxT可以转变到高电势并且激活晶体管N6并去激活晶体管N7，这可以使FXT在T8被驱动到VSS。然而，在其它实施例中，FXT可能已经在T6被驱动到VSS。等到稍后的时间再将FXT从VOFF驱动到VSS可以允许SWL向VOFF放电而不是立即向VSS放电，从而控制SWL从作用到非作用的放电。同样在T8，MWL可以转变到非作用状态(例如，图9中示出的实例中的高电势)。非作用FXF和MWL可以去激活P1并激活N1和N2，这可以在T8或其左右将SWL驱动到VNWL(例如，从FXT的VOFF到VNWL)。
尽管示出了在T3之后将MWL驱动到负电压，但是不必将MWL驱动到负电压以通过驱动信号FXF和FXT控制SWL的放电。也就是说，在一些实施例中，MWL可以在其被激活的整个时间中保持单个低电势(例如，VSS，0V)。然而，在一些实施例中，时序图900中示出的将MWL驱动到负电压可以提供另外的对SWL的放电的控制。也就是说，在存储器操作期间，可以由主字驱动器MWD和字驱动器FXD两者来控制SWL的放电。
当以参考时序图900描述的方式操作字驱动器FXD 700时，在一些实施例中，可以改进FXD 700以省去晶体管N6和N7以及信号ResetFxT。取而代之的是，晶体管N4可以直接耦合到低电势，例如VSS或VOFF。在这些实施例中，FXT将在T6或其左右被直接驱动到低电势(例如，VSS)，而不是被驱动到第一低电势(例如，VOFF，通过晶体管N7)，随后被驱动到第二低电势(例如，VSS，通过晶体管N6)，如时序图900中所示。
在图9中示出的实施例中，在FXF的复位期间，SWL可以通过晶体管N2放电。因此，可以通过复位FXF(例如，复位FXF的宽度)来控制SWL的放电。在一些应用中，当Reset信号处于作用状态时，可能并不期望SWL达到VNWL。在一些应用中，SWL可能会迅速放电，并且控制复位脉冲的宽度以防止SWL达到VNWL(或另一不期望的低电势)可能很困难。在这些情况下，可能期望通过更缓和的途径来使SWL放电。
图10是根据本公开的一个实施例的在驱动器电路和字驱动器控制电路的操作期间的各种信号的时序图1000。在一些实施例中，时序图1000可以示出在存储器访问操作(例如，激活)期间的驱动器电路和字驱动器控制电路的操作。在本公开的一些实施例中，可以根据时序图1000的示范性操作来操作图7的驱动器电路和字驱动器控制电路804B。将参考图7的驱动器电路和图8B的字驱动器控制电路804B来描述时序图1000。然而，图10的实例不限于FXD 700和字驱动器控制电路804B的具体实施例。
时序图1000示出了控制信号ResetFxT、R2ACT和R1ACT的状态。时序图1000进一步示出了FXT、FXF、MWL和SWL的状态。MWL可以由主字驱动器MWD(例如，图1、3、4中示出的主字驱动器和/或图5中示出的MWD 500)提供。尽管在时序图1000中针对上下文示出了MWL的状态，但是时序图1000中示出的MWL的具体操作对于驱动器电路(例如，图7中示出的FXD 700和图8B中示出的字驱动器控制电路804B)的操作并非必需。在一些实施例中，信号ResetFxT、R2ACT和R1ACT可以由字驱动器控制电路(例如，图8B中示出的字驱动器控制电路804B)提供。
在T0之前的某个时间，由包含字驱动器的存储器装置接收激活命令。作为响应，内部激活信号ACT可以转变到作用状态。激活信号ACT可以由字驱动器控制电路(例如，图1中示出的字驱动器控制电路40)接收。响应于激活信号ACT，字驱动器控制电路可以在T0或其左右将R1ACT转变到作用状态(例如，图10中示出的实例中的高电势)。尽管在图10中未示出，但是可以在激活信号ACT的时间或其左右提供地址信号。字驱动器控制电路可以将地址选择AddSel信号(图10中未示出)转变到作用状态。
响应于作用AddSel和R1ACT信号，FXF驱动器760可以将FXF驱动到作用状态(例如，图10中示出的实例中的低电势)。更具体地，作用AddSel和R1ACT信号可以激活晶体管N9、N10、P6和N14并去激活晶体管P4、P5、N12和P7。这可以在T1或其左右通过N14将FXF驱动到VSS。
进一步响应于ACT信号，R2ACT可以在T1或其左右转变到作用状态(例如，图10中示出的实例中的高电势)。这可以使FXT驱动器750在T2或其左右将FXT转变到作用状态(例如，图10中示出的高电势)。具体地，作用R2ACT信号可以激活晶体管P2并去激活晶体管N4，并且通过P2将FXT驱动到VCCP。此外，由于FXF为低值，晶体管P3处于作用状态，但晶体管N5处于非作用状态，因此FXT不会通过N5耦合到VSS。FXT驱动器750可以接收非作用(例如，图10中示出的实例中的低电势)ResetFxT信号。这激活N7并去激活N6。然而，当晶体管N4处于非作用状态时，ResetFxT的状态与FXT的状态不相关。
如图10中所示，在T1或其左右，MWL可以被驱动到作用状态(例如，图10中示出的低电势)。响应于驱动信号FXT和FXF以及MWL的激活，子字线SWL在T2或其左右被驱动到作用状态(例如，图10中示出的实例中的高电势)。例如，参考图7，SWD702的晶体管P1被激活，晶体管N1和N2被去激活，并且SWL经由晶体管P1被驱动到VCCP。
在T3之前的某个时间，可以接收预充电命令。响应于预充电命令，提供了作用内部预充电信号PRE。响应于预充电信号PRE，字驱动器控制电路可以在T3或其左右将R2ACT转变到非作用状态(例如，图10中示出的实例中的低电势)。非作用R2ACT信号可以激活N4并去激活P2。同样在T3或其左右，ResetFxT信号可以转变到作用状态(例如，图10中示出的实例中的高电势)。在一些实施例中，字驱动器控制电路可以至少部分地基于作用Reset信号的接收(图10中未示出)而将ResetFxt转变到作用状态。例如，响应于作用Reset信号，图8B的字驱动器控制电路804B提供作用ResetFxT信号。作用ResetFxT信号可以激活晶体管N6并去激活晶体管N7。因此，FXT被驱动到VSS。这种暂时将FXT驱动到VSS(与VOFF相反)可以被称为复位FXT。
因为FXT开始通过晶体管N6放电到VSS，所以SWL在T4或其左右开始通过晶体管P1放电到与FXT相同的电势。然而，SWL的放电可能受到P1的栅极和源极(例如，MWL的作用低电势和SWL的下降电势)之间的电压差的限制。因此，尽管SWL可以被驱动到与FXT相同的电势，但是在FXT复位时，它可能无法达到FXT的电势。
在T5或其左右，字驱动器电路可以使ResetFxT返回到非作用状态(例如，图10中示出的低电势)。这可以激活晶体管N7并去激活晶体管N6。因此，FXT可以在T5或其左右经由晶体管N7被驱动到VOFF。在一些实施例中，使FXT返回到大于第一低电势(例如，VSS)的第二低电势(例如，VOFF)可以降低晶体管P1的电流驱动能力。在一些应用中，可能期望将FXT保持为第一低电势以增加晶体管P1的电流驱动能力，因为它可以允许SWL更快地放电。然而，在其它应用中，降低晶体管P1的电流驱动能力(例如，更快地将FXT切换到较高的第二低电势)可以减少晶体管P1的工艺依赖性特性的波动的影响。这可以降低跨字驱动器的时序统一的难度。
在T6，字驱动器控制电路可以将R1ACT转变到非作用状态(例如，图10中示出的实例中的低电势)。这可以响应于作用预充电信号PRE、时序逻辑和/或其它信号。非作用R1ACT信号可以去激活晶体管N10、P6和N14并激活晶体管P5、N12和P7。因此，FXF可以在T7或其左右被驱动到非作用状态(例如，图10中示出的实例中的高电势)。非作用FXF信号可以去激活晶体管P3并激活晶体管N5。同样在T7或其左右，MWL可以转变到非作用状态(例如，图9中示出的实例中的高电势)。非作用FXF和MWL可以去激活P1并激活N1和N2，这可以在T7或其左右将FXT和SWL驱动到VNWL。
尽管示出了在T3之后将MWL驱动到负电压，但是但是不必将MWL驱动到负电压以通过驱动信号FXF和FXT控制SWL的放电，如图10中所示。也就是说，在一些实施例中，MWL可以在MWL被激活的整个时间中保持单个低电势(例如，VSS，0V)。然而，在一些实施例中，时序图1000中示出的将MWL驱动到负电压可以提供另外的对SWL的放电的控制。也就是说，在存储器操作期间，可以由主字驱动器MWD和字驱动器FXD两者来控制SWL的放电。
本文描述的设备和方法可以控制子字线的放电。例如，可以控制放电速率和/或子字线所放电到的电压。如本文所述，在一些实施例中，可以通过将主字线MWL驱动到第一低电势且随后驱动到小于第一电势的第二低电势来控制子字线的放电。第二低电势可以是负电压。在一些实施例中，MWL可以被驱动到具有负电压的单个低电势。在一些实施例中，可以通过复位第一字驱动器线信号和/或第二字驱动器线信号来控制子字线的放电。在一些实施例中，可以通过驱动主字线MWL和复位第一字驱动器线信号和/或第二字驱动器线信号的组合来控制子字线的放电。在一些应用中，如本文所述的控制子字线的放电可以减少行锤事件的影响。
从前述内容可以理解，尽管本文出于说明的目的已经描述了本公开的具体实施例，但是可以在不脱离本公开的精神和范围的情况下进行各种改进。因此，本公开的范围不应限于本文描述的任何具体实施例。

Claims (20)

1.一种用于控制字线放电的设备，其包括：
子字驱动器，其被配置成驱动子字线，其中所述子字驱动器包含在第一节点处耦合到所述子字线的晶体管；
字驱动器控制电路，其被配置成提供第一控制信号和第二控制信号；和
字驱动器，其被配置成接收所述第一和第二控制信号并将第一驱动信号提供给所述子字驱动器的所述晶体管的第二节点，所述字驱动器被配置成基于所述第一控制信号来提供处于作用状态的所述第一驱动信号并基于所述第二控制信号来提供具有电势的处于非作用状态的所述第一驱动信号。
2.根据权利要求1所述的设备，其中所述第一控制信号至少部分地基于激活信号，并且所述第二控制信号至少部分地基于复位信号。
3.根据权利要求2所述的设备，其中所述激活信号和所述复位信号由命令解码器电路提供。
4.根据权利要求1所述的设备，其中当所述晶体管被激活时，所述子字线被驱动到所述第一驱动信号的所述电势。
5.根据权利要求4所述的设备，其中所述晶体管包括P沟道晶体管，并且所述P沟道晶体管由主字线激活。
6.根据权利要求1所述的设备，其中所述字驱动器包括驱动信号驱动器，所述驱动信号驱动器被配置成接收所述第一控制信号和所述第二控制信号并提供所述第一驱动信号，其中所述驱动信号驱动器被配置成：
当所述第一控制信号处于作用状态时，将所述第一驱动信号驱动到高电势；
当所述第一控制信号处于非作用状态且所述第二控制信号处于作用状态时，将所述第一驱动信号驱动到第一低电势；和
当所述第一控制信号处于非作用状态且所述第二控制信号处于非作用状态时，将所述第一驱动信号驱动到第二低电势，其中所述第一低电势小于所述第二低电势。
7.根据权利要求6所述的设备，其中所述驱动信号驱动器包括：
第一P沟道晶体管，其被配置成在第一节点处耦合到所述高电势；
第二P沟道晶体管，其在第一节点处耦合到所述第一P沟道晶体管的第二节点；
第一N沟道晶体管，其在第一节点处耦合到所述第二P沟道晶体管的第二节点，其中所述第一P沟道晶体管的栅极和所述第一N沟道晶体管的栅极被配置成接收反相的所述第一控制信号；
第二N沟道晶体管，其在第一节点处耦合到所述第二P沟道晶体管的所述第二节点，其中所述第二P沟道晶体管的栅极和所述第二N沟道晶体管的栅极被配置成从所述字驱动器电路接收第二驱动信号；
第三N沟道晶体管，其在第一节点处耦合到所述第一N沟道晶体管的第二节点并在第二节点处耦合到所述第一低电势，其中所述第三N沟道晶体管的栅极被配置成接收所述第二控制信号；和
第四N沟道晶体管，其在第一节点处耦合到所述第一N沟道晶体管的所述第二节点并在第二节点处耦合到所述第二低电势，其中所述第四N沟道晶体管的栅极被配置成接收反相的所述第二控制信号。
8.根据权利要求7所述的设备，其中所述驱动信号驱动器进一步包括：第五N沟道晶体管，其耦合在所述第二P沟道晶体管和所述第二N沟道晶体管之间，其中所述第五N沟道晶体管的栅极耦合到激活电势。
9.根据权利要求7所述的设备，其中当所述第二驱动信号处于非作用状态时，将所述第一驱动信号和所述子字线驱动到第三低电势。
10.根据权利要求9所述的设备，其中所述第三低电势等于所述第一低电势。
11.根据权利要求7所述的设备，其中所述第二驱动信号至少部分地基于由所述字驱动器控制电路提供的第三控制信号。
12.根据权利要求11所述的设备，其中所述第三控制信号至少部分地基于激活信号。
13.根据权利要求12所述的设备，其中所述激活信号由命令解码器电路提供。
14.一种用于控制字线放电的方法，其包括：
响应于激活命令而将子字线驱动到字驱动器线的作用电势；
响应于预充电命令和作用复位信号而将所述子字线放电到所述字驱动器线的第一非作用电势；
响应于非作用复位信号而将所述字驱动器线的所述第一非作用电势改变到第二非作用电势，其中所述第二非作用电势大于所述第一非作用电势；和
将所述子字线放电到所述第二非作用电势。
15.根据权利要求14所述的方法，其中在所述预充电命令之后接收所述作用复位信号。
16.根据权利要求14所述的方法，其进一步包括将主字线驱动到作用电势以选择耦合到所述子字线的子字驱动器。
17.根据权利要求14所述的方法，其进一步包括将第二字驱动器线驱动到作用状态，其中所述字驱动器线至少部分地基于所述第二字驱动器线的所述作用状态被驱动到所述作用电势。
18.一种用于控制字线放电的方法，其包括：
响应于激活命令而将字驱动器线驱动到作用电势；
将所述字驱动器线的所述作用电势提供给子字线；
响应于预充电命令和作用复位信号而将所述字驱动器线驱动到第一非作用电势；
向所述子字线提供所述第一非作用电势；
响应于非作用复位信号而将所述字驱动器线驱动到第二非作用电势，所述第二非作用电势大于所述第一非作用电势；和
向所述子字线提供所述第二非作用电势。
19.根据权利要求18所述的方法，其中将所述字驱动器线的所述作用电势、所述第一非作用电势和所述第二非作用电势提供给所述子字线包括激活耦合在所述字驱动器线和所述子字线之间的晶体管。
20.根据权利要求18所述的方法，其进一步包括：
选择耦合到所述字驱动器线的字驱动器；和
选择耦合到所述子字线的子字驱动器。
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