CN116434801A - 主字线驱动器 - Google Patents

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CN116434801A CN202310032363.2A CN202310032363A CN116434801A CN 116434801 A CN116434801 A CN 116434801A CN 202310032363 A CN202310032363 A CN 202310032363A CN 116434801 A CN116434801 A CN 116434801A
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Abstract

本公开涉及主字线驱动器。在一些实例中，主字线驱动器可包含晶体管，所述晶体管通过信号至少部分地基于行地址在接通状态与高电阻状态之间驱动。在两个状态中，所述晶体管都可将主字线维持在不活动状态中。当处于所述高电阻状态时，所述晶体管可由将所述主字线驱动到活动状态的解码器越控。在一些实例中，主字线驱动器可包含维持在高电阻状态中的晶体管，所述晶体管与可通过信号至少部分地基于行地址在接通状态与断开状态之间驱动的另一晶体管并联耦合。当所述另一晶体管处于所述断开状态时，所述高电阻状态晶体管可由将主字线驱动到活动状态的解码器越控。

Description

主字线驱动器
技术领域
本公开大体上涉及半导体存储器装置，且具体地说，涉及主字线驱动器。
背景技术
例如动态随机存取存储器(DRAM)的半导体存储器装置包含存储器单元阵列，所述存储器单元阵列具有安置在字线(例如，行)与位线(例如，列)之间的相交点处的存储器单元。半导体存储器装置可包含具有主字线(MWL)和子字线(或简称为字线)的阶层式字线结构。主字线由相应主字线驱动器(MWD)驱动，且定位在上部阶层处，且由行地址的第一部分选择。字线由相应子字线驱动器(SWD)驱动且定位在下部阶层处，且基于对应主字线和由行地址的第二部分选择的字驱动器线(FX)来选择。字驱动器线FX可由字驱动器(FXD)驱动。字驱动器线FX和字驱动器FXD还可分别称为相位驱动器线和相位驱动器。必须将MWL和FX两者驱动到活动状态以选择所需子字线。
虽然阶层式字线结构可促进存储器结构具有某些优点(例如位线中的电容减小)，但阶层式字线结构相较于非阶层式结构可能需要额外电路系统。因此，提供具有较小和/或较少组件的驱动器可为合意的。
发明内容
根据本公开的方面，提供一种设备。所述设备包括：主字线；第一晶体管，其耦合于第一电位与所述主字线之间，其中所述第一晶体管经配置以在启用信号处于第一状态时处于接通状态，且在所述启用信号处于第二状态时处于高电阻状态；以及第二晶体管，其耦合于第二电位与所述主字线之间，其中所述第二晶体管经配置以在提供到所述第二晶体管的栅极的地址信号处于第一状态时处于接通状态，且经配置以在所述地址信号处于第二状态时处于断开状态，其中当所述第二晶体管处于所述断开状态时，所述主字线被驱动到所述第一电位，且当所述第二晶体管处于所述接通状态且所述第一晶体管处于所述高电阻状态时，所述主字线被驱动到所述第二电位。
根据本公开的另一方面，提供一种设备。所述设备包括：主字线；第一晶体管，其耦合于第一电位与所述主字线之间，其中所述第一晶体管经配置以在提供到所述第一晶体管的栅极的第一地址信号处于第一状态时处于接通状态，且经配置以在所述第一地址信号处于第二状态时处于断开状态；第二晶体管，其耦合于所述第一电位与所述主字线之间，其中所述第二晶体管经配置以处于高电阻状态；以及第三晶体管，其耦合于第二电位与所述主字线之间，其中所述第二晶体管经配置以在提供到所述第三晶体管的栅极的所述第一地址信号处于所述第二状态时处于接通状态，且经配置以在所述地址信号处于所述第一状态时处于断开状态，其中当所述第一晶体管处于所述接通状态时，所述主字线被驱动到所述第一电位。
根据本公开的又一方面，提供一种方法。所述方法包括：将参考电位提供到耦合于第一电位与主字线之间的第一晶体管的栅极，其中所述参考电位经配置以将所述第一晶体管置于高电阻状态；将地址信号提供到耦合于第二电位与所述主字线之间的第二晶体管的栅极，其中当所述地址信号处于第一状态时，所述第二晶体管处于接通状态，且当所述地址信号处于第二状态时，所述第二晶体管处于断开状态；以及当所述第二晶体管处于所述断开状态时，将所述主字线驱动到所述第一电位；或当所述第二晶体管处于所述接通状态时，将所述主字线驱动到所述第二电位。
附图说明
图1为根据本公开的至少一个实施例的设备的框图。
图2是根据本公开中所描述的一些实例的半导体装置的存储器存储体的实例配置的图。
图3是根据本公开中所描述的一些实例的存储器存储体的一部分的示意图。
图4为主字线驱动器的电路图。
图5为根据本公开的至少一个实施例的主字线驱动器。
图6为根据本公开的至少一个实施例的主字线驱动器。
图7为根据本公开的至少一个实施例的行解码器电路的一部分。
图8是根据本公开的至少一个实施例的方法的流程图。
具体实施方式
下文阐述某些细节以提供对本公开的各种实施例的实例的充分理解。然而，应了解，本文中所描述的实例可在没有这些特定细节的情况下实践。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、时序协议和软件操作，以免不必要地混淆本公开的实施例。另外，例如“耦合(couples和coupled)”的术语意味着两个组件可直接或间接地电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。由图式展示的各种半导体结构的形状和尺寸未按比例绘制。举例来说，布局图仅作为实例提供，且可针对实际半导体装置修改形状和尺寸。
在具有阶层式字线结构的存储器装置中，可通过激活多个驱动器(例如，驱动主字线(MWL)的主字线驱动器(MWD)和驱动字驱动器线(FX)的字驱动器(FXD))来选择耦合到存储器单元行的字线。这些MWL和FX可激活激活子字线(SWL)的子字线驱动器(SWD)，所述子字线(SWL)可为耦合到存储器单元行的字线。可存在用于存储器阵列的若干驱动器。举例来说，在一些存储器装置中，对于每八个字线可存在MWD。存储器装置可包含数百或数千个字线，且因此可包含许多MWD。因此，在一些应用中，MWD中的甚至小布局节省也可能汇总为存储器装置的显著布局空间减小。
本文中公开可包含比当前MWD更少的组件(例如，更少的晶体管)的MWD。根据本公开的实施例的MWD可具有与当前MWD相比较小的布局区域。因此，在存储器装置中包含根据本公开的MWD可产生具有减小的布局区域的存储器装置。
在一些实施例中，MWD可包含晶体管，所述晶体管通过信号至少部分地基于行地址在‘接通’状态与高电阻状态之间驱动。在两个状态中，晶体管都可将MWL维持在不活动(例如，未选)状态中。当在高电阻状态中时，响应于信号，至少部分地基于行地址，晶体管可被驱动MWL到活动(例如，经选择)状态的一或多个其它晶体管越控。在一些实施例中，其它晶体管中的一或多者可包含于解码器中。在一些实施例中，MWD可包含与另一晶体管并联耦合的维持在高电阻状态的晶体管，所述晶体管可通过信号至少部分地基于行地址在‘接通’状态与‘断开’状态之间驱动。不管所述另一晶体管是断开还是接通，MWL都可维持在不活动状态中。当所述另一晶体管处于‘断开’状态时，高电阻状态晶体管可由将MWL驱动到活动状态的一或多个晶体管响应于信号至少部分地基于行地址而越控。通过利用处于高电阻状态的晶体管来选择和取消选择MWL，在一些实施例中，与现有MWD相比，可能需要较少的晶体管来驱动MWL。当MWD包含较少晶体管时，MWD的布局要求与具有较多晶体管的MWD相比可降低。
图1为根据本公开的至少一个实施例的设备的框图。所述设备可为半导体装置10，且将如此提及。在本公开的一些实施例中，半导体装置10可包含但不限于动态随机存取存储器(DRAM)装置。半导体装置10包含存储器单元阵列11，所述存储器单元阵列可组织成一或多个存储体BANK0-7。尽管图1中展示的实例存储器单元阵列11包含八个存储体，但存储器单元阵列11可包含任何数目个存储体(例如，2个、4个、16个、32个)。存储器单元阵列11包含彼此相交的多个字线WL和多个数据线DL和/DL(例如，位线)，其中存储器单元(MC)安置在相交点处。WL可由相应子字线驱动器SWD 42驱动。因此，字线WL还可称为子字线(SWL)。为了清楚起见，图1中仅展示一个WL、SWD、DL及MC。
在一些实例中，半导体装置10可包含一或多个行解码器电路12和多个列解码器电路13。在一些实例中，每一行解码器电路12及列解码器电路13耦合到存储器单元阵列11的相应存储体。在一些实施例中，每一行解码器电路12可包含字线驱动器(MWD)44和字驱动器(FXD)46。出于清楚起见，图1中仅展示一个MWD 44和FXD 46。多个主字线MWL和字驱动器线FX可提供到存储器单元阵列11中的相应SWD 42。在一些实施例中，主字线MWL和字驱动器线FX的选择由行解码器电路12进行，且数据线DL的选择由列解码器电路13进行。在一些实例中，字驱动器线FX可由相应字驱动器FXD46驱动。主字线MWL可由相应主字线驱动器(MWD)44驱动。
返回到存储器阵列11，数字线DL和/DL耦合到相应感测放大器(SAMP)18。来自数字线DL或/DL的读取数据可被感测放大器SAMP 18放大，且经由互补本地数据线(LIOT/B)、子放大器传送门(TG)19和互补主数据线(MIOT/B)传送到读取/写入放大器和缓冲器15。相反，从读取/写入放大器15输出的写入数据经由互补主数据线MIOT/B、传送门TG 19和互补本地数据线LIOT/B传送到感测放大器SAMP 18，并且写入耦合到数字线DL或/DL的存储器单元MC中。
转向对包含于半导体装置10中的多个外部端子的解释，所述多个外部端子包含命令和地址端子(C/A)21、时钟端子(CK_t、CK_c)23、数据和数据遮罩端子(DQ和DM)24以及供电端子25和26。命令和地址端子21供应有命令和地址信号C/A。提供到命令和地址端子21的C/A信号包含命令和地址。包含在C/A信号中的地址经由命令/地址输入电路31传送到地址解码器电路32。地址解码器电路32接收地址且将经解码行地址信号RA供应到行解码器电路12，且将经解码列地址信号COL供应列解码器电路13。
包含在提供到命令和地址端子21的C/A信号中的命令经由命令/地址输入电路31输入到命令解码器电路34。命令解码器电路34对命令进行解码以提供各种内部命令信号。举例来说，内部命令可包含用以选择字线的行命令信号和用以选择数据线的列命令信号，例如读取命令或写入命令。
当发出激活命令且随激活命令及时地供应行地址且随读取命令及时地供应列地址时，从存储器单元阵列11中的由这些行地址和列地址指定的存储器单元MC读取读取数据。更具体地说，行解码器电路12选择由行地址RA指示的主字线MWL、字驱动器线FX和字线WL，使得相关联存储器单元MC随后连接到数据线DL。此外，当存储器单元MC由行地址选择且相关联行由激活命令激活时，主字线MWL可为活动的且字驱动器线FX可为活动的。这使得字线WL为活动的。相反地，当例如在预充电操作中不选择存储器单元MC时，字驱动器线FX可为不活动的，和/或主字线MWL可为不活动的。此将字线WL驱动到不活动电位(例如，未选状态)，例如电位VNWL。进一步参考图1，读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24输出到外部。
类似地，当发出激活命令且随激活命令及时地供应行地址且随写入命令及时地供应列地址时，输入/输出电路17可在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17和读取/写入放大器15供应到存储器单元阵列11，且通过经由MWL和FX线激活适当字线WL而写入由行地址和列地址指定的存储器单元MC中。
时钟端子23分别供应有外部时钟信号CK_t和CK_c。这些外部时钟信号CK_t和CK_c彼此互补，且供应到时钟输入电路35。时钟输入电路35接收外部时钟信号CK_t和CK_c，且得到内部时钟信号ICLK。内部时钟信号ICLK供应到内部时钟产生器36，且因此基于接收到的内部时钟信号ICLK和来自命令/地址输入电路31的时钟启用信号CKE而提供相控内部时钟信号LCLK。在非限制性实例中，DLL电路可用作内部时钟产生器36。相位控制内部时钟信号LCLK供应到输入/输出电路17，且用作用于确定读取数据DQ的输出定时的定时信号。
向供电端子25供应供电电位VDD和VSS。在一些实施例中，VSS可由半导体装置10的一或多个组件用作共同电位(例如，接地)。这些供电电位VDD及VSS供应到内部电位产生器电路39。内部电位产生器电路39提供各种内部电位，例如VPP、VARY、VPERI、VEQ、VCCP和VNWL。
内部电位VCCP、VNWL为主要用于行解码器电路12、主字线驱动器MWD 44和字驱动器FXD 46中的电位。举例来说，当基于地址信号ADD选择时，字驱动器(也称为相位驱动器)FXD可经配置以将字驱动器线(也称为相位驱动器线)FX上的电位驱动到对应于高电位(例如，3.1V)的VCCP电平。当行处于预充电状态时，响应于主字线(MWL)上的不活动信号(例如，MWL未经选择)和字驱动器线FXT、FXF上的不活动信号，相关联子字线驱动器可经配置以将字线(WL)下拉到内部电位VNWL(例如，不活动电位，其在一些实施例中可为负电压)。在一些实施例中，MWD 44可在选择(例如，基于行地址RA)MWL时将MWL驱动到活动低状态。在一些实施例中，在活动低状态中的MWL的电位可处于或接近VSS。当不选择MWL时，MWD 44可将MWL驱动到不活动高状态。在一些实施例中，处于不活动高状态的MWL的电位可处于或接近VCCP。
内部电位VARY和VEQ为待由感测放大器18、传送门19和/或读取/写入放大器15使用的电位。当激活感测放大器18时，通过将成对数据线中的一个驱动到VARY电平且另一个驱动到VSS电平来放大所读出的读取数据。对于大多数外围电路，例如命令/地址输入电路31，内部电位VPERI用作供电电位。通过将具有比外部电位VDD低的电位的内部电位VPERI用作这些外围电路的供电电位，可有可能减少半导体装置10的功率消耗。
供电端子26供应有供电电位VDDQ和VSSQ。这些供电电位VDDQ和VSSQ供应到输入/输出电路17。供电电位VDDQ和VSSQ可分别具有与供应到供电端子25的供电电位VDD和VSS相同的电位。然而，专用供电电位VDDQ和VSSQ可用于输入/输出电路17，使得由输入/输出电路17产生的供电噪声不会传播到装置10的其它电路块。
图2是根据本公开中所描述的一些实例的半导体装置的存储器存储体的实例配置的图。举例来说，在本公开的一些实施例中，装置10(图1)的存储器单元阵列11的存储体BANK0-7中的每一者可包含图2的存储体200的配置。
在一些实例中，存储器存储体200可包含多个存储器垫区，例如MAT0-3。在图2中展示的实例中，存储体200具有四个存储器垫区，但在其它实例中，存储体200可包含更多或更少的存储器垫区。如由存储器垫区MAT1中的虚线所指示，每一存储器垫区可划分成多个子区，例如SUBMAT1-0-3。虽然图2中展示的实例包含四个子区，但在其它实例中，存储器垫区MAT0-3可包含更多或更少的子区。每一子区SUBMAT1-0-3可包含多个存储器垫(例如，64个)。为了清楚起见，图2中未展示个别存储器垫。子字线驱动器SWD块(图2中未展示，见图1中的SWD 42)可安置于每一存储器垫的两侧上。感测放大器块可安置于每一存储器垫的两侧上(图2中未展示，见图1中的SAMP 18)。在一些实施例中，可将每个子区SUBMAT1-0-3的存储器垫提供到对应IO(例如，DQ衬垫)。
子字线驱动器操作可由行解码器电路(例如，图1的行解码器电路12)控制。当接收到行地址RA时，行解码器通过激活由行地址RA指示的适当的主字线驱动器MWD和适当的字驱动器FXD来选择字线WL。在图2中展示的实例中，针对主字线驱动器MWD展示一个块，然而，主字线驱动器MWD块可包含多个主字线驱动器MWD。类似地，针对字驱动器FXD展示两个块，但每一字驱动器FXD块可包含多个字驱动器FXD。举例来说，如果每一存储器垫区MAT包含四个子区且每一子区包含64个存储器垫，那么主字线驱动器MWD块可包含128个MWD，其各自经配置以激活对应主字线MWL。继续此实例，每一字驱动器FXD块可包含八个字驱动器FXD，其各自经配置以激活对应字驱动器线FX。在图2中展示的实例中，行地址RA的位3-15对主字线MWL进行编码，且行地址RA的位0-2对字驱动器线FX进行编码。然而，可使用其它编码方案。
图3是根据本公开中所描述的一些实例的存储器存储体300的一部分的示意图。在本公开的一些实施例中，图3中展示的存储体300的一部分可包含于图2的存储体200和/或图1的存储器单元阵列11中。
存储器存储体300的所述部分可包含多个字线310，其各自由相应子字线驱动器SWDj 316驱动。举例来说，字线314可由对应子字线驱动器SWD5提供，所述对应子字线驱动器与由主字线驱动器MWD1驱动的主字线相关联且还与字驱动器线302(例如，FX5)相关联，所述字驱动器线与字驱动器308相关联。换句话说，对于每一子字线驱动器316，提供对应主字线MWL和字驱动器线FX以及不活动电位(例如，断开状态字线电位VNWL)。基于如参考图2所描述的行地址RA，可以通过主字线驱动器MWD0-N和字驱动器FXD 304提供主字线MWL和字驱动器线FX上的信号。
主字线MWL可在相应存储器垫的阵列区上方延伸，以将主字信号提供到存储器垫的子字线驱动器行SWD0-7，以激活那些子字线驱动器SWD0-7。即，当激活主字线驱动器MWD时，其可将活动主字线信号提供到所述垫的所有子字线驱动器SWD0-7。如下文将描述，字驱动器线FX可包含FXT和FXF。在一些实例中，当FXT活动时，FXF线不活动。相反，在FXT不活动时，FXF可为活动的。字驱动器FXD 304的每一字驱动器线302将字驱动器线提供到每一垫中的至少一个子字线驱动器SWD。在图3中展示的实例中，字驱动器FXD 304包含偶数字驱动器306和奇数字驱动器308。偶数字驱动器306将相应字驱动器线提供到每一存储器垫的偶数编号的子字线驱动器SWD0、SWD2、SWD4和SWD6，且奇数字驱动器308将相应字驱动器线提供到每一存储器垫的奇数编号的子字线驱动器SWD1、SWD3、SWD5和SWD7。然而，在其它实例中可使用其它布置。在图3中展示的实例中，字驱动器FXD 304的每一字驱动器线可耦合到每一存储器垫中的对应子字线驱动器SWD0-7。举例来说，FX线5可耦合到每一存储器垫的子字线驱动器SWD5。
在图3中所展示的实例操作中，行地址RA已指示应激活MWD1，且应激活与字驱动器线FX 5相关联的奇数字驱动器308。如由阴影区312所展示，即使与字驱动器线FX 5相关联的子字线为活动的，与不活动主字线驱动器MWD0、MWDn相关联的字线310仍保持不活动。然而，在与经激活MWD1相关联的字线322中，激活由与经激活MWD1和FX 5相关联的子字线驱动器SWD5驱动的字线314。作为实例，经激活MWD可经配置以在相关联主字线上提供活动信号(例如，通过将MWL驱动到活动电位)，且经激活字驱动器FXD可经配置以在字驱动器线(例如，FXT、FXF)上提供活动信号。类似地，经激活子字线驱动器可经配置以在相关联字线上提供活动信号。因此，与MWD1相关联的所选存储器垫的所选字线WL由对应经激活子字线驱动器SWD5驱动到活动电位。
在一些实例中，所选存储器垫的其它子字线驱动器SWD将相应未选字线WL驱动到不活动电位(例如，VNWL)以保持不活动。未选存储器垫MAT(例如，与MWD0和MWDn相关联的存储器垫)的子字线驱动器SWD保持取消激活，且未选存储器垫MAT的字线WL未被提供电位，或实际上，在一些实例中，被提供不活动电位(例如，VNWL)。鉴于子字线驱动器SWD耦合到字驱动器FXD和主字线驱动器MWD，为了激活与子字线驱动器SWD相关联的字线WL，必须激活相关联字驱动器FXD和主字线驱动器MWD两者。在一些实例中，未选主字线驱动器可将其对应主字线驱动到不活动电位(例如，提供不活动主字线信号)。在一些实施例中，未选字驱动器也可将其相应字驱动器线驱动到不活动电位。
图4为主字线驱动器(MWD)的电路图。如所描述，MWD 400在经选择(例如，活动低)时将主字线MWL驱动到低电位，且在未经选择(例如，不活动)时将MWL驱动到高电位。MWL可将低和高电位信号提供到子字驱动器(图4中未展示)。
MWD 400可接收多个控制信号：地址信号MWLADDR0-2和启用信号MWL_EN。控制信号中的一或多者可至少部分地基于随存储器存取命令接收的地址(例如，行地址RA)。MWD 400可包含接收控制信号的晶体管402、404和406。虽然图4中展示的实例MWD 400中展示四个控制信号MWLADDR0-2、MWL_EN和三个晶体管402、404和406，但接收控制信号的晶体管的数目和控制信号的数目可取决于由存储器装置使用的字线编码方案而改变。
MWD 400进一步包含耦合于高电位(例如，VCCP)与低电位(例如，VSS、VNWL)之间的晶体管408、410、412、414、416。响应于所接收的控制信号，晶体管402、404和406可致使晶体管408、410、412、414和416将主字线MWL驱动到高电位(例如，处于或接近VCCP)或低电位(例如，处于或接近VSS或VNWL)。举例来说，当选择指示MWL的控制信号时，MWD 400的晶体管可将MWL驱动到活动低电平。当控制信号指示MWL未经选择时，MWD 400的晶体管可将MWL驱动到不活动高电平。MWL可耦合到SWD(图4中未展示)。
图4中展示的实例MWD 400需要至少八个装置将MWL驱动到所要电平。在一些应用中，晶体管可在约280-800nm或更大的大小范围内。因此，减少MWD中的晶体管的数目可减小MWD所需的布局面积。
图5为根据本公开的至少一个实施例的主字线驱动器(MWD)。在一些实施例中，MWD500可用于实施图1中展示的MWD 44、图2中展示的MWD和/或图3中展示的MWD 0-n。MWD 500可包含参考电位源502以及晶体管504、506和508。
参考电位源502可提供参考电位VREF。在一些实施例中，参考电位源502可由电流镜实施。在一些实施例中，参考电位源502可包含电位产生器，例如电位产生器39，或基于从电位产生器39接收的电位产生参考电位的单独电位产生器。尽管展示为MWD500的一部分，但在一些实施例中，参考电位源502可为与MWD 500分离的组件。在一些实施例中，参考电位源502可在多个MWD 500之间共享。参考电位VREF可提供到晶体管506的栅极。晶体管506可在高电位(例如，VCCP)与主字线MWL之间耦合。在一些实施例中，例如图5中展示的实施例，晶体管506可为P沟道装置。
在一些实施例中，参考电位源502和晶体管504的栅极可接收启用信号VREF_EN。在一些实施例中，例如图5中展示的实施例，晶体管504可为N沟道装置。晶体管504可耦合于晶体管506的栅极与低电位(例如，VSS)之间。在一些实施例中，当VREF_EN为高时，停用参考电位源502(例如，晶体管或开关可处于‘断开’状态，从而将VREF从晶体管506断开)。高VREF_EN信号可接通晶体管504，从而将耦合到晶体管506的栅极的线驱动到低电位。此可致使晶体管506进入低电阻或‘接通’状态。当晶体管506处于低电阻或‘接通’状态时，主字线MWL可被驱动到高电位(例如，VCCP)或不活动状态。
当VREF_EN为低时，启用参考电位源502(例如，晶体管或开关可处于‘接通’状态，从而将VREF耦合到晶体管506的栅极)，且晶体管504可处于‘断开’状态(例如，不导电状态)。此可将晶体管506的栅极耦合到参考电位VREF。VREF可为足以将晶体管506设定为高电阻但非‘断开’状态的电位。VREF的电位的量值可至少部分地基于晶体管506的特性，例如阈值电压(Vt)和沟道长度。举例来说，可将VREF的电位选择为稍微大于晶体管506的阈值电压。当晶体管506处于高电阻状态时，MWL的电位(和状态)可至少部分地取决于晶体管508的状态。
晶体管508可耦合于主字线MWL与低电位(例如，VSS)之间。在一些实施例中，例如图5中所展示的实施例，晶体管508可为N沟道装置。在一些实施例中，例如图5中所展示的实施例，晶体管508可经由解码器510耦合到低电位。在一些实施例中，解码器510可包含解码器树。可使用任何合适的解码器树，例如第5,986,946号美国专利中所描述的解码器树。在一些实施例中，晶体管508可为解码器510的解码器树的“顶部”晶体管。解码器510可包含一或多个晶体管。此外，尽管在本文中所描述的实例中使用解码器树，但可在其它实例中使用其它解码器类型。
晶体管508和/或解码器510可接收一或多个地址信号MWLADDR0-N，所述一或多个地址信号可至少部分地基于例如参考图1-3描述的行地址RA的行地址。举例来说，每一地址信号MWLADDR0-N可表示多位行地址的位。然而，在其它实例中，行地址RA的位与地址信号之间的其它对应性可不同。当地址信号MWLADDR0-N指示选择MWL时，MWLADDR0可为高的，这可致使晶体管508处于‘接通’状态，从而将MWL驱动到低电位。
在包含解码器510的实施例中，如果晶体管508处于‘接通’状态，那么其余地址信号MWLADDR1-N可致使解码器510经由晶体管508将MWL驱动到低电位(例如，解码器510可将晶体管508耦合到低电位。举例来说，解码器510可包含一或多个晶体管，所述一或多个晶体管基于地址信号MWLADDR1-N而‘接通’或‘断开’，使得将MWL驱动到低电位。相比而言，当地址信号MWLADDR1-N指示不选择MWL时，解码器510可将晶体管508从低电位断开。
在一些实施例中，启用信号VREF_EN可至少部分地基于地址信息，例如行地址RA。举例来说，在一些实施例中，启用信号VREF_EN可表示行地址RA的一个位，或启用信号VREF_EN的状态可基于行地址RA的一或多个位。因此，晶体管506可视为通过启用信号VREF_EN“部分地解码”。剩余的解码可由晶体管508和/或解码器510执行。当VREF被提供到晶体管506时，晶体管506充当处于高电阻状态的弱静态上拉装置。在操作中，当充当弱静态上拉装置时，可将MWL驱动到高电位/不活动状态。然而，当晶体管508和/或解码器510接收到指示选择MWL的额外地址信号MWLADDR0-N时，晶体管508和/或解码器510可“越控”晶体管506以将MWL耦合到低电位。当晶体管508和/或解码器510将MWL耦合到低电位时，将MWL驱动到低电位/活动状态。
如图5中所示，包含于MWD 500中以在活动状态(例如，VSS)与不活动状态(例如，VCCP)之间驱动MWL的晶体管的数目小于MWD 400中用于驱动MWL的晶体管的数目。在一些应用中，MWD 500的布局可为约12微米，而MWD 400的布局是约15微米，布局大小的减小为约20％。
虽然MWD 500可在一些应用中提供显著布局减少，但在一些情形中，如果晶体管506中存在阈值电压(Vt)变化(其可归因于温度、热载流子注入和/或其它因素)，那么晶体管506可能展现不可预测的行为。Vt变化可能致使晶体管506响应于参考电位VREF而无意地切换到‘断开’状态而非进入高电阻状态。因此，在一些应用中，可能需要更稳健的设计。
图6为根据本公开的至少一个实施例的主字线驱动器(MWD)。在一些实施例中，MWD600可用于实施图1中展示的MWD 44、图2中展示的MWD和/或图3中展示的MWD 0-n。MWD 600可包含参考电位源602以及晶体管606、608和612。与图5中展示的MWD 500相比，图6的MWD600包含部分解码的晶体管606，其具有在高电位(例如，VCCP)与低电位(例如，VSS)之间而非如MWD 500的晶体管506那样在参考电位与低电位之间驱动的栅极。因此，不同于MWD500，部分解码的晶体管可被驱动到‘断开’状态(例如，不导电状态)而非高电阻状态。
晶体管606可耦合于高电位(例如，VCCP)与主字线MWL之间。在一些实施例中，晶体管606可为P沟道装置。晶体管606可接收地址信号MWLADDR0。在一些实施例中，地址信号MWLADDR0可至少部分地基于行地址，例如参考图1-3描述的行地址RA。举例来说，基于行地址的一或多个位，MWLADDR0可为高(例如，提供电位VCCP)或低(例如，提供电位VSS)。因此，晶体管606可类似于晶体管506而称为“部分解码”。当地址信号MWLADDR0为低时，晶体管606可‘接通’且将主字线MWL驱动到不活动高电位，例如图6中展示的实例中的VCCP。当地址信号MWLADDR0为高时，提供到晶体管606的栅极的电位可足以使晶体管606处于‘断开’状态而非高电阻状态。
MWD 600进一步包含与晶体管606并联耦合于高电位与MWL之间的晶体管612。晶体管612的栅极可从参考电位源602接收参考电位VREF。在一些实施例中，参考电位源602可由电流镜实施。在一些实施例中，参考电位源602可包含电位产生器，例如电位产生器39，或基于从电位产生器39接收的电位产生参考电位的单独电位产生器。尽管展示为MWD 600的一部分，但在一些实施例中，参考电位源602可为与MWD 600分离的组件。在一些实施例中，参考电位源602可在多个MWD 600之间共享。VREF可为足以将晶体管612维持在高电阻但非‘断开’状态的电位。因此，在一些实施例中，晶体管612可充当弱静态上拉装置，而非晶体管606。VREF的电位的量值可至少部分地基于晶体管612的特性。
地址信号MWLADDR0可提供到晶体管608的栅极。晶体管608可耦合于主字线MWL与低电位(例如，VSS)之间。晶体管608可经由解码器610耦合到低电位。在一些实施例中，解码器610可包含解码器树。可使用任何合适的解码器树，例如类似于适合于解码器510的解码器树的解码器树。在一些实施例中，晶体管608可为解码器610的解码器树的“顶部”晶体管。解码器610可包含一或多个晶体管。此外，尽管在本文中所描述的实例中使用解码器树，但可在其它实例中使用其它解码器类型。在一些实施例中，解码器610中的一些或全部可在多个MWD 600之间共享。解码器610可接收一或多个地址信号MWLADDR1-N。地址信号MWLADDR0-N可至少部分地基于行地址，例如参考图1-3描述的行地址RA。举例来说，每一地址信号MWLADDR1-N可表示多位行地址的位。然而，可在其它实例中使用地址信号与行地址之间的其它关系。
当地址信号MWLADDR0-N指示选择主字线MWL时，MWLADDR0可为高的，晶体管606可‘断开’，且晶体管608可‘接通’。这可将主字线MWL驱动到低电位。在包含解码器610的实施例中，当晶体管608通过将晶体管608耦合到接地而接通时，其余地址信号MWLADDR1-N可致使解码器610将MWL驱动到低电位。举例来说，解码器610可包含一或多个晶体管，其基于地址信号MWLADDR1-N而‘接通’或‘断开’，使得将MWL驱动到低电位。类似于MWD 500，晶体管608和/或解码器610可越控弱静态上拉晶体管612。这可致使将MWL驱动到低电位(例如，活动状态)。相比而言，当地址信号MWLADDR1-N指示不选择MWL时，解码器610可将晶体管608从低电位断开，从而允许晶体管606和/或晶体管612将MWL驱动到不活动状态。
在一些应用中，MWD 600相比于MWD 400的空间节省可能小于MWD 500的空间节省。然而，在一些应用中，MWD 600较之于MWD 500可能较不易于受到由Vt变化引起的错误的影响。因此，在稳健性优先于布局大小的一些应用中，MWD 600可为优选的。然而，当布局大小是最高优先级时，MWD 500可能是优选的。
图7为根据本公开的至少一个实施例的行解码器电路的一部分。在一些实施例中，行解码器电路700可包含于图1中展示的行解码器电路12中。图7中所展示的行解码器电路700的部分包含主字线驱动器MWD 702、704、706和708以及解码器710。在一些实施例中，MWD702-708可由MWD 500和/或MWD 600实施。在一些实施例中，解码器可由解码器510和/或解码器610实施。
如参考图5和6所论述，某些组件可由多个主字线驱动器MWD共享。在图7中展示的实例中，MWD 702-708接收参考电位VREF。在一些实施例中，VREF可由参考电位源(例如，参考电位源602和/或参考电位源502)提供。解码器710可耦合到MWD702-708。在一些实施例中，解码器710可为树解码器。在一些实施例中，解码器710可表示解码器的一部分，且解码器的其余部分(例如，晶体管508和/或晶体管608)可单独地包含于MWD 702-708中的每一者中。因此，在图7中展示的实例中，MWD 702-708可共享共同参考电位源和解码器的至少一部分。
在一些应用中，MWD 702-708之间共享组件可减小行解码器电路700的布局要求。
图8是根据本公开的至少一个实施例的方法的流程图。在一些实施例中，方法800可整体或部分由半导体装置10执行。在一些实施例中，方法800可整体或部分由图1的主字线驱动器MWD 44、图2的MWD、图3的MWD 0-n、图5的MWD 500、图6的MWD 600和/或图7的MWD702-708执行。
在框802处，可执行“将参考电位提供到耦合于第一电位与主字线之间的第一晶体管的栅极”。在一些实施例中，参考电位经配置以将第一晶体管置于高电阻状态。在一些实施例中，参考电位可由参考电位源(例如参考电位源502和/或602)提供。任选地，当启用信号处于第一状态时，可将第二电位提供到第一晶体管的栅极，且当启用信号处于第二状态时，提供参考电位。
在框804处，可执行“将地址信号提供到耦合于第二电位与主字线之间的第二晶体管的栅极”。在一些实施例中，当地址信号处于第一状态时，第二晶体管处于接通状态，且当地址信号处于第二状态时，第二晶体管处于断开状态。在一些实施例中，地址信号至少部分地基于行地址RA。
当第二晶体管处于断开状态时，可执行框806，“在第二晶体管处于断开状态时将主字线驱动到第一电位”。当第二晶体管处于接通状态时，可执行框808，“在第二晶体管处于接通状态时将主字线驱动到第二电位”。
本文所公开的MWD可利用处于高电阻状态的晶体管来选择和取消选择MWL。在一些实施例中，与现有MWD相比，可能需要较少的晶体管来驱动本文所公开的MWL。当MWD包含较少晶体管时，相比于具有较多晶体管的MWD，本文中所公开的MWD的布局要求可得以减小。
从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的具体实施例，但可以在不脱离本公开的精神和范围的情况下进行各种修改。因此，本公开的范围不应受到本文中描述的具体实施例中的任一个限制。

Claims (20)

1.一种设备，其包括：
主字线；
第一晶体管，其耦合于第一电位与所述主字线之间，其中所述第一晶体管经配置以在启用信号处于第一状态时处于接通状态，且在所述启用信号处于第二状态时处于高电阻状态；以及
第二晶体管，其耦合于第二电位与所述主字线之间，其中所述第二晶体管经配置以在提供到所述第二晶体管的栅极的地址信号处于第一状态时处于接通状态，且经配置以在所述地址信号处于第二状态时处于断开状态，
其中当所述第二晶体管处于所述断开状态时，所述主字线被驱动到所述第一电位，且当所述第二晶体管处于所述接通状态且所述第一晶体管处于所述高电阻状态时，所述主字线被驱动到所述第二电位。
2.根据权利要求1所述的设备，其进一步包括：
参考电位源，其经配置以接收所述启用信号，且在所述启用信号处于所述第二状态时将参考电位提供到所述第一晶体管的栅极。
3.根据权利要求1所述的设备，其进一步包括耦合于所述第一晶体管的栅极与所述第二电位之间的第三晶体管，其中所述第三晶体管经配置以在所述第三晶体管的栅极处接收所述启用信号，且所述第三晶体管经配置以在所述启用信号处于所述第一状态时将所述第一晶体管的所述栅极驱动到所述第二电位。
4.根据权利要求1所述的设备，其中所述第一电位为高电位，且所述第二电位为低电位。
5.根据权利要求1所述的设备，其中所述第一晶体管包括P沟道装置。
6.根据权利要求1所述的设备，其中所述第二晶体管包括N沟道装置。
7.根据权利要求1所述的设备，其中所述启用信号或所述地址信号中的至少一者至少部分地基于存储器阵列的行地址。
8.根据权利要求1所述的设备，其进一步包括耦合于所述第二晶体管与所述第二电位之间的解码器，其中所述解码器经配置以至少部分地基于多个地址信号的状态而将所述第二晶体管耦合到所述第二电位。
9.根据权利要求8所述的设备，其中所述解码器包括树解码器。
10.一种设备，其包括：
主字线；
第一晶体管，其耦合于第一电位与所述主字线之间，其中所述第一晶体管经配置以在提供到所述第一晶体管的栅极的第一地址信号处于第一状态时处于接通状态，且经配置以在所述第一地址信号处于第二状态时处于断开状态；
第二晶体管，其耦合于所述第一电位与所述主字线之间，其中所述第二晶体管经配置以处于高电阻状态；以及
第三晶体管，其耦合于第二电位与所述主字线之间，其中所述第二晶体管经配置以在提供到所述第三晶体管的栅极的所述第一地址信号处于所述第二状态时处于接通状态，且经配置以在所述地址信号处于所述第一状态时处于断开状态，
其中当所述第一晶体管处于所述接通状态时，所述主字线被驱动到所述第一电位。
11.根据权利要求10所述的设备，其进一步包括耦合于所述第三晶体管与所述第二电位之间的解码器，所述解码器经配置以接收第二地址信号，其中所述解码器经配置以至少部分地基于所述第二地址信号的状态而将所述第三晶体管耦合到所述第二电位，其中当所述第二地址处于第一状态且所述第三晶体管处于接通状态时，所述主字线被驱动到所述第二电位。
12.根据权利要求11所述的设备，其进一步包括参考电位源，所述参考电位源经配置以将参考电位提供到所述第二晶体管的栅极。
13.根据权利要求10所述的设备，其中所述第一晶体管和所述第二晶体管各自包括P沟道装置。
14.根据权利要求10所述的设备，其中所述第三晶体管包括N沟道装置。
15.根据权利要求10所述的设备，其进一步包括：
多个主字线；以及
耦合到所述多个主字线中的对应者的多个主字线驱动器，所述多个主字线驱动器中的每一者包括所述第一晶体管、所述第二晶体管和所述第三晶体管。
16.根据权利要求15所述的设备，其进一步包括耦合于所述第二电位与所述多个主字线驱动器中的每一者的所述第三晶体管之间的解码器。
17.根据权利要求15所述的设备，其进一步包括参考电位源，所述参考电位源经配置以将参考电位提供到所述多个主字线驱动器中的每一者的所述第二晶体管的栅极。
18.一种方法，其包括：
将参考电位提供到耦合于第一电位与主字线之间的第一晶体管的栅极，其中所述参考电位经配置以将所述第一晶体管置于高电阻状态；
将地址信号提供到耦合于第二电位与所述主字线之间的第二晶体管的栅极，其中当所述地址信号处于第一状态时，所述第二晶体管处于接通状态，且当所述地址信号处于第二状态时，所述第二晶体管处于断开状态；以及
当所述第二晶体管处于所述断开状态时，将所述主字线驱动到所述第一电位；或
当所述第二晶体管处于所述接通状态时，将所述主字线驱动到所述第二电位。
19.根据权利要求18所述的方法，其中所述地址信号至少部分地基于行地址。
20.根据权利要求18所述的方法，其进一步包括当启用信号处于第一状态时，将所述第二电位提供到所述第一晶体管的所述栅极，且当所述启用信号处于第二状态时，提供所述参考电位。
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