JPH09180442A - 揮発性メモリ装置及びそのリフレッシュ方法 - Google Patents
揮発性メモリ装置及びそのリフレッシュ方法Info
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- JPH09180442A JPH09180442A JP7336712A JP33671295A JPH09180442A JP H09180442 A JPH09180442 A JP H09180442A JP 7336712 A JP7336712 A JP 7336712A JP 33671295 A JP33671295 A JP 33671295A JP H09180442 A JPH09180442 A JP H09180442A
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- bank
- decoder
- block
- cell array
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】消費電流を抑えながらリフレッシュ動作を短縮
する。 【解決手段】情報を記憶するメモリセルを複数有し、記
憶情報をリフレッシュする揮発性メモリ装置において、
該揮発性メモリ装置が、それぞれ複数のメモリセルを有
する複数のセルアレイ・ブロックと、該メモリセルを選
択するデコーダ部とを有する複数のバンク領域と、アド
レス信号を供給されるアドレスバッファと、該複数のバ
ンク領域に対応して設けられ、前記アドレスバッファか
らの出力をそれぞれ供給され、プリデコード信号を対応
するバンク領域に供給する複数のプリデコーダとを有
し、リフレッシュ動作時に、選択されたバンク領域に対
応するプリデコーダが活性化され、当該バンク領域内の
複数のセルアレイ・ブロックが同時に選択され、非選択
のバンク領域に対応するプリデコーダが非活性化される
ことを特徴とする。
する。 【解決手段】情報を記憶するメモリセルを複数有し、記
憶情報をリフレッシュする揮発性メモリ装置において、
該揮発性メモリ装置が、それぞれ複数のメモリセルを有
する複数のセルアレイ・ブロックと、該メモリセルを選
択するデコーダ部とを有する複数のバンク領域と、アド
レス信号を供給されるアドレスバッファと、該複数のバ
ンク領域に対応して設けられ、前記アドレスバッファか
らの出力をそれぞれ供給され、プリデコード信号を対応
するバンク領域に供給する複数のプリデコーダとを有
し、リフレッシュ動作時に、選択されたバンク領域に対
応するプリデコーダが活性化され、当該バンク領域内の
複数のセルアレイ・ブロックが同時に選択され、非選択
のバンク領域に対応するプリデコーダが非活性化される
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ等か
らなる揮発性メモリ装置にかかり、特に、ＤＲＡＭであ
って、高速で消費電力の少ないリフレッシュ機能を有す
る揮発性メモリ装置及びそのリフレッシュ方法に関す
る。
らなる揮発性メモリ装置にかかり、特に、ＤＲＡＭであ
って、高速で消費電力の少ないリフレッシュ機能を有す
る揮発性メモリ装置及びそのリフレッシュ方法に関す
る。
【０００２】
【従来の技術】近年において、パーソナルコンピュータ
の飛躍的な普及に伴い、半導体メモリ、特にＤＲＡＭの
需要が拡大している。そして、より大容量のメモリを必
要とする高度なソフトウエアの普及に伴い、より大容量
で高速のＤＲＡＭの開発が進められている。その中で、
外部から与えられるクロックに同期して種々の機能を実
現するシンクロナスＤＲＡＭが注目されている。
の飛躍的な普及に伴い、半導体メモリ、特にＤＲＡＭの
需要が拡大している。そして、より大容量のメモリを必
要とする高度なソフトウエアの普及に伴い、より大容量
で高速のＤＲＡＭの開発が進められている。その中で、
外部から与えられるクロックに同期して種々の機能を実
現するシンクロナスＤＲＡＭが注目されている。
【０００３】このシンクロナスＤＲＡＭおいては、内部
アドレスを利用して内部でリフレッシュアドレスを発生
させることで、システム側とは独立してリフレッシュ動
作を行なうことができるようになっている。そして、リ
フレッシュ中は、セルのリフレッシュ特性の要請からく
るリフレッシュ期間とシステム側からくるリフレッシュ
回数の要求を満たせる様に、通常動作時に選択するワー
ド線の２倍またはそれ以上のワード線を選択している。
通常動作時には、出力が複数のバンクに対して共通に設
けられ、所謂インターリーブ動作となるため、単一のバ
ンクしか選択されないのに対して、リフレッシュ時はか
かる制約がないことから、同時に複数のバンクを選択し
て、選択するワード線の本数を通常動作時よりも増やす
ようにしている。
アドレスを利用して内部でリフレッシュアドレスを発生
させることで、システム側とは独立してリフレッシュ動
作を行なうことができるようになっている。そして、リ
フレッシュ中は、セルのリフレッシュ特性の要請からく
るリフレッシュ期間とシステム側からくるリフレッシュ
回数の要求を満たせる様に、通常動作時に選択するワー
ド線の２倍またはそれ以上のワード線を選択している。
通常動作時には、出力が複数のバンクに対して共通に設
けられ、所謂インターリーブ動作となるため、単一のバ
ンクしか選択されないのに対して、リフレッシュ時はか
かる制約がないことから、同時に複数のバンクを選択し
て、選択するワード線の本数を通常動作時よりも増やす
ようにしている。
【０００４】図１６は、従来のＤＲＡＭの概略構成図で
ある。情報を記憶するメモリセル領域は、例えば４つの
バンクｂｎｋ０−３に大きく分けられている。そして、
各バンク内には、プリデコーダ２と、セルアレイ及びセ
ンスアンプ部３とが設けられている。このセルアレイ及
びセンスアンプ部３には、更にプリデコーダ２から供給
されるプリデコード信号をデコードする回路も含まれて
いる。これらのバンクに対して、バンク共通の回路とし
て、各バンク内のメモリセルを選択するためのアドレス
が供給されるアドレスバッファ及びレジスタ部４とバン
クを選択するバンク選択回路５が設けられている。
ある。情報を記憶するメモリセル領域は、例えば４つの
バンクｂｎｋ０−３に大きく分けられている。そして、
各バンク内には、プリデコーダ２と、セルアレイ及びセ
ンスアンプ部３とが設けられている。このセルアレイ及
びセンスアンプ部３には、更にプリデコーダ２から供給
されるプリデコード信号をデコードする回路も含まれて
いる。これらのバンクに対して、バンク共通の回路とし
て、各バンク内のメモリセルを選択するためのアドレス
が供給されるアドレスバッファ及びレジスタ部４とバン
クを選択するバンク選択回路５が設けられている。
【０００５】通常動作時には、バンク選択回路５によっ
て選択された一つのバンク内において、更にアドレスバ
ッファ・レジスタ部４から供給されるアドレスの反転・
非反転信号を選択されたバンク内のプリデコーダ２およ
びセルアレイ部３内のデコーダによってデコードしてワ
ード線を選択しメモリセルを選択している。
て選択された一つのバンク内において、更にアドレスバ
ッファ・レジスタ部４から供給されるアドレスの反転・
非反転信号を選択されたバンク内のプリデコーダ２およ
びセルアレイ部３内のデコーダによってデコードしてワ
ード線を選択しメモリセルを選択している。
【０００６】一方、リフレッシュ時には、バンク選択回
路５にリフレッシュ指示信号ｒｅｆｚが供給され、図に
示す様に反転・非反転信号であるｒｆａ１３ｘ，ｒｆａ
１３ｚにより、二つのバンクが同時に選択される。そし
て、それらのバンクがそれぞれプリデコーダ回路２等を
活性化させてワード線を選択する。これにより、読み出
しと再書き込みの動作を通常動作時の２倍の速さで行な
うことができ、前述したセルのリフレッシュ特性の要請
とシステムからのリフレッシュ回数の要請に応じること
ができる。
路５にリフレッシュ指示信号ｒｅｆｚが供給され、図に
示す様に反転・非反転信号であるｒｆａ１３ｘ，ｒｆａ
１３ｚにより、二つのバンクが同時に選択される。そし
て、それらのバンクがそれぞれプリデコーダ回路２等を
活性化させてワード線を選択する。これにより、読み出
しと再書き込みの動作を通常動作時の２倍の速さで行な
うことができ、前述したセルのリフレッシュ特性の要請
とシステムからのリフレッシュ回数の要請に応じること
ができる。
【０００７】
【発明が解決しようとする課題】ところが、図１６に示
される通り、各バンク毎にプリデコーダ２等を有してい
て、複数のバンクを同時に選択すると、選択されたバン
ク内のプリデコーダ２等が同時に活性化することにな
る。即ち、内部回路が動作し電流が消費されることにな
る。従って、通常動作時の一つのバンクを選択する場合
に比べて、リフレッシュ時の消費電流は約２倍になる。
される通り、各バンク毎にプリデコーダ２等を有してい
て、複数のバンクを同時に選択すると、選択されたバン
ク内のプリデコーダ２等が同時に活性化することにな
る。即ち、内部回路が動作し電流が消費されることにな
る。従って、通常動作時の一つのバンクを選択する場合
に比べて、リフレッシュ時の消費電流は約２倍になる。
【０００８】特に、メモリの大容量化により、ワード線
の本数が多くなり、そのワード線を選択するためのプリ
デコーダ、メインデコーダ部分の回路構成は大規模にな
っている。従って、上記の消費電流は増加の傾向にあ
る。
の本数が多くなり、そのワード線を選択するためのプリ
デコーダ、メインデコーダ部分の回路構成は大規模にな
っている。従って、上記の消費電流は増加の傾向にあ
る。
【０００９】そこで、本発明の目的は、高速で且つ消費
電流を抑えることができるリフレッシュ機能をもった揮
発性メモリ装置とそのリフレッシュ方法を提供すること
にある。
電流を抑えることができるリフレッシュ機能をもった揮
発性メモリ装置とそのリフレッシュ方法を提供すること
にある。
【００１０】また、本発明の目的は、複数のバンクに分
割されたメモリにおいて、リフレッシュ時に一つのバン
ク内の複数のワード線を選択するようにして、高速で消
費電流を抑えることができる揮発性メモリ装置とそのリ
フレッシュ方法を提供することにある。
割されたメモリにおいて、リフレッシュ時に一つのバン
ク内の複数のワード線を選択するようにして、高速で消
費電流を抑えることができる揮発性メモリ装置とそのリ
フレッシュ方法を提供することにある。
【００１１】更に、本発明の目的は、バンク内に複数の
セルアレイブロックを有し、選択したバンク内の複数の
セルアレイブロックを同時に選択することで、バンク内
での複数のワード線の選択を可能にし、高速で消費電流
を抑えることができる揮発性メモリ装置とそのリフレッ
シュ方法を提供することにある。
セルアレイブロックを有し、選択したバンク内の複数の
セルアレイブロックを同時に選択することで、バンク内
での複数のワード線の選択を可能にし、高速で消費電流
を抑えることができる揮発性メモリ装置とそのリフレッ
シュ方法を提供することにある。
【００１２】更に、本発明の目的は、従来の回路構成に
最小限の改良を加えることで、上記の目的を達成するこ
とができる揮発性メモリ装置とそのリフレッシュ方法の
提供することにある。
最小限の改良を加えることで、上記の目的を達成するこ
とができる揮発性メモリ装置とそのリフレッシュ方法の
提供することにある。
【００１３】更に、本発明の目的は、バンク内の複数の
セルアレイ・ブロックがセンスアンプを共用する場合で
あっても、リフレッシュ動作時に同時に複数のセルアレ
イ・ブロックを選択することができる揮発性メモリ装置
とそのリフレッシュ方法の提供することにある。
セルアレイ・ブロックがセンスアンプを共用する場合で
あっても、リフレッシュ動作時に同時に複数のセルアレ
イ・ブロックを選択することができる揮発性メモリ装置
とそのリフレッシュ方法の提供することにある。
【００１４】
【課題を解決するための手段】上記の発明の目的は、本
発明によれば、情報を記憶するメモリセルを複数有し、
記憶情報をリフレッシュする揮発性メモリ装置におい
て、該揮発性メモリ装置が、それぞれ複数のメモリセル
を有する複数のセルアレイ・ブロックと、該メモリセル
を選択するデコーダ部とを有する複数のバンク領域と、
アドレス信号を供給されるアドレスバッファと、該複数
のバンク領域に対応して設けられ、前記アドレスバッフ
ァからの出力をそれぞれ供給され、プリデコード信号を
対応するバンク領域に供給する複数のプリデコーダとを
有し、リフレッシュ動作時に、選択されたバンク領域に
対応するプリデコーダが活性化され、当該バンク領域内
の複数のセルアレイ・ブロックが同時に選択され、非選
択のバンク領域に対応するプリデコーダが非活性化され
ることを特徴とする揮発性メモリ装置またはリフレッシ
ュ方法を提供することにより達成される。
発明によれば、情報を記憶するメモリセルを複数有し、
記憶情報をリフレッシュする揮発性メモリ装置におい
て、該揮発性メモリ装置が、それぞれ複数のメモリセル
を有する複数のセルアレイ・ブロックと、該メモリセル
を選択するデコーダ部とを有する複数のバンク領域と、
アドレス信号を供給されるアドレスバッファと、該複数
のバンク領域に対応して設けられ、前記アドレスバッフ
ァからの出力をそれぞれ供給され、プリデコード信号を
対応するバンク領域に供給する複数のプリデコーダとを
有し、リフレッシュ動作時に、選択されたバンク領域に
対応するプリデコーダが活性化され、当該バンク領域内
の複数のセルアレイ・ブロックが同時に選択され、非選
択のバンク領域に対応するプリデコーダが非活性化され
ることを特徴とする揮発性メモリ装置またはリフレッシ
ュ方法を提供することにより達成される。
【００１５】かかる構成によれば、選択されたバンク領
域に対応するプリデコーダと当該バンク領域内のデコー
ダ部のみが活性化されて電流を消費するだけであり、し
かも同時に複数のワード線を選択してリフレッシュ動作
を行なうことができる。なお、ここで活性化とは、入力
されるアドレス信号やプリデコード信号の変化に応じて
出力が変化する様動作することをいい、非活性化とは、
それらの入力信号の変化があっても回路は動作せずに出
力に変化が生じないことをいう。
域に対応するプリデコーダと当該バンク領域内のデコー
ダ部のみが活性化されて電流を消費するだけであり、し
かも同時に複数のワード線を選択してリフレッシュ動作
を行なうことができる。なお、ここで活性化とは、入力
されるアドレス信号やプリデコード信号の変化に応じて
出力が変化する様動作することをいい、非活性化とは、
それらの入力信号の変化があっても回路は動作せずに出
力に変化が生じないことをいう。
【００１６】更に、上記の発明の目的は、本発明によれ
ば、情報を記憶するメモリセルを複数有し、該記憶情報
がリフレッシュされる揮発性メモリ装置において、該揮
発性メモリ装置が、それぞれ複数のメモリセルを有する
複数のセルアレイ・ブロックと、該メモリセルを選択す
るデコーダ部とを有する複数のバンク領域と、アドレス
信号を供給されるアドレスバッファと、該複数のバンク
領域に対応して設けられ、前記アドレスバッファからの
出力をそれぞれ供給され、プリデコード信号を対応する
バンク領域に供給する複数のプリデコーダとを有し、前
記バンク領域は、隣接するセルアレイ・ブロック間にセ
ンスアンプ領域を共有し、選択されるセルアレイ・ブロ
ック側のビット線に当該センスアンプが接続され、非選
択のセルアレイ・ブロック側のビット線は当該センスア
ンプから分離され、リフレッシュ動作時に、選択された
バンク領域内にあって、前記センスアンプを共有しない
位置にある複数のセルアレイ・ブロックが同時に選択さ
れることを特徴とする揮発性メモリ装置およびリフレッ
シュ方法を提供することにより達成される。
ば、情報を記憶するメモリセルを複数有し、該記憶情報
がリフレッシュされる揮発性メモリ装置において、該揮
発性メモリ装置が、それぞれ複数のメモリセルを有する
複数のセルアレイ・ブロックと、該メモリセルを選択す
るデコーダ部とを有する複数のバンク領域と、アドレス
信号を供給されるアドレスバッファと、該複数のバンク
領域に対応して設けられ、前記アドレスバッファからの
出力をそれぞれ供給され、プリデコード信号を対応する
バンク領域に供給する複数のプリデコーダとを有し、前
記バンク領域は、隣接するセルアレイ・ブロック間にセ
ンスアンプ領域を共有し、選択されるセルアレイ・ブロ
ック側のビット線に当該センスアンプが接続され、非選
択のセルアレイ・ブロック側のビット線は当該センスア
ンプから分離され、リフレッシュ動作時に、選択された
バンク領域内にあって、前記センスアンプを共有しない
位置にある複数のセルアレイ・ブロックが同時に選択さ
れることを特徴とする揮発性メモリ装置およびリフレッ
シュ方法を提供することにより達成される。
【００１７】かかる構成によれば、センスアンプを共有
するセルアレイ・ブロックであっても、センスアンプを
競合することなく同時に複数選択されることが可能にな
り、リフレッシュ動作を短縮することができる。
するセルアレイ・ブロックであっても、センスアンプを
競合することなく同時に複数選択されることが可能にな
り、リフレッシュ動作を短縮することができる。
【００１８】
［発明の概略］図１は、本発明の実施の形態のＤＲＡＭ
の全体構成例である。この例では、従来例と違って、通
常動作時もリフレッシュ動作時もバンク選択回路５によ
り一つのバンクｂｎｋ０−３が選択される。従って、選
択されたバンク内のプリデコーダ２等が活性化されるだ
けである。一方、各バンク内のセルアレイ及びセンスア
ンプ部は、複数のブロック３−１，３−２の構成になっ
ている。そして、通常動作時には、単一のブロックが選
択されるが、リフレッシュ時には、複数のブロックが選
択される。具体的には、リフレッシュ制御信号ｒｅｆｚ
がプリデコーダ２に接続されるアドレスバッファ・レジ
スタ部４に供給され、そのうちの適切なアドレスが縮退
される。即ち、読み出し・再書き込みで競合しないワー
ド線を同時に選択できるアドレスに対して、その反転・
非反転信号をいずれも同じ選択状態にする。その結果、
複数のブロックが選択され、各選択されたブロック内で
おのおのワード線が選択されることになる。従って、単
一のバンク内で複数のワード線が同時に選択されること
になる。
の全体構成例である。この例では、従来例と違って、通
常動作時もリフレッシュ動作時もバンク選択回路５によ
り一つのバンクｂｎｋ０−３が選択される。従って、選
択されたバンク内のプリデコーダ２等が活性化されるだ
けである。一方、各バンク内のセルアレイ及びセンスア
ンプ部は、複数のブロック３−１，３−２の構成になっ
ている。そして、通常動作時には、単一のブロックが選
択されるが、リフレッシュ時には、複数のブロックが選
択される。具体的には、リフレッシュ制御信号ｒｅｆｚ
がプリデコーダ２に接続されるアドレスバッファ・レジ
スタ部４に供給され、そのうちの適切なアドレスが縮退
される。即ち、読み出し・再書き込みで競合しないワー
ド線を同時に選択できるアドレスに対して、その反転・
非反転信号をいずれも同じ選択状態にする。その結果、
複数のブロックが選択され、各選択されたブロック内で
おのおのワード線が選択されることになる。従って、単
一のバンク内で複数のワード線が同時に選択されること
になる。
【００１９】かかる構成をとることにより、消費電流が
大きいプリデコーダ及び信号配線の活性化を必要最小限
の数に抑えることができる。従って、読み出し・再書き
込みで競合しないワード線を複数同時に選択して立ち上
げることができ、リフレッシュ動作の高速化を図ること
ができる。以下、更に実施の形態について詳細に説明す
る。
大きいプリデコーダ及び信号配線の活性化を必要最小限
の数に抑えることができる。従って、読み出し・再書き
込みで競合しないワード線を複数同時に選択して立ち上
げることができ、リフレッシュ動作の高速化を図ること
ができる。以下、更に実施の形態について詳細に説明す
る。
【００２０】［メモリチップの全体構成］図２は、具体
的なメモリチップの全体構成例である。メモリチップ１
内には、中央部に図１で示した周辺回路領域６があり、
その両側にメインデコーダ（ｍｄｅｃ）列領域、セルア
レイ及びセンスアンプ領域３が配置されている。周辺回
路領域６内には、図１で示したバンク選択回路５、アド
レスバッファ・レジスタ回路４、及び各バンク毎のプリ
デコーダ２が設けられている。更に、周辺回路領域６内
には、外部からの各種の入力信号及び出力信号の授受を
行なう複数のパッドｐａｄが並んでいる。各パッドｐａ
ｄに供給されるＲＯＷ（行）側のアドレス信号が、隣接
するアドレスバッファ・レジスタ回路４に供給される。
アドレスバッファ・レジスタ回路４の出力は、各バンク
に対応する４つのプリデコーダ回路２にそれぞれ供給さ
れ、バンク選択回路５によって選択されたバンクに対応
するプリデコーダ回路２が活性化することになる。
的なメモリチップの全体構成例である。メモリチップ１
内には、中央部に図１で示した周辺回路領域６があり、
その両側にメインデコーダ（ｍｄｅｃ）列領域、セルア
レイ及びセンスアンプ領域３が配置されている。周辺回
路領域６内には、図１で示したバンク選択回路５、アド
レスバッファ・レジスタ回路４、及び各バンク毎のプリ
デコーダ２が設けられている。更に、周辺回路領域６内
には、外部からの各種の入力信号及び出力信号の授受を
行なう複数のパッドｐａｄが並んでいる。各パッドｐａ
ｄに供給されるＲＯＷ（行）側のアドレス信号が、隣接
するアドレスバッファ・レジスタ回路４に供給される。
アドレスバッファ・レジスタ回路４の出力は、各バンク
に対応する４つのプリデコーダ回路２にそれぞれ供給さ
れ、バンク選択回路５によって選択されたバンクに対応
するプリデコーダ回路２が活性化することになる。
【００２１】セルアレイ・センスアンプ領域３は、物理
的には８つの領域に分割され、４つのバンクｂｎｋ０−
３は、それぞれ飛び飛びの二つの領域から構成される。
例えば、バンクｂｎｋ０は、右側のセルアレイ・センス
アンプ領域３内であって、右側の最上部の領域と上から
３番目の領域から構成される。各バンク内には、メイン
ワードデコーダ等を有するデコーダ領域３０と、その両
側のセルアレイ及びセンスアンプ領域３１，３２とがあ
る。各バンクのデコーダ領域３０に対して、対応するプ
リデコーダ２からプリデコード信号ｒａｐ＊ｚ＃（＃は
バンク番号、＊はプリデコード後の番号）が供給され
る。
的には８つの領域に分割され、４つのバンクｂｎｋ０−
３は、それぞれ飛び飛びの二つの領域から構成される。
例えば、バンクｂｎｋ０は、右側のセルアレイ・センス
アンプ領域３内であって、右側の最上部の領域と上から
３番目の領域から構成される。各バンク内には、メイン
ワードデコーダ等を有するデコーダ領域３０と、その両
側のセルアレイ及びセンスアンプ領域３１，３２とがあ
る。各バンクのデコーダ領域３０に対して、対応するプ
リデコーダ２からプリデコード信号ｒａｐ＊ｚ＃（＃は
バンク番号、＊はプリデコード後の番号）が供給され
る。
【００２２】［バンク内の構成］図３は、図２で示した
バンク内のより詳細な構成を示している。バンクｂｎｋ
＃内には、中央部にデコーダ領域３０が、その両側にセ
ルアレイ及びセンスアンプ領域３１，３２とがある。一
つのバンクｂｎｋ＃内に、この例では３２のセルアレイ
ブロック７０−７３１が左右に別れて配置されている。
物理的に左右に別れていても、アドレスの論理的には一
つのセルアレイブロックになっている。従って、左右の
セルアレイブロックのワード線が同時に選択され、その
ワード線に繋がるビット線の内一つのビット線が選択さ
れて読み出しまたは書き込みが行なわれる。また、セル
アレイブロックの両側（図中では上下両側）にセンスア
ンプ８が配置されている。センスアンプ８は、後述する
ように、その両側のセルアレイブロックによって共有さ
れ、選択されたセルアレイブロックにのみ接続されて、
センスアンプとして貢献することになる。
バンク内のより詳細な構成を示している。バンクｂｎｋ
＃内には、中央部にデコーダ領域３０が、その両側にセ
ルアレイ及びセンスアンプ領域３１，３２とがある。一
つのバンクｂｎｋ＃内に、この例では３２のセルアレイ
ブロック７０−７３１が左右に別れて配置されている。
物理的に左右に別れていても、アドレスの論理的には一
つのセルアレイブロックになっている。従って、左右の
セルアレイブロックのワード線が同時に選択され、その
ワード線に繋がるビット線の内一つのビット線が選択さ
れて読み出しまたは書き込みが行なわれる。また、セル
アレイブロックの両側（図中では上下両側）にセンスア
ンプ８が配置されている。センスアンプ８は、後述する
ように、その両側のセルアレイブロックによって共有さ
れ、選択されたセルアレイブロックにのみ接続されて、
センスアンプとして貢献することになる。
【００２３】デコーダ領域３０には、前述したプリデコ
ーダ２からのプリデコード信号ｒａｐ＊ｚ＃（＃はバン
ク番号、＊はプリデコード後の番号）が供給され、ブロ
ックデコーダ１０とメイン・ワード・デコーダ９及び１
／４デコーダ１１にそれぞれの対応する信号が供給され
る。両側の各セルアレイブロックに挟まれたデコーダ領
域３０に、メイン・ワード・デコーダ９が設けられてい
る。そして、各メイン・ワード・デコーダ９がそれぞれ
１本のメイン・ワード線を選択する。その選択信号と１
／４デコーダの出力信号は、図示しないサブ・ワード・
デコーダに供給され最終的に１行のサブワード線を選択
する。この点については後に詳述する。また、センスア
ンプ８の領域に挟まれたデコーダ領域３０に、ブロック
デコーダ１０と１／４デコーダ１１とが配置されてい
る。各ブロックデコーダ１０は、選択されたセルアレイ
ブロックに対応するメイン・ワード・デコーダ９と隣接
するセンスアンプ８に、そのブロック選択信号を供給す
る。この点も後述する。
ーダ２からのプリデコード信号ｒａｐ＊ｚ＃（＃はバン
ク番号、＊はプリデコード後の番号）が供給され、ブロ
ックデコーダ１０とメイン・ワード・デコーダ９及び１
／４デコーダ１１にそれぞれの対応する信号が供給され
る。両側の各セルアレイブロックに挟まれたデコーダ領
域３０に、メイン・ワード・デコーダ９が設けられてい
る。そして、各メイン・ワード・デコーダ９がそれぞれ
１本のメイン・ワード線を選択する。その選択信号と１
／４デコーダの出力信号は、図示しないサブ・ワード・
デコーダに供給され最終的に１行のサブワード線を選択
する。この点については後に詳述する。また、センスア
ンプ８の領域に挟まれたデコーダ領域３０に、ブロック
デコーダ１０と１／４デコーダ１１とが配置されてい
る。各ブロックデコーダ１０は、選択されたセルアレイ
ブロックに対応するメイン・ワード・デコーダ９と隣接
するセンスアンプ８に、そのブロック選択信号を供給す
る。この点も後述する。
【００２４】［行アドレスのデコーダ群］図４には、行
（ＲＯＷ）アドレスの論理構成図を示す。図４は、４つ
のバンクｂｎｋ０−３に共通に設けられたアドレスバッ
ファ・レジスタ４−１，４−２，４−３，４−４とバン
ク選択回路５が記載されている。更に、各バンクに設け
られているプリデコーダ２−１，２−２，２−３、ブロ
ックデコーダ１０、メイン・ワード・デコーダ９、サブ
・ワード・デコーダ１２が記載されている。図４では、
バンク０が代表的に記載され、残りの３つのバンクにつ
いては省略されている。
（ＲＯＷ）アドレスの論理構成図を示す。図４は、４つ
のバンクｂｎｋ０−３に共通に設けられたアドレスバッ
ファ・レジスタ４−１，４−２，４−３，４−４とバン
ク選択回路５が記載されている。更に、各バンクに設け
られているプリデコーダ２−１，２−２，２−３、ブロ
ックデコーダ１０、メイン・ワード・デコーダ９、サブ
・ワード・デコーダ１２が記載されている。図４では、
バンク０が代表的に記載され、残りの３つのバンクにつ
いては省略されている。
【００２５】リフレッシュカウンタ１４は、内部アドレ
スラッチ信号ｉａｌｚを一定時間遅延させたクロックに
インクリメントされる様にしてリフレッシュ時の内部行
アドレスを発生する。従って、アドレスバッファ４−
１，４−２，４−３，４−４には、リフレッシュカウン
タの内部行アドレス信号１５と外部からの行アドレス信
号ｒｌａ０−１４の両方が供給される。コントロールデ
コーダ１６には、外部からのコントロール信号ＲＡＳ
（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ），ＣＡＳ
（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ），Ｗ
Ｅ（Ｗｒｉｔｅ Ｅｎａｂｌｅ），ＣＳ（Ｃｈｉｐ Ｓ
ｅｌｅｃｔ）が供給される。これらのコントール信号の
組み合わせを、コントロールデコーダ１６がデコードし
て、内部向けの各種のコントロール信号を生成する。図
４の例では、リフレッシュ動作を指示するリフレッシュ
制御信号ｒｅｆｚとそれ以外のコントロール信号が出力
されている。そして、リフレッシュ制御信号ｒｅｆｚ及
び他のコントロール信号を供給されたｒａｓジェネレー
タ１７は、リフレッシュ制御信号ｒｅｆｚの出力に応じ
て、内部アドレスラッチ信号ｉａｌｚを出力する。ま
た、リフレッシュ制御信号ｒｅｆｚが出力されない場合
には他のコントロール信号に応じて外部アドレスラッチ
信号ｅａｌｚが出力される。
スラッチ信号ｉａｌｚを一定時間遅延させたクロックに
インクリメントされる様にしてリフレッシュ時の内部行
アドレスを発生する。従って、アドレスバッファ４−
１，４−２，４−３，４−４には、リフレッシュカウン
タの内部行アドレス信号１５と外部からの行アドレス信
号ｒｌａ０−１４の両方が供給される。コントロールデ
コーダ１６には、外部からのコントロール信号ＲＡＳ
（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ），ＣＡＳ
（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ），Ｗ
Ｅ（Ｗｒｉｔｅ Ｅｎａｂｌｅ），ＣＳ（Ｃｈｉｐ Ｓ
ｅｌｅｃｔ）が供給される。これらのコントール信号の
組み合わせを、コントロールデコーダ１６がデコードし
て、内部向けの各種のコントロール信号を生成する。図
４の例では、リフレッシュ動作を指示するリフレッシュ
制御信号ｒｅｆｚとそれ以外のコントロール信号が出力
されている。そして、リフレッシュ制御信号ｒｅｆｚ及
び他のコントロール信号を供給されたｒａｓジェネレー
タ１７は、リフレッシュ制御信号ｒｅｆｚの出力に応じ
て、内部アドレスラッチ信号ｉａｌｚを出力する。ま
た、リフレッシュ制御信号ｒｅｆｚが出力されない場合
には他のコントロール信号に応じて外部アドレスラッチ
信号ｅａｌｚが出力される。
【００２６】この両信号ｅａｌｚ，ｉａｌｚは、各アド
レスバッファに供給され、上記の内部行アドレス信号１
５と外部からの行アドレス信号ｒｌａ０−１４の何れを
選択するかの制御が行なわれる。また、リフレッシュ動
作時に、複数のメモリセルアレイブロックを選択するこ
とができるように、必要なアドレスバッファに対してリ
フレッシュ制御信号ｒｅｆｚが供給される。図４の例で
は、アドレスバッファ４−３に対して供給されている。
レスバッファに供給され、上記の内部行アドレス信号１
５と外部からの行アドレス信号ｒｌａ０−１４の何れを
選択するかの制御が行なわれる。また、リフレッシュ動
作時に、複数のメモリセルアレイブロックを選択するこ
とができるように、必要なアドレスバッファに対してリ
フレッシュ制御信号ｒｅｆｚが供給される。図４の例で
は、アドレスバッファ４−３に対して供給されている。
【００２７】アドレスバッファの出力１３は、対応する
プリデコーダ２−１，２−２，２−３及びバンク選択回
路５に供給される。図示される通り、図示されない残り
のバンクｂｎｋ１，２，３にもアドレスバッファの出力
１３は供給される。プリデコーダ２−１はサブ・ワード
・デコーダ１２に対応し、プリデコーダ２−２はメイン
・ワード・デコーダ９に対応し、更にプリデコーダ２−
３はブロックデコーダ１０に対応する。そしてそれぞれ
のプリデコード信号を対応するデコーダに供給する。
プリデコーダ２−１，２−２，２−３及びバンク選択回
路５に供給される。図示される通り、図示されない残り
のバンクｂｎｋ１，２，３にもアドレスバッファの出力
１３は供給される。プリデコーダ２−１はサブ・ワード
・デコーダ１２に対応し、プリデコーダ２−２はメイン
・ワード・デコーダ９に対応し、更にプリデコーダ２−
３はブロックデコーダ１０に対応する。そしてそれぞれ
のプリデコード信号を対応するデコーダに供給する。
【００２８】プリデコーダ２には、バンク選択回路５か
らバンク選択信号ｂｎｋ０が供給される。他のバンク選
択信号ｂｎｋ１，２，３は図示しないバンク内のプリデ
コーダに供給される。このバンク選択信号ｂｎｋ０ｘの
選択状態によってプリデコーダ２が活性化されることに
なる。非選択状態のバンク選択信号を受信するとプリデ
コーダは非活性化されて、電流の消費がなくなる。
らバンク選択信号ｂｎｋ０が供給される。他のバンク選
択信号ｂｎｋ１，２，３は図示しないバンク内のプリデ
コーダに供給される。このバンク選択信号ｂｎｋ０ｘの
選択状態によってプリデコーダ２が活性化されることに
なる。非選択状態のバンク選択信号を受信するとプリデ
コーダは非活性化されて、電流の消費がなくなる。
【００２９】プリデコーダ２−３から供給されるプリデ
コード信号１８に従って、ブロックデコーダ１０が、メ
モリセルアレイ・ブロックを選択するブロック選択信号
ｂｌｋ０ｚ−ｂｌｋ３１ｚを出力する。また、プリデコ
ーダ２−２から供給されるプリデコード信号１９と上記
のブロック選択信号ｂｌｋ＃ｚ（＃はブロック番号）に
従って、メイン・ワード・デコーダ９が、各メモリセル
・ブロック内のワード線を選択する。メイン・ワード・
デコーダ９は、ブロック選択信号ｂｌｋ＃ｚの選択状態
により活性化され、非選択状態により非活性化される。
コード信号１８に従って、ブロックデコーダ１０が、メ
モリセルアレイ・ブロックを選択するブロック選択信号
ｂｌｋ０ｚ−ｂｌｋ３１ｚを出力する。また、プリデコ
ーダ２−２から供給されるプリデコード信号１９と上記
のブロック選択信号ｂｌｋ＃ｚ（＃はブロック番号）に
従って、メイン・ワード・デコーダ９が、各メモリセル
・ブロック内のワード線を選択する。メイン・ワード・
デコーダ９は、ブロック選択信号ｂｌｋ＃ｚの選択状態
により活性化され、非選択状態により非活性化される。
【００３０】最終的に各サブワード線ＳＷＬ0-n の選択
は、メイン・ワード・デコーダ９とサブ・ワード・デコ
ーダ１２の組み合わせにより行なわれる。プリデコーダ
２−１の出力を供給された１／４デコーダの出力とメイ
ン・ワード・デコーダ９の出力に従って、サブ・ワード
・デコーダ１２が最終的にワード線を選択し、ワード線
の電位を上昇させる。より詳細には、図８，９にて後述
する通り、プリデコーダ２−１のプリデコード信号２０
は、１／４デコーダに供給され、１／４デコーダの出力
が対応するサブ・ワード・デコーダ９を制御する。
は、メイン・ワード・デコーダ９とサブ・ワード・デコ
ーダ１２の組み合わせにより行なわれる。プリデコーダ
２−１の出力を供給された１／４デコーダの出力とメイ
ン・ワード・デコーダ９の出力に従って、サブ・ワード
・デコーダ１２が最終的にワード線を選択し、ワード線
の電位を上昇させる。より詳細には、図８，９にて後述
する通り、プリデコーダ２−１のプリデコード信号２０
は、１／４デコーダに供給され、１／４デコーダの出力
が対応するサブ・ワード・デコーダ９を制御する。
【００３１】図５，６は、行アドレスのデコーダ群の更
に詳細な構成図である。図５，６では、特に、ブロック
デコーダ１０と各セルアレイ・ブロックのメイン・ワー
ド・デコーダ９の構成を示している。アドレスバッファ
４−３には、５ビットの外部のアドレス信号ｒｌａ８−
１２と内部アドレス信号１５の両方が供給されている。
各アドレスバッファ４−３からの反転、非反転信号が対
応するプリデコーダ２−３ａ，２−３ｂに供給されてい
る。プリデコーダには、前述した通りバンク選択信号ｂ
ｎｋ＃ｘが供給されている。プリデコーダ２−３ａ，２
−３ｂの出力１８は、適宜ブロックデコーダ１０に供給
される。そして、バンク選択信号ｂｎｋ＃ｘが選択状態
（Ｌレベル）の時に、プリデコーダ２−３ａ，２−３ｂ
は活性状態となる。一方、バンク選択信号ｂｎｋ＃ｘが
非選択状態（Ｈレベル）の時に、プリデコーダ２−３
ａ，２−３ｂは非活性状態となり、そのプリデコード出
力信号１８は全て非選択状態（Ｌレベル）になる。
に詳細な構成図である。図５，６では、特に、ブロック
デコーダ１０と各セルアレイ・ブロックのメイン・ワー
ド・デコーダ９の構成を示している。アドレスバッファ
４−３には、５ビットの外部のアドレス信号ｒｌａ８−
１２と内部アドレス信号１５の両方が供給されている。
各アドレスバッファ４−３からの反転、非反転信号が対
応するプリデコーダ２−３ａ，２−３ｂに供給されてい
る。プリデコーダには、前述した通りバンク選択信号ｂ
ｎｋ＃ｘが供給されている。プリデコーダ２−３ａ，２
−３ｂの出力１８は、適宜ブロックデコーダ１０に供給
される。そして、バンク選択信号ｂｎｋ＃ｘが選択状態
（Ｌレベル）の時に、プリデコーダ２−３ａ，２−３ｂ
は活性状態となる。一方、バンク選択信号ｂｎｋ＃ｘが
非選択状態（Ｈレベル）の時に、プリデコーダ２−３
ａ，２−３ｂは非活性状態となり、そのプリデコード出
力信号１８は全て非選択状態（Ｌレベル）になる。
【００３２】尚、本明細書において、”ｘ”はＬレベル
がアクティブまたは選択状態を意味し、”ｚ”はＨレベ
ルがアクティブまたは選択状態を意味する。しかしなが
ら、本発明は、ＨレベルかＬレベルかは本質的な要件で
はなく、適宜設計的事項として変更できるものである。
がアクティブまたは選択状態を意味し、”ｚ”はＨレベ
ルがアクティブまたは選択状態を意味する。しかしなが
ら、本発明は、ＨレベルかＬレベルかは本質的な要件で
はなく、適宜設計的事項として変更できるものである。
【００３３】アドレスバッファ４−３の内、外部アドレ
ス信号ｒｌａ９が供給されるアドレスバッファには、リ
フレッシュ制御信号ｒｅｆｚが供給される。このリフレ
ッシュ制御信号がリフレッシュ状態の値の時に、対応す
るリフレッシュアドレスは縮退される。従って、アドレ
スバッファ４−３からの反転、非反転信号は共に選択状
態になる。その結果、例えば、プリデコーダ２−３ａの
出力ｂｒａａ０ｚ＃，ｂｒａａ２ｚ＃がそれぞれ同時選
択状態（Ｈレベル）になり、例えば、セルアレイ・ブロ
ック７０と７２とが同時に選択されることになる。この
同時に選択されるセルアレイ・ブロックは、センスアン
プ８を共有するシェアード・センスアンプ形式の場合に
は、センスアンプ８を競合しない関係にあるものが選ば
れることになる。
ス信号ｒｌａ９が供給されるアドレスバッファには、リ
フレッシュ制御信号ｒｅｆｚが供給される。このリフレ
ッシュ制御信号がリフレッシュ状態の値の時に、対応す
るリフレッシュアドレスは縮退される。従って、アドレ
スバッファ４−３からの反転、非反転信号は共に選択状
態になる。その結果、例えば、プリデコーダ２−３ａの
出力ｂｒａａ０ｚ＃，ｂｒａａ２ｚ＃がそれぞれ同時選
択状態（Ｈレベル）になり、例えば、セルアレイ・ブロ
ック７０と７２とが同時に選択されることになる。この
同時に選択されるセルアレイ・ブロックは、センスアン
プ８を共有するシェアード・センスアンプ形式の場合に
は、センスアンプ８を競合しない関係にあるものが選ば
れることになる。
【００３４】図７に、センスアンプ８を競合しない関係
について説明する為の、アドレスとセルアレイ・ブロッ
クの関係を示す。例としてアドレスがｒｌａ８，ｒｌａ
９，ｒｌａ１０の３ビットに対する８つのセルアレイ・
ブロックの関係を示す。この例の場合には、アドレスｒ
ｌａ８を縮退させると、レベルの区別がなくなり、隣り
合うセルアレイ・ブロックが選択されることになり、セ
ンスアンプを競合することになる。従って、アドレスｒ
ｌａ９，ｒｌａ１０の何れかを縮退させることで、隣り
合わないセルアレイ・ブロックが同時に選択されること
になる。シェアード・センスアンプについては、後述す
る。
について説明する為の、アドレスとセルアレイ・ブロッ
クの関係を示す。例としてアドレスがｒｌａ８，ｒｌａ
９，ｒｌａ１０の３ビットに対する８つのセルアレイ・
ブロックの関係を示す。この例の場合には、アドレスｒ
ｌａ８を縮退させると、レベルの区別がなくなり、隣り
合うセルアレイ・ブロックが選択されることになり、セ
ンスアンプを競合することになる。従って、アドレスｒ
ｌａ９，ｒｌａ１０の何れかを縮退させることで、隣り
合わないセルアレイ・ブロックが同時に選択されること
になる。シェアード・センスアンプについては、後述す
る。
【００３５】図５，６に戻り、図の上側には、メイン・
ワード・デコーダ９の構成が記載されている。この例で
は、セルアレイ・ブロック７３の部分が拡張されてい
る。ブロックデコーダの場合と同様に、アドレスバッフ
ァ４−２には、外部からのアドレスｒｌａ２−７とリフ
レッシュカウンタ１４からの内部アドレス１５が共に供
給されている。そして、アドレスバッファ４−２からの
反転、非反転信号が対応するプリデコーダ２−２ａ，ｂ
に供給される。プリデコーダにはバンク選択信号ｂｎｋ
＃ｘが供給され、Ｌレベルで選択状態となりプリデコー
ダは活性化し、Ｈレベルで非選択状態となりプリデコー
ダは非活性化する。活性化とは、後述する具体的な回路
例によって明らかになるが、入力されるアドレス信号の
変化に対応して回路内が動作し、その出力を変化させる
状態である。
ワード・デコーダ９の構成が記載されている。この例で
は、セルアレイ・ブロック７３の部分が拡張されてい
る。ブロックデコーダの場合と同様に、アドレスバッフ
ァ４−２には、外部からのアドレスｒｌａ２−７とリフ
レッシュカウンタ１４からの内部アドレス１５が共に供
給されている。そして、アドレスバッファ４−２からの
反転、非反転信号が対応するプリデコーダ２−２ａ，ｂ
に供給される。プリデコーダにはバンク選択信号ｂｎｋ
＃ｘが供給され、Ｌレベルで選択状態となりプリデコー
ダは活性化し、Ｈレベルで非選択状態となりプリデコー
ダは非活性化する。活性化とは、後述する具体的な回路
例によって明らかになるが、入力されるアドレス信号の
変化に対応して回路内が動作し、その出力を変化させる
状態である。
【００３６】プリデコーダの出力１９は、それぞれの対
応するメイン・ワード・デコーダ９に供給される。メイ
ン・ワード・デコーダ９には、またブロック選択信号ｂ
ｌｋ３ｚ＃が供給される。そして、プリデコーダの場合
と同様に、ブロック選択信号が選択状態か非選択状態か
によって（Ｈレベルで活性化）、対応するメイン・ワー
ド・デコーダ９が活性化、または非活性化状態となる。
活性化状態になると、一つのセルアレイ・ブロック内の
６４個のメイン・ワード・デコーダ９の内ｒｌａ２−９
の状態によって選択される一つデコーダが選択信号を出
力することになる。
応するメイン・ワード・デコーダ９に供給される。メイ
ン・ワード・デコーダ９には、またブロック選択信号ｂ
ｌｋ３ｚ＃が供給される。そして、プリデコーダの場合
と同様に、ブロック選択信号が選択状態か非選択状態か
によって（Ｈレベルで活性化）、対応するメイン・ワー
ド・デコーダ９が活性化、または非活性化状態となる。
活性化状態になると、一つのセルアレイ・ブロック内の
６４個のメイン・ワード・デコーダ９の内ｒｌａ２−９
の状態によって選択される一つデコーダが選択信号を出
力することになる。
【００３７】［セルアレイ内の回路］図８，９はセルア
レイ・ブロック内の回路例を示す。ここでは、セルアレ
イ・ブロック７３と７４の近傍の回路例を示している。
これらのセルアレイ・ブロックの間にはセンスアンプ８
が配置されている。
レイ・ブロック内の回路例を示す。ここでは、セルアレ
イ・ブロック７３と７４の近傍の回路例を示している。
これらのセルアレイ・ブロックの間にはセンスアンプ８
が配置されている。
【００３８】まず、メモリセルＭＣ、サブワード線、ビ
ット線の関係について説明する。サブワード線ＳＷＬ
は、行方向に分割して配置されている。そして、その分
割されたワード線は、それぞれサブ・ワード・デコーダ
（ＳＤ）１２の両側に延びている。例えば、サブワード
線ＳＷＬ０ｚの場合は、図中では二つのサブ・ワード・
デコーダ（ＳＤ）１２に接続されて分割されている。こ
の理由は、ワード線が長くなることによりその立ち上が
り時間が遅くなるのを防止するためと、メインワード線
９０のピッチの緩和を行なうためである。一方、ビット
線ＢＬ０，ＢＬ１は、コラム方向に延びて配置されてい
る。そして、交互に上側のセンスアンプと下側のセンス
アンプに接続トランジスタ２２を介して接続されてい
る。これは、センスアンプの行方向のピッチに比べて一
対のビット線のピッチが短いからである。メモリセルＭ
Ｃは、例えば１個のトランジスタと１個のキャパシタか
ら構成され、サブワード線が立ち上がることにより、キ
ャパシタに記憶したＨまたはＬレベルがビット線に読み
だされ、またビット線から書き込まれる。
ット線の関係について説明する。サブワード線ＳＷＬ
は、行方向に分割して配置されている。そして、その分
割されたワード線は、それぞれサブ・ワード・デコーダ
（ＳＤ）１２の両側に延びている。例えば、サブワード
線ＳＷＬ０ｚの場合は、図中では二つのサブ・ワード・
デコーダ（ＳＤ）１２に接続されて分割されている。こ
の理由は、ワード線が長くなることによりその立ち上が
り時間が遅くなるのを防止するためと、メインワード線
９０のピッチの緩和を行なうためである。一方、ビット
線ＢＬ０，ＢＬ１は、コラム方向に延びて配置されてい
る。そして、交互に上側のセンスアンプと下側のセンス
アンプに接続トランジスタ２２を介して接続されてい
る。これは、センスアンプの行方向のピッチに比べて一
対のビット線のピッチが短いからである。メモリセルＭ
Ｃは、例えば１個のトランジスタと１個のキャパシタか
ら構成され、サブワード線が立ち上がることにより、キ
ャパシタに記憶したＨまたはＬレベルがビット線に読み
だされ、またビット線から書き込まれる。
【００３９】今例えば、セルアレイ・ブロック７３が選
択されたとする。すると、そのブロックの上下に位置す
るブロックデコーダ１０が、その出力にＨレベルの選択
信号を出力する。その結果、センスアンプ８とビット線
対とを接続するトランジスタ２２が導通状態となる。従
って、セルアレイ・ブロック７３のビット線対ＢＬ０，
ＢＬ１は、ブロックの上下に位置するセンスアンプ群８
に接続される。一方、非選択状態の隣接するセルアレイ
・ブロック７４のビット線対とセンスアンプ８との間の
トランジスタはオフ状態となり、両者は分離される。こ
のように、隣接するセルアレイ・ブロックがその間に位
置するセンスアンプを共用することにより、メモリの高
集積化を図っている。従って、前述した通り、センスア
ンプを隣接するセルアレイ・ブロックが共用する場合
は、アドレスの縮退によって複数のブロックを選択する
には、お互いに競合しない位置にある複数のセルアレイ
・ブロックを選択するようにする必要がある。
択されたとする。すると、そのブロックの上下に位置す
るブロックデコーダ１０が、その出力にＨレベルの選択
信号を出力する。その結果、センスアンプ８とビット線
対とを接続するトランジスタ２２が導通状態となる。従
って、セルアレイ・ブロック７３のビット線対ＢＬ０，
ＢＬ１は、ブロックの上下に位置するセンスアンプ群８
に接続される。一方、非選択状態の隣接するセルアレイ
・ブロック７４のビット線対とセンスアンプ８との間の
トランジスタはオフ状態となり、両者は分離される。こ
のように、隣接するセルアレイ・ブロックがその間に位
置するセンスアンプを共用することにより、メモリの高
集積化を図っている。従って、前述した通り、センスア
ンプを隣接するセルアレイ・ブロックが共用する場合
は、アドレスの縮退によって複数のブロックを選択する
には、お互いに競合しない位置にある複数のセルアレイ
・ブロックを選択するようにする必要がある。
【００４０】サブワード線の選択については、まずメイ
ン・ワード・デコーダ９のいずれか一つがその出力のメ
インワード線９０−９６３に選択レベルを出力する。メ
イン・ワード・デコーダ９の出力９０−９６３は、サブ
ワード線と同様に行方向に延びて配置される。しかも、
この出力配線９０−９６３は、それぞれ４行のサブワー
ド線を一組として、その４行のサブワード線の例えば真
中の位置で行方向に延びている。そして、それぞれの出
力は、対応する４行のワード線に接続されるサブ・ワー
ド・デコーダ（ＳＤ）１２に選択信号を供給する。ま
た、１／４デコーダ１１は、デコーダ領域３０内であっ
て各センスアンプの近傍に設けられている。図８，９に
示す通り、１／４デコーダ１１は４つのデコーダからな
り、セルアレイ・ブロックの上下に２つづつ配置され
る。そしてその出力１１０−１１３は、センスアンプ８
にそって行方向に延びている。また、その出力１１０−
１１３は、前述の４行のサブワード線の組の対応するサ
ブ・ワード・デコーダ（ＳＤ）１２に供給される。従っ
て、サブ・ワード・デコーダ１２は、メイン・ワード・
デコーダ９と１／４デコーダ１１の両方から選択信号を
供給された時に、接続されるサブワード線をドライブ
し、サブワード線のレベルを立ち上げる。
ン・ワード・デコーダ９のいずれか一つがその出力のメ
インワード線９０−９６３に選択レベルを出力する。メ
イン・ワード・デコーダ９の出力９０−９６３は、サブ
ワード線と同様に行方向に延びて配置される。しかも、
この出力配線９０−９６３は、それぞれ４行のサブワー
ド線を一組として、その４行のサブワード線の例えば真
中の位置で行方向に延びている。そして、それぞれの出
力は、対応する４行のワード線に接続されるサブ・ワー
ド・デコーダ（ＳＤ）１２に選択信号を供給する。ま
た、１／４デコーダ１１は、デコーダ領域３０内であっ
て各センスアンプの近傍に設けられている。図８，９に
示す通り、１／４デコーダ１１は４つのデコーダからな
り、セルアレイ・ブロックの上下に２つづつ配置され
る。そしてその出力１１０−１１３は、センスアンプ８
にそって行方向に延びている。また、その出力１１０−
１１３は、前述の４行のサブワード線の組の対応するサ
ブ・ワード・デコーダ（ＳＤ）１２に供給される。従っ
て、サブ・ワード・デコーダ１２は、メイン・ワード・
デコーダ９と１／４デコーダ１１の両方から選択信号を
供給された時に、接続されるサブワード線をドライブ
し、サブワード線のレベルを立ち上げる。
【００４１】１トランジスタタイプのＤＲＡＭの読み出
しと書き込みについては、通常良く知られているので、
ここでの詳細な説明は省略する。
しと書き込みについては、通常良く知られているので、
ここでの詳細な説明は省略する。
【００４２】［アドレスバッファ］図１０、１１にアド
レスバッファ回路のより具体的な構成例を示す。図１０
は縮退するアドレスバッファの例である。縮退するアド
レスバッファには、前述した通り、外部からのアドレス
が供給され、リフレッシュカウンタ１４からの内部アド
レスは供給されない。反転・非反転信号生成回路２３に
より反転、非反転信号が生成される。そしてＮＯＲ回路
２４、インバータ２５を経由して反転、非反転のアドレ
ス信号ｒａ９ｘ，ｒａ９ｚが出力される。通常動作時
は、信号φはＬレベルであるため、何ら影響を与えな
い。しかし、リフレッシュ時には、リフレッシュ制御信
号ｒｅｆｚがＨレベルになり、縮退制御信号発生回路２
６により信号φはＨレベルになり、強制的に出力ｒａ９
ｘ，ｒａ９ｚは共に同じレベル（Ｈレベル）になる。そ
の結果、図５，６に示される通り、プリデコーダ２−３
ａは、２本の出力を選択状態のＨレベルにし、同時に二
つのセルアレイ・ブロックが選択される。
レスバッファ回路のより具体的な構成例を示す。図１０
は縮退するアドレスバッファの例である。縮退するアド
レスバッファには、前述した通り、外部からのアドレス
が供給され、リフレッシュカウンタ１４からの内部アド
レスは供給されない。反転・非反転信号生成回路２３に
より反転、非反転信号が生成される。そしてＮＯＲ回路
２４、インバータ２５を経由して反転、非反転のアドレ
ス信号ｒａ９ｘ，ｒａ９ｚが出力される。通常動作時
は、信号φはＬレベルであるため、何ら影響を与えな
い。しかし、リフレッシュ時には、リフレッシュ制御信
号ｒｅｆｚがＨレベルになり、縮退制御信号発生回路２
６により信号φはＨレベルになり、強制的に出力ｒａ９
ｘ，ｒａ９ｚは共に同じレベル（Ｈレベル）になる。そ
の結果、図５，６に示される通り、プリデコーダ２−３
ａは、２本の出力を選択状態のＨレベルにし、同時に二
つのセルアレイ・ブロックが選択される。
【００４３】図１１は、縮退しないアドレスバッファの
例である。図１０と同じ部分には同じ番号を付してい
る。外部アドレスラッチ信号ｅａｌｚまたは内部アドレ
スラッチ信号ｉａｌｚの入力に応じて、外部アドレスｒ
ｌａ＊（＊はアドレス番号）またはリフレッシュカウン
タ１４の出力の内部アドレスｒｆａ＊ｘ／ｚの何れかが
有効になる。そして、反転・非反転信号生成回路２３の
出力は、二つのインバータ２５，２６により波形成形さ
れて反転、非反転の出力ｒａ＊ｘ，ｒａ＊ｚを出力す
る。
例である。図１０と同じ部分には同じ番号を付してい
る。外部アドレスラッチ信号ｅａｌｚまたは内部アドレ
スラッチ信号ｉａｌｚの入力に応じて、外部アドレスｒ
ｌａ＊（＊はアドレス番号）またはリフレッシュカウン
タ１４の出力の内部アドレスｒｆａ＊ｘ／ｚの何れかが
有効になる。そして、反転・非反転信号生成回路２３の
出力は、二つのインバータ２５，２６により波形成形さ
れて反転、非反転の出力ｒａ＊ｘ，ｒａ＊ｚを出力す
る。
【００４４】［プリデコーダとメインデコーダ］図１２
はプリデコーダの例であり、図１３はその回路例であ
る。図１２に示される通り、プリデコーダにはアドレス
バッファからの反転、非反転アドレス信号が供給され、
対応するＮＡＮＤ回路２７に供給される。また、同時に
バンク選択信号ｂｎｋ＃ｘ（＃はバンク番号）もインバ
ータ２８を介してＮＡＮＤ回路２７に供給される。そし
て、バンク選択信号ｂｎｋ＃ｘが選択レベル（Ｌレベ
ル）の場合は、アドレス信号の状態に応じて一つのＮＡ
ＮＤ回路２７が選択レベル（Ｌレベル）を出力し、プリ
デコード出力ｒａｐ０ｚ＃−ｒａｐ３ｚ＃のうち一つを
Ｈレベルにする。一方、バンク選択信号ｂｎｋ＃ｘが非
選択レベル（Ｈレベル）の場合は、アドレス信号の状態
にかかわらず強制的にＮＡＮＤ回路２７の出力をＨレベ
ルにする為、プリデコード出力ｒａｐ０ｚ＃−ｒａｐ３
ｚ＃は全て非選択レベル（Ｌレベル）となる。
はプリデコーダの例であり、図１３はその回路例であ
る。図１２に示される通り、プリデコーダにはアドレス
バッファからの反転、非反転アドレス信号が供給され、
対応するＮＡＮＤ回路２７に供給される。また、同時に
バンク選択信号ｂｎｋ＃ｘ（＃はバンク番号）もインバ
ータ２８を介してＮＡＮＤ回路２７に供給される。そし
て、バンク選択信号ｂｎｋ＃ｘが選択レベル（Ｌレベ
ル）の場合は、アドレス信号の状態に応じて一つのＮＡ
ＮＤ回路２７が選択レベル（Ｌレベル）を出力し、プリ
デコード出力ｒａｐ０ｚ＃−ｒａｐ３ｚ＃のうち一つを
Ｈレベルにする。一方、バンク選択信号ｂｎｋ＃ｘが非
選択レベル（Ｈレベル）の場合は、アドレス信号の状態
にかかわらず強制的にＮＡＮＤ回路２７の出力をＨレベ
ルにする為、プリデコード出力ｒａｐ０ｚ＃−ｒａｐ３
ｚ＃は全て非選択レベル（Ｌレベル）となる。
【００４５】図１３の回路例に従えば、プリデコーダの
活性状態と非活性状態が理解される。この回路例では、
３つのＰチャネルトランジスタＱp1，Ｑp2，Ｑp3と、３
つのＮチャネルトランジスタＱn1，Ｑn2，Ｑn3とから構
成されるＣＭＯＳのＮＡＮＤ回路である。対応するバン
クが選択状態の時は、バンク選択信号ｂｎｋ＃ｘが選択
レベル（Ｌレベル）であるため、インバータ２８の出力
はＨレベルとなる。従って、トランジスタＱn1はオン状
態となる。従って、あとはアドレスバッファからの出力
ｒａ０ｘ，ｒａ１ｘの状態によって出力をＨレベルまた
はＬレベルに駆動することになる。従って、リフレッシ
ュ動作時においてリフレッシュアドレスが変化すること
に反応して電流が消費される。一方、対応するバンクが
非選択状態の時は、バンク選択信号ｂｎｋ＃ｘが非選択
レベル（Ｈレベル）であるため、インバータ２８の出力
はＬレベルとなる。従って、トランジスタＱn1はオフ状
態となる。その為、アドレスバッファからの出力ｒａ０
ｘ，ｒａ１ｘの状態にかかわらず、強制的に出力ｒａｐ
０ｚ＃はＬレベルとなる。従って、出力がＨレベルとＬ
レベルに適宜駆動されることはなく、消費電流はほとん
どない。
活性状態と非活性状態が理解される。この回路例では、
３つのＰチャネルトランジスタＱp1，Ｑp2，Ｑp3と、３
つのＮチャネルトランジスタＱn1，Ｑn2，Ｑn3とから構
成されるＣＭＯＳのＮＡＮＤ回路である。対応するバン
クが選択状態の時は、バンク選択信号ｂｎｋ＃ｘが選択
レベル（Ｌレベル）であるため、インバータ２８の出力
はＨレベルとなる。従って、トランジスタＱn1はオン状
態となる。従って、あとはアドレスバッファからの出力
ｒａ０ｘ，ｒａ１ｘの状態によって出力をＨレベルまた
はＬレベルに駆動することになる。従って、リフレッシ
ュ動作時においてリフレッシュアドレスが変化すること
に反応して電流が消費される。一方、対応するバンクが
非選択状態の時は、バンク選択信号ｂｎｋ＃ｘが非選択
レベル（Ｈレベル）であるため、インバータ２８の出力
はＬレベルとなる。従って、トランジスタＱn1はオフ状
態となる。その為、アドレスバッファからの出力ｒａ０
ｘ，ｒａ１ｘの状態にかかわらず、強制的に出力ｒａｐ
０ｚ＃はＬレベルとなる。従って、出力がＨレベルとＬ
レベルに適宜駆動されることはなく、消費電流はほとん
どない。
【００４６】従って、バンクが選択されるとプリデコー
ダ回路はそのバンク選択信号によって活性化され、バン
クが非選択の時は非活性化されている。
ダ回路はそのバンク選択信号によって活性化され、バン
クが非選択の時は非活性化されている。
【００４７】図１４は、メイン・ワード・デコーダの回
路例である。３つのＰチャネルトランジスタＱp4，Ｑp
5，Ｑp6と、３つのＮチャネルトランジスタＱn4，Ｑn
5，Ｑn6とから構成されるＣＭＯＳのＮＡＮＤ回路であ
る点は、プリデコーダ回路の例と同じである。異なるの
は、バンク選択信号の代わりにセルアレイ・ブロックを
選択するブロック選択信号ｂｌｋ＃ｚ（＃はブロック番
号）が入力されている点と、出力段に出力レベルを変換
する変換回路が追加されている点である。この為、プリ
デコーダ回路の場合と同様に、バンク選択信号が非選択
レベル（Ｌレベル）の時には回路は非活性化され、選択
レベル（Ｈレベル）の時には回路は活性化される。
路例である。３つのＰチャネルトランジスタＱp4，Ｑp
5，Ｑp6と、３つのＮチャネルトランジスタＱn4，Ｑn
5，Ｑn6とから構成されるＣＭＯＳのＮＡＮＤ回路であ
る点は、プリデコーダ回路の例と同じである。異なるの
は、バンク選択信号の代わりにセルアレイ・ブロックを
選択するブロック選択信号ｂｌｋ＃ｚ（＃はブロック番
号）が入力されている点と、出力段に出力レベルを変換
する変換回路が追加されている点である。この為、プリ
デコーダ回路の場合と同様に、バンク選択信号が非選択
レベル（Ｌレベル）の時には回路は非活性化され、選択
レベル（Ｈレベル）の時には回路は活性化される。
【００４８】［リフレッシュ時の動作］再度、内部アド
レスによるリフレッシュ時の動作について説明する。リ
フレッシュ時には、コントロールデコーダ１６（図４参
照）からリフレッシュ制御信号ｒｅｆｚが出力され、そ
れに伴って、ｒａｓジェネレータ回路１７から、内部ア
ドレスラッチ信号ｉａｌｚが選択レベルとなる。従っ
て、各アドレスバッファは、リフレッシュカウンタ１４
の出力１５を入力する。そして、同時にリフレッシュ制
御信号ｒｅｆｚは、所定のアドレスバッファ回路４−３
（図５，６参照）に供給されて、対応するアドレスを縮
退させる。その結果、そのアドレスバッファ回路の出力
は共にＨレベルとなる。その結果、単一のバンク内から
複数のセルアレイ・ブロックが選択されることになる。
その場合、隣接するセルアレイ・ブロックがセンスアン
プを共用する場合には、センスアンプを競合しない位置
にある複数のセルアレイ・ブロックが選択される。一
方、非選択のメモリバンクに対応するプリデコーダおよ
びメモリバンク内のメイン・ワード・デコーダ等のデコ
ーダ類は、全て非活性状態となる。従って、リフレッシ
ュカウンタ１４の出力がリフレッシュ動作に応じて順次
変化していっても、それらの非活性の回路が電流を消費
することはない。
レスによるリフレッシュ時の動作について説明する。リ
フレッシュ時には、コントロールデコーダ１６（図４参
照）からリフレッシュ制御信号ｒｅｆｚが出力され、そ
れに伴って、ｒａｓジェネレータ回路１７から、内部ア
ドレスラッチ信号ｉａｌｚが選択レベルとなる。従っ
て、各アドレスバッファは、リフレッシュカウンタ１４
の出力１５を入力する。そして、同時にリフレッシュ制
御信号ｒｅｆｚは、所定のアドレスバッファ回路４−３
（図５，６参照）に供給されて、対応するアドレスを縮
退させる。その結果、そのアドレスバッファ回路の出力
は共にＨレベルとなる。その結果、単一のバンク内から
複数のセルアレイ・ブロックが選択されることになる。
その場合、隣接するセルアレイ・ブロックがセンスアン
プを共用する場合には、センスアンプを競合しない位置
にある複数のセルアレイ・ブロックが選択される。一
方、非選択のメモリバンクに対応するプリデコーダおよ
びメモリバンク内のメイン・ワード・デコーダ等のデコ
ーダ類は、全て非活性状態となる。従って、リフレッシ
ュカウンタ１４の出力がリフレッシュ動作に応じて順次
変化していっても、それらの非活性の回路が電流を消費
することはない。
【００４９】図５，６に戻って、一つのバンク内では２
つよりも多いセルアレイ・ブロックを同時に選択しても
良い。その為には、例えばアドレスｒｌａ１０に対応す
るアドレスバッファ４０３にもリフレッシュ制御信号ｒ
ｅｆｚが供給される。その結果、縮退するアドレスは２
ビットとなり、同時に４つのセルアレイ・ブロックが選
択されることになる。但し、その分、バンク内で同時に
活性化するメイン・ワード・デコーダ９の数が増えるた
めに、動作回路が一部分に集中し、ピーク電流によるノ
イズが大きくなる。従って、許容される範囲に応じて、
同時に選択されるセルアレイ・ブロックの数が決められ
る。
つよりも多いセルアレイ・ブロックを同時に選択しても
良い。その為には、例えばアドレスｒｌａ１０に対応す
るアドレスバッファ４０３にもリフレッシュ制御信号ｒ
ｅｆｚが供給される。その結果、縮退するアドレスは２
ビットとなり、同時に４つのセルアレイ・ブロックが選
択されることになる。但し、その分、バンク内で同時に
活性化するメイン・ワード・デコーダ９の数が増えるた
めに、動作回路が一部分に集中し、ピーク電流によるノ
イズが大きくなる。従って、許容される範囲に応じて、
同時に選択されるセルアレイ・ブロックの数が決められ
る。
【００５０】また、別の例としては、許容される消費電
流の範囲内であれば、二つのバンクを選択し、それぞれ
の選択バンク内で複数のセルアレイ・ブロックを選択し
ても良い。但し、その場合は、選択バンクに対応するプ
リデコーダ回路も活性化される。その為、チップ全体で
同時に４つのセルアレイ・ブロックを選択する場合は、
上述の如く単一のバンク内で４つのセルアレイ・ブロッ
クを選択したほうが平均消費電流は少なくてすむ。
流の範囲内であれば、二つのバンクを選択し、それぞれ
の選択バンク内で複数のセルアレイ・ブロックを選択し
ても良い。但し、その場合は、選択バンクに対応するプ
リデコーダ回路も活性化される。その為、チップ全体で
同時に４つのセルアレイ・ブロックを選択する場合は、
上述の如く単一のバンク内で４つのセルアレイ・ブロッ
クを選択したほうが平均消費電流は少なくてすむ。
【００５１】図１５は、各デコーダの活性化、非活性化
の関係を示している。この例では、バンク０とバンク１
だけ表示されている。バンク０が選択状態で、複数のセ
ルアレイ・ブロックを選択していて、バンク１は非選択
状態の例である。バンク選択信号ｂｎｋ０ｘ，ｂｎｋ１
ｘが対応するプリデコーダに供給されている。その結
果、プリデコーダ０は活性化し、プリデコーダ１は非活
性化状態である。また、非選択状態にあるバンク１内の
ブロックデコーダは、プリデコーダ１から全て非選択状
態のプリデコード信号１８を供給され、同様に非活性化
状態である。そして、同様にバンク１内のワードデコー
ダも全て非活性化状態である。
の関係を示している。この例では、バンク０とバンク１
だけ表示されている。バンク０が選択状態で、複数のセ
ルアレイ・ブロックを選択していて、バンク１は非選択
状態の例である。バンク選択信号ｂｎｋ０ｘ，ｂｎｋ１
ｘが対応するプリデコーダに供給されている。その結
果、プリデコーダ０は活性化し、プリデコーダ１は非活
性化状態である。また、非選択状態にあるバンク１内の
ブロックデコーダは、プリデコーダ１から全て非選択状
態のプリデコード信号１８を供給され、同様に非活性化
状態である。そして、同様にバンク１内のワードデコー
ダも全て非活性化状態である。
【００５２】一方、選択状態にあるバンク内では、ブロ
ックデコーダは活性化状態にあるプリデコーダ０からプ
リデコード信号１８を供給されて、活性化状態にある。
そして、各セルアレイ・ブロックのメインワード・デコ
ーダは、ブロック選択信号ｂｌｋ０−３に従って、選択
ブロックのみ活性化状態となり、非選択ブロックは非活
性化状態となる。そして、隣接しないセルアレイ・ブロ
ック０，２が同時に選択されて、センスアンプを競合し
ないようにしている。
ックデコーダは活性化状態にあるプリデコーダ０からプ
リデコード信号１８を供給されて、活性化状態にある。
そして、各セルアレイ・ブロックのメインワード・デコ
ーダは、ブロック選択信号ｂｌｋ０−３に従って、選択
ブロックのみ活性化状態となり、非選択ブロックは非活
性化状態となる。そして、隣接しないセルアレイ・ブロ
ック０，２が同時に選択されて、センスアンプを競合し
ないようにしている。
【００５３】図１５から明らかな通り、本発明の実施の
形態では、必要な部分のデコーダのみが活性化されてい
るので、消費電流を抑えつつリフレッシュ動作を短縮す
ることができる。
形態では、必要な部分のデコーダのみが活性化されてい
るので、消費電流を抑えつつリフレッシュ動作を短縮す
ることができる。
【００５４】
【発明の効果】以上説明した通り、本発明によれば、内
部アドレス信号に従ってリフレッシュ動作する場合に、
選択バンク内で複数のセルアレイ・ブロックを同時に選
択することにより複数のバンクが同時に選択されて対応
する複数のプリデコーダが一斉に活性化することを避け
ることができる。従って、リフレッシュ時の消費電流を
少なくできる。
部アドレス信号に従ってリフレッシュ動作する場合に、
選択バンク内で複数のセルアレイ・ブロックを同時に選
択することにより複数のバンクが同時に選択されて対応
する複数のプリデコーダが一斉に活性化することを避け
ることができる。従って、リフレッシュ時の消費電流を
少なくできる。
【図１】本発明の実施の形態のＤＲＡＭの全体構成例で
ある。
ある。
【図２】メモリチップの全体構成例である。
【図３】バンク内の構成図である。
【図４】行アドレスの論理構成図である。
【図５】行アドレスのデコーダ群の構成図（その１）で
ある。
ある。
【図６】行アドレスのデコーダ群の構成図（その２）で
ある。
ある。
【図７】アドレスとセルアレイ・ブロックとの関係図で
ある。
ある。
【図８】セルアレイ・ブロック内の回路例（その１）で
ある。
ある。
【図９】セルアレイ・ブロック内の回路例（その２）で
ある。
ある。
【図１０】縮退するアドレス用のアドレスバッファの例
である。
である。
【図１１】縮退しないアドレス用のアドレスバッファの
例である。
例である。
【図１２】プリデコーダの例である。
【図１３】プリデコーダの回路例である。
【図１４】メイン・ワード・デコーダの回路例である。
【図１５】各デコーダの活性化、非活性化の関係図であ
る。
る。
【図１６】従来のＤＲＡＭの構成図である。
４ アドレスバッファ ５ バンク選択回路 ＭＣ メモリセル ＳＷＬ ワード線 ＢＬ ビット線 ８，ＳＡ センスアンプ ７０−７３１ セルアレイ・ブロック ９ メイン・ワード・デコーダ １０ ブロックデコーダ １１ １／４デコーダ １２，ＳＤ サブ・ワード・デコーダ ｂｌｋ＊ ブロック選択信号 ｂｎｋ＃ バンク選択信号
Claims (20)
- 【請求項１】情報を記憶するメモリセルを複数有し、記
憶情報をリフレッシュする揮発性メモリ装置において、 該揮発性メモリ装置が、 それぞれ複数のメモリセルを有する複数のセルアレイ・
ブロックと、該メモリセルを選択するデコーダ部とを有
する複数のバンク領域と、 アドレス信号を供給されるアドレスバッファと、 該複数のバンク領域に対応して設けられ、前記アドレス
バッファからの出力をそれぞれ供給され、プリデコード
信号を対応するバンク領域に供給する複数のプリデコー
ダとを有し、 リフレッシュ動作時に、選択されたバンク領域に対応す
るプリデコーダが活性化され、当該バンク領域内の複数
のセルアレイ・ブロックが同時に選択され、非選択のバ
ンク領域に対応するプリデコーダが非活性化されること
を特徴とする揮発性メモリ装置。 - 【請求項２】請求項１に記載の揮発性メモリ装置におい
て、 前記デコーダ部は、前記セルアレイ・ブロックを選択す
るブロックデコーダと、前記メモリセルに接続されるワ
ード線を選択するワードデコーダとを有し、 前記ブロックデコーダには対応する前記プリデコーダか
らのプリデコード信号が供給され、 当該対応するプリデコーダが非活性時には、該ブロック
デコーダに全て非選択状態のプリデコード信号が供給さ
れ、 当該対応するプリデコーダが活性時には、該ブロックデ
コーダに該アドレス信号に応じたプリデコード信号が供
給され、前記のリフレッシュ動作時には複数の該ブロッ
クデコーダが選択信号を出力することを特徴とする揮発
性メモリ装置。 - 【請求項３】請求項２に記載の揮発性メモリ装置におい
て、 前記ブロックデコーダは、前記のプリデコーダが非活性
時に全て非選択状態のプリデコード信号が供給されて、
その出力端に非選択信号を出力することを特徴とする揮
発性メモリ装置。 - 【請求項４】請求項２または３に記載の揮発性メモリ装
置において、 前記ワードデコーダには対応する前記プリデコーダから
のプリデコード信号と、前記ブロックデコーダのデコー
ド出力信号が供給され、 選択されたセルアレイ・ブロックに対応するワードデコ
ーダは、供給されるプリデコード信号に応じて当該セル
アレイ・ブロック内の単一のワード線を選択し、非選択
のセルアレイ・ブロックに対応するワードデコーダは、
非活性状態になることを特徴とする揮発性メモリ装置。 - 【請求項５】請求項１に記載の揮発性メモリ装置におい
て、 前記デコーダ部は、前記セルアレイ・ブロックを選択す
るブロックデコーダと前記メモリセルに接続されるワー
ド線を選択するワードデコーダとを有し、 選択されたバンク領域に対応するプリデコーダは活性化
され、当該選択されたバンク領域内にある選択された複
数のブロックに対応するワードデコーダは活性化されて
ワード線を選択し、当該選択されたバンク領域内にある
非選択のブロックに対応するワードデコーダは非活性化
され、 非選択のバンク領域に対応するプリデコーダは非活性化
され、当該非選択のバンク領域内にあるブロックデコー
ダ及びワードデコーダも非活性化されることを特徴とす
る揮発性メモリ装置。 - 【請求項６】請求項１に記載の揮発性メモリ装置におい
て、 前記リフレッシュ動作時に、前記セルアレイ・ブロック
を選択するアドレス信号を縮退させることを特徴とする
揮発性メモリ装置。 - 【請求項７】請求項１に記載の揮発性メモリ装置におい
て、 前記デコーダ部は、前記セルアレイ・ブロックを選択す
るブロックデコーダと前記メモリセルに接続されるワー
ド線を選択するワードデコーダとを有し、 前記リフレッシュ動作時に、前記ブロックデコーダに対
応するプリデコーダに出力信号を供給するアドレスバッ
ファのアドレス信号を縮退させることを特徴とする揮発
性メモリ装置。 - 【請求項８】請求項６または７記載の揮発性メモリ装置
において、 前記アドレス信号を縮退させることにより、当該縮退さ
れたアドレス信号に対応するアドレスバッファの反転、
非反転出力が同じレベルになることを特徴とする揮発性
メモリ装置。 - 【請求項９】請求項１記載の揮発性メモリ装置におい
て、 前記複数のバンク領域の内、単一のバンク領域が選択さ
れ、その選択されたバンク領域に対応するプリデコーダ
のみが活性化され、非選択のバンク領域に対応するプリ
デコーダは非活性化されることを特徴とする揮発性メモ
リ装置。 - 【請求項１０】請求項１記載の揮発性メモリ装置におい
て、 更に、アドレス信号を供給されてバンク選択信号を各バ
ンク領域に対応するプリデコーダに供給するバンク選択
回路を有することを特徴とする揮発性メモリ装置。 - 【請求項１１】情報を記憶するメモリセルを複数有し、
該記憶情報がリフレッシュされる揮発性メモリ装置にお
いて、 該揮発性メモリ装置が、 それぞれ複数のメモリセルを有する複数のセルアレイ・
ブロックと、該メモリセルを選択するデコーダ部とを有
する複数のバンク領域と、 アドレス信号を供給されるアドレスバッファと、 該複数のバンク領域に対応して設けられ、前記アドレス
バッファからの出力をそれぞれ供給され、プリデコード
信号を対応するバンク領域に供給する複数のプリデコー
ダとを有し、 前記バンク領域は、隣接するセルアレイ・ブロック間に
センスアンプ領域を共有し、選択されるセルアレイ・ブ
ロック側のビット線に当該センスアンプが接続され、非
選択のセルアレイ・ブロック側のビット線は当該センス
アンプから分離され、 リフレッシュ動作時に、選択されたバンク領域内にあっ
て、前記センスアンプを共有しない位置にある複数のセ
ルアレイ・ブロックが同時に選択されることを特徴とす
る揮発性メモリ装置。 - 【請求項１２】請求項１１記載の揮発性メモリ装置にお
いて、 通常動作時には、選択されたバンク領域内において、単
一のセルアレイ・ブロックが選択されることを特徴とす
る揮発性メモリ装置。 - 【請求項１３】請求項１１または１２記載の揮発性メモ
リ装置において、 前記リフレッシュ動作時に、選択されたバンク領域に対
応するプリデコーダが活性化され、非選択バンク領域に
対応するプリデコーダが非活性化されることを特徴とす
る揮発性メモリ装置。 - 【請求項１４】情報を記憶し、当該記憶情報をリフレッ
シュする必要があるメモリセルを複数有し、 それぞれ複数のメモリセルを有する複数のセルアレイ・
ブロックと、該メモリセルを選択するデコーダ部とを有
する複数のバンク領域と、 アドレス信号を供給されるアドレスバッファと、 該複数のバンク領域に対応して設けられ、前記アドレス
バッファからの出力をそれぞれ供給され、プリデコード
信号を対応するバンク領域に供給する複数のプリデコー
ダとを有する揮発性メモリ装置において、 リフレッシュ動作時に、選択されたバンク領域に対応す
るプリデコーダを活性化し、当該バンク領域内の複数の
セルアレイ・ブロックを同時に選択し、非選択のバンク
領域に対応するプリデコーダを非活性化することを特徴
とするリフレッシュ方法。 - 【請求項１５】請求項１４に記載のリフレッシュ方法に
おいて、 前記揮発性メモリ装置は、更に、前記デコーダ部は、前
記セルアレイ・ブロックを選択するブロックデコーダ
と、前記メモリセルに接続されるワード線を選択するワ
ードデコーダとを有し、前記ブロックデコーダには対応
する前記プリデコーダからのプリデコード信号が供給さ
れ、 前記のリフレッシュ動作時に、 当該対応するプリデコーダが非活性時には、該ブロック
デコーダに全て非選択状態のプリデコード信号を供給
し、 当該対応するプリデコーダが活性時には、該ブロックデ
コーダに該アドレス信号に応じたプリデコード信号を供
給し、複数の該ブロックデコーダが選択信号を出力する
ことを特徴とするリフレッシュ方法。 - 【請求項１６】請求項１５に記載のリフレッシュ方法に
おいて、 前記のプリデコーダが非活性時に全て非選択状態のプリ
デコード信号を前記ブロックデコーダに供給し、該ブロ
ックデコーダの出力端に非選択信号を出力することを特
徴とするリフレッシュ方法。 - 【請求項１７】請求項１５または１６に記載のリフレッ
シュ方法において、 前記ワードデコーダには対応する前記プリデコーダから
のプリデコード信号と、前記ブロックデコーダのデコー
ド出力信号が供給され、 選択されたセルアレイ・ブロックに対応するワードデコ
ーダは、供給されるプリデコード信号に応じて当該セル
アレイ・ブロック内の単一のワード線を選択し、非選択
のセルアレイ・ブロックに対応するワードデコーダは、
非活性状態にすることを特徴とするリフレッシュ方法。 - 【請求項１８】情報を記憶し、当該記憶情報をリフレッ
シュする必要があるメモリセルを複数有し、 それぞれ複数のメモリセルを有する複数のセルアレイ・
ブロックと、該メモリセルを選択するデコーダ部とを有
する複数のバンク領域と、 アドレス信号を供給されるアドレスバッファと、 該複数のバンク領域に対応して設けられ、前記アドレス
バッファからの出力をそれぞれ供給され、プリデコード
信号を対応するバンク領域に供給する複数のプリデコー
ダとを有し、 前記バンク領域は、隣接するセルアレイ・ブロック間に
センスアンプ領域を共有し、選択されるセルアレイ・ブ
ロック側のビット線に当該センスアンプが接続され、非
選択のセルアレイ・ブロック側のビット線は当該センス
アンプから分離される揮発性メモリ装置において、 リフレッシュ動作時に、選択されたバンク領域内にあっ
て、前記センスアンプを共有しない位置にある複数のセ
ルアレイ・ブロックを同時に選択することを特徴とする
リフレッシュ方法。 - 【請求項１９】請求項１８記載のリフレッシュ方法にお
いて、 通常動作時には、選択されたバンク領域内において、単
一のセルアレイ・ブロックを選択することを特徴とする
リフレッシュ方法。 - 【請求項２０】請求項１８または１９記載のリフレッシ
ュ方法において、 前記リフレッシュ動作時に、選択されたバンク領域に対
応するプリデコーダを活性化し、非選択バンク領域に対
応するプリデコーダを非活性化することを特徴とするリ
フレッシュ方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336712A JPH09180442A (ja) | 1995-12-25 | 1995-12-25 | 揮発性メモリ装置及びそのリフレッシュ方法 |
| US08/685,859 US5742554A (en) | 1995-12-25 | 1996-07-24 | Volatile memory device and method of refreshing same |
| KR1019960032933A KR100244371B1 (ko) | 1995-12-25 | 1996-08-08 | 휘발성 메모리 장치 및 그 리프레시 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336712A JPH09180442A (ja) | 1995-12-25 | 1995-12-25 | 揮発性メモリ装置及びそのリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180442A true JPH09180442A (ja) | 1997-07-11 |
Family
ID=18302018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336712A Pending JPH09180442A (ja) | 1995-12-25 | 1995-12-25 | 揮発性メモリ装置及びそのリフレッシュ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5742554A (ja) |
| JP (1) | JPH09180442A (ja) |
| KR (1) | KR100244371B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343043B2 (en) | 2000-03-13 | 2002-01-29 | Oki Electric Industry Co., Ltd. | Dynamic random access memory |
| WO2002019340A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Memoire semi-conducteur et procede de rafraichissement associe |
| KR20040000066A (ko) * | 2002-06-21 | 2004-01-03 | 삼성전자주식회사 | 반도체 메모리 장치의 프리 디코더 |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| KR100914298B1 (ko) * | 2007-12-28 | 2009-08-27 | 주식회사 하이닉스반도체 | 셀프리프레시 회로 |
| WO2015071966A1 (ja) * | 2013-11-12 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209374B1 (ko) * | 1996-10-31 | 1999-07-15 | 김영환 | 컬럼 디코더 어레이 장치 |
| KR100240870B1 (ko) * | 1997-03-15 | 2000-01-15 | 윤종용 | 동기형 반도체 메모리 장치 |
| US6088293A (en) * | 1998-09-08 | 2000-07-11 | Texas Instruments Incorporated | Low-power column decode circuit |
| DE19916913A1 (de) * | 1999-04-14 | 2000-10-26 | Siemens Ag | Halbleiterspeicher mit Speicherbänken |
| JP3530425B2 (ja) * | 1999-08-20 | 2004-05-24 | Ｎｅｃマイクロシステム株式会社 | 半導体記憶装置 |
| US6633952B2 (en) * | 2000-10-03 | 2003-10-14 | Broadcom Corporation | Programmable refresh scheduler for embedded DRAMs |
| JP2003132674A (ja) * | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10208611A1 (de) * | 2002-02-27 | 2003-05-22 | Infineon Technologies Ag | DRAM-Speicherschaltung |
| KR100479821B1 (ko) * | 2002-05-17 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법 |
| KR100621619B1 (ko) * | 2003-11-14 | 2006-09-13 | 삼성전자주식회사 | 리플레쉬 동작을 수행하는 반도체 메모리 장치 |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US7330391B2 (en) * | 2005-10-17 | 2008-02-12 | Infineon Technologies Ag | Memory having directed auto-refresh |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| US8634268B2 (en) * | 2010-10-27 | 2014-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit having decoding circuits and method of operating the same |
| US9135998B2 (en) * | 2010-11-09 | 2015-09-15 | Micron Technology, Inc. | Sense operation flags in a memory device |
| KR102544184B1 (ko) * | 2018-08-09 | 2023-06-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 리프레쉬 방법 |
| US20230223069A1 (en) * | 2022-01-12 | 2023-07-13 | Micron Technology, Inc. | Main word line drivers |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617779B2 (ja) * | 1988-08-31 | 1997-06-04 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| US5402384A (en) * | 1992-04-24 | 1995-03-28 | Citizen Watch Co., Ltd. | Dynamic ram |
| JPH06168588A (ja) * | 1992-11-30 | 1994-06-14 | Hitachi Ltd | 半導体記憶装置 |
| JP2988804B2 (ja) * | 1993-03-19 | 1999-12-13 | 株式会社東芝 | 半導体メモリ装置 |
| KR950014089B1 (ko) * | 1993-11-08 | 1995-11-21 | 현대전자산업주식회사 | 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치 |
| US5450364A (en) * | 1994-01-31 | 1995-09-12 | Texas Instruments Incorporated | Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices |
-
1995
- 1995-12-25 JP JP7336712A patent/JPH09180442A/ja active Pending
-
1996
- 1996-07-24 US US08/685,859 patent/US5742554A/en not_active Expired - Fee Related
- 1996-08-08 KR KR1019960032933A patent/KR100244371B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343043B2 (en) | 2000-03-13 | 2002-01-29 | Oki Electric Industry Co., Ltd. | Dynamic random access memory |
| WO2002019340A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Memoire semi-conducteur et procede de rafraichissement associe |
| US6944081B2 (en) | 2000-08-31 | 2005-09-13 | Nec Electronics Corporation | Semiconductor storage and its refreshing method |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| KR20040000066A (ko) * | 2002-06-21 | 2004-01-03 | 삼성전자주식회사 | 반도체 메모리 장치의 프리 디코더 |
| KR100914298B1 (ko) * | 2007-12-28 | 2009-08-27 | 주식회사 하이닉스반도체 | 셀프리프레시 회로 |
| WO2015071966A1 (ja) * | 2013-11-12 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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