KR100914298B1 - 셀프리프레시 회로 - Google Patents

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Abstract

본 발명은 제1 액티브신호와 외부 어드레스신호를 디코딩하여 제1 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제1 제어신호를 생성하는 제1 디코더; 셀프리프레시신호와 리던던시신호를 입력받아 선택신호를 생성하는 선택신호 생성부; 상기 선택신호에 응답하여 동작하며, 제2 액티브신호와 외부 어드레스신호를 디코딩하여 내부 어드레스신호와 내부 액티브신호를 생성하는 프리디코더; 상기 내부 어드레스신호와 상기 내부 액티브신호를 디코딩하여 제2 제어신호를 생성하는 제2 디코더; 및 상기 선택신호에 응답하여 상기 제1 제어신호 및 상기 제2 제어신호 중 하나를 선택하여 제2 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제3 제어신호로 출력하는 스위치부를 포함하는 셀프리프레시 회로를 제공한다.
Figure R1020070141038
셀프리프레시, 리던던시, 디코더

Description

셀프리프레시 회로{Self-refresh Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 하나의 디코더에서 생성된 디코딩 신호를 공유함으로써, 디코더의 동작을 줄이고, 이에 따라 셀프리프레시 모드에서 소모되는 전류를 절감할 수 있도록 한 셀프리프레시 회로를에 관한 것이다.
최근 이동전화 단말기, PDA(personal digital assistant) 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 디램( DRAM, Dynamic Random Access Memory)의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 디램의 리프레시(refresh) 전류를 줄이는 것이 큰 이슈가 되고 있다.
반도체 메모리 장치 중에서도 디램은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flesh Memory)와 달리 시간이 흐름에 따라 메모리 셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레시라고 한다. 리프레시는 뱅크 안의 각 셀들이 가지는 리텐션 타임(retention time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 타임이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에 유지될 수 있는 시간을 말한다.
리프레시 동작 모드에는 오토리프레시 모드와 셀프리프레시 모드가 있는데, 이중 셀프리프레시 모드는 디램을 포함한 시스템이 일정기간 동작을 수행하지 않을 때, 메모리 셀에 저장된 정보를 유지하기 위해 디램 내부적으로 셀에 저장된 정보를 다시 기입해주는 방식으로 진행된다.
도 1은 종래기술에 따른 셀프리프레시 회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 종래기술의 셀프리프레시 회로는 제1 뱅크에 대한 셀프리프레시를 위해 외부에서 입력되는 제1 액티브 신호(ACT(1))와 외부어드레스 신호(Xadd<0:P>)를 입력받아 디코딩하여 제1 제어신호(Pxadd1<0:L>)를 생성하는 제1 디코더(1)와, 제2 뱅크에 대한 셀프리프레시를 위해 외부에서 입력되는 제2 액티브 신호(ACT(2))와 외부어드레스 신호(Xadd<0:P>)를 입력받아 디코딩하여 제2 제어신호(Pxadd2<0:L>)를 생성하는 제2 디코더(2)와, 제1 제어신호(Pxadd1<0:L>)를 입력받아 제1 뱅크에 포함된 워드라인을 순차적으로 구동하기 위한 제1 워드라인 인에이블 신호(WL_en1<0:N>)와 제1 뱅크에 포함된 센스앰프를 순차적으로 구동하기 위한 제1 센스앰프 인에이블 신호(SA_en1<0:M>)를 생성하는 제1 제어부(3) 및 제2 제어신호(Pxadd2<0:L>)를 입력받아 제2 뱅크에 포함된 워드라인을 순차적으로 구동 하기 위한 제2 워드라인 인에이블 신호(WL_en2<0:N>)와 제2 뱅크에 포함된 센스앰프를 순차적으로 구동하기 위한 제2 센스앰프 인에이블 신호(SA_en2<0:M>)를 생성하는 제2 제어부(4)로 구성된다.
이와 같이 구성된 셀프리프레시 회로에서 생성된 제1 워드라인 인에이블 신호(WL_en1<0:N>)가 인에이블 시키는 워드라인의 제1 뱅크에서의 어드레스와 제2 워드라인 인에이블 신호(WL_en2<0:N>)가 인에이블 시키는 워드라인의 제2 뱅크에서 의 어드레스는 동일하다. 또한, 제1 센스앰프 인에이블 신호(SA_en1<0:M>)가 인에이블 시키는 센스앰프의 제1 뱅크에서의 어드레스와 제2 센스앰프 인에이블 신호(SA_en2<0:M>)가 인에이블 시키는 센스앰프의 제2 뱅크에서의 어드레스는 동일하다. 즉, 셀프리프레시 모드에서 각각의 뱅크에 포함된 동일어드레스의 워드라인과 센스앰프는 동시에 인에이블된다.
종래 셀프리프레시 회로는 각각의 뱅크별로 디코딩 신호를 생성하기 위한 디코더를 뱅크수만큼 구비하고 있다. 셀프리프레시 모드는 각각의 뱅크에 포함된 동일어드레스의 워드라인과 센스앰프가 함께 동작하므로, 셀프리프레시 회로에 포함된 디코더들은 뱅크내 동일한 어드레스를 갖는 워드라인 및 센스앰프의 구동을 제어하기 위한 디코딩 신호를 생성한다.
따라서, 본 발명은 하나의 디코더에서 생성된 디코딩 신호를 공유함으로써, 디코더의 동작을 줄이고, 이에 따라 셀프리프레시 모드에서 소모되는 전류를 절감 할 수 있도록 한 셀프리프레시 회로를 개시한다.
이를 위해 본 발명은 제1 액티브신호와 외부 어드레스신호를 디코딩하여 제1 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제1 제어신호를 생성하는 제1 디코더; 셀프리프레시신호와 리던던시신호를 입력받아 선택신호를 생성하는 선택신호 생성부; 상기 선택신호에 응답하여 동작하며, 제2 액티브신호와 외부 어드레스신호를 디코딩하여 내부 어드레스신호와 내부 액티브신호를 생성하는 프리디코더; 상기 내부 어드레스신호와 상기 내부 액티브신호를 디코딩하여 제2 제어신호를 생성하는 제2 디코더; 및 상기 선택신호에 응답하여 상기 제1 제어신호 및 상기 제2 제어신호 중 하나를 선택하여 제2 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제3 제어신호로 출력하는 스위치부를 포함하는 셀프리프레시 회로를 제공한다.
본 발명에서, 상기 선택신호 생성부는 상기 제1 뱅크와 상기 제2 뱅크에서 리던던시 셀을 사용되지 않는 상태에서 셀프리프레시 모드에 진입하는 경우 인에이블되는 선택신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 선택신호 생성부는 상기 셀프리프레시 모드에 진입하는 경우 인에이블되는 상기 리프레시 신호와 상기 제1 뱅크 또는 상기 제2 뱅크에서 리던던시 셀을 사용하는 경우 인에이블되는 상기 리던던시 신호를 입력받아 논리연산을 수행하는 논리부를 포함한다.
본 발명에서, 상기 프리디코더는 상기 선택신호와 상기 제2 액티브신호를 입력받아 논리 연산을 수행하여 상기 내부 액티브신호를 생성하는 제1 논리부; 및 상 기 선택신호와 상기 외부 어드레스신호를 입력받아 논리 연산을 수행하여 상기 내부어드레스 신호를 생성하는 제2 논리부를 포함한다.
본 발명에서, 상기 제1 논리부는 상기 선택신호가 인에이블되는 경우 디스에이블되는 내부 액티브신호를 생성하고, 상기 제2 논리부는 상기 선택신호가 인에이블되는 경우 디스에이블되는 내부 어드레스 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 스위치부는 상기 선택신호에 응답하여 상기 제1 제어신호를 상기 제3 제어신호로 전달하는 제1 전달부; 및 상기 선택신호에 응답하여 상기 제2 제어신호를 상기 제3 제어신호로 전달하는 제2 전달부를 포함한다.
본 발명에서, 상기 제1 제어신호를 입력받아, 상기 제1 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호와 상기 제1 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호를 생성하는 제1 제어부를 포함한다.
본 발명에서, 상기 제3 제어신호를 입력받아, 상기 제2 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호와 상기 제2 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호를 생성하는 제2 제어부를 포함한다.
본 발명에서, 상기 제1 워드라인 인에이블 신호에 의해 인에이블되는 워드라인의 제1 뱅크에서의 어드레스와 상기 제2 워드라인 인에이블 신호에 의해 인에이블되는 워드라인의 제2 뱅크에서의 어드레스는 동일한 것이 바람직하다.
본 발명에서, 상기 제1 센스앰프 인에이블 신호에 의해 인에이블되는 센스앰 프의 제1 뱅크에서의 어드레스와 상기 제2 센스앰프 인에이블 신호에 의해 인에이블되는 센스앰프의 제2 뱅크에서의 어드레스는 동일한 것이 바람직하다.
본 발명에서, 상기 제2 디코더는 상기 내부 어드레스신호와 상기 내부 액티브신호가 디스에이블되는 경우 상기 디코딩 동작을 중단하는 것이 바람직하다.
또한, 본 발명은 제1 액티브신호와 외부 어드레스신호를 디코딩하여 제1 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제1 제어신호를 생성하는 제1 디코더; 선택신호에 응답하여 제2 액티브신호와 외부 어드레스신호를 디코딩하여 제2 제어신호를 생성하는 제어신호 생성부; 상기 선택신호에 응답하여 상기 제1 제어신호 및 상기 제2 제어신호 중 하나를 선택하여 제2 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제3 제어신호로 출력하는 스위치부; 상기 제1 제어신호를 입력받아, 상기 제1 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호와 상기 제1 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호를 생성하는 제1 제어부; 및 상기 제3 제어신호를 입력받아, 상기 제2 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호와 상기 제2 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호를 생성하는 제2 제어부를 포함하는 셀프리프레시 회로를 제공한다.
본 발명에서, 상기 제어신호 생성부는 셀프리프레시신호와 리던던시신호를 입력받아 선택신호를 생성하는 선택신호 생성부; 상기 선택신호에 응답하여 동작하며, 상기 제2 액티브신호와 상기 외부 어드레스신호를 디코딩하여 내부 어드레스신 호와 내부 액티브신호를 생성하는 프리디코더; 및 상기 내부 어드레스신호와 상기 내부 액티브신호를 디코딩하여 상기 제2 제어신호를 생성하는 제2 디코더를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 셀프리프레시 회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 셀프리프레시 회로에 포함된 선택신호 생성부의 회로도이며, 도 4는 도 2에 도시된 셀프리프레시 회로에 포함된 프리디코더의 회로도이고, 도 5는 도 2에 도시된 셀프리프레시 회로에 포함된 스위치부의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 셀프리프레시 회로는 제1 디코더(10), 선택신호 생성부(20), 프리디코더(30), 제2 디코더(40), 스위치부(50), 제1 제어부(60) 및 제2 제어부(70)로 구성된다.
제1 디코더(10)는 제1 액티브신호(ACT(1))와 외부 어드레스신호(Xadd<0:P>)를 디코딩하여 제1 뱅크(BANK(1))에 포함된 워드라인 및 센스앰프를 제어하기 위한 제1 제어신호(Pxadd1<0:L>)를 생성한다.
선택신호 생성부(20)는 셀프리프레시신호(sref)와 리던던시신호(red)를 입력받아 선택신호(SW_en)를 생성한다. 좀 더 구체적으로, 도 3을 참고하면 선택신호 생성부(20)는 셀프리프레시신호(sref)와 리던던시신호(red)의 반전신호를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND1) 및 인버터(IV2)를 포함하는 논리부(200)로 구성된다. 여기서, 셀프리프레시신호(sref)는 셀프리프레시 모드 진입을 위해 하이레벨로 인에이블되는 신호이고, 리던던시신호(red)는 제1 뱅크(BANK(1)) 또는 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 발생하여 리던던시 셀로 대체한 경우 하이레벨로 인에이블되는 신호이다. 따라서, 선택신호(SW_en)가 하이레벨인 것은 제1 뱅크(BANK(1)) 및 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 없어 리던던시 셀로 대체하지 않은 상태에서 셀프리프레시 모드 진입하는 경우를 의미한다.
프리디코더(30)는 선택신호(SW_en)에 응답하여 동작하며, 제2 액티브신호(ACT(2))와 외부 어드레스신호(Xadd<0:P>)를 디코딩하여 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)를 생성한다. 좀 더 구체적으로 도 4를 참고하면 프리디코더(30)는 선택신호(SW_en)의 반전신호와 제2 액티브신호(ACT(2))를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND2)와 인버터(IV4)로 구성된 논리부(300)와 선택신호(SW_en)의 반전신호와 외부 어드레스신호(Xadd<0:P>)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND3)와 인버터(IV6)로 구성된 논리부(302)로 구성된다. 논리부(300)와 논리부(302)는 각각 하이레벨의 선택신호(SW_en)에 의해 로우레벨로 디스에이블된 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)를 생성한다.
제2 디코더(40)는 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신 호(ACT_d<2>)를 디코딩하여 제2 제어신호(Pxadd2<0:L>)를 생성한다. 제2 디코더(40)에 입력되는 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)가 로우레벨로 디스에이블되는 경우 제2 제어신호(Pxadd2<0:L>)의 생성동작은 중단된다.
스위치부(50)는 선택신호(SW_en)에 응답하여 제1 제어신호(Pxadd1<0:L>) 및 제2 제어신호(Pxadd2<0:L>) 중 하나를 선택하여 제2 뱅크(BANK(2))에 포함된 워드라인 및 센스앰프를 제어하기 위한 제3 제어신호(Pxadd2N<0:L>)로 출력한다. 좀 더 구체적으로, 도 5를 참고하면 스위치부(50)는 하이레벨의 선택신호(SW_en)에 응답하여 제1 제어신호(Pxadd1<0:L>)를 제3 제어신호(Pxadd2N<0:L>)로 전달하는 전달게이트(T1)와 로우레벨의 선택신호(SW_en)에 응답하여 제2 제어신호(Pxadd2<0:L>)를 제3 제어신호(Pxadd2N<0:L>)로 전달하는 전달게이트(T2)로 구성된다.
제1 제어부(60)는 제1 제어신호(Pxadd1<0:L>)를 입력받아, 제1 뱅크(BANK(1))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호(WL_en1<0:N>)와 제1 뱅크(BANK(1))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호(SA_en1<0:N>)를 생성한다.
제2 제어부(70)는 제3 제어신호(Pxadd2N<0:L>)를 입력받아, 제2 뱅크(BANK(2))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호(WL_en2<0:N>)와 제2 뱅크(BANK(2))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호(SA_en2<0:N>)를 생성한다.
여기서, 제1 워드라인 인에이블 신호(WL_en1<0:N>)에 의해 인에이블되는 워 드라인의 제1 뱅크(BANK(1))에서의 어드레스와 제2 워드라인 인에이블 신호(WL_en2<0:N>)에 의해 인에이블되는 워드라인의 제2 뱅크(BANK(2))에서의 어드레스는 동일하다. 또한, 제1 센스앰프 인에이블 신호(SA_en1<0:N>)에 의해 인에이블되는 센스앰프의 제1 뱅크(BANK(1))에서의 어드레스와 제2 센스앰프 인에이블 신호(SA_en2<0:N>)에 의해 인에이블되는 센스앰프의 제2 뱅크(BANK(2))에서의 어드레스는 동일하다.
이와 같이 구성된 셀프리프레시 회로의 동작을 설명한다.
제1 뱅크(BANK(1))와 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 없어 리던던시 셀로 대체하지 않은 상태에서 셀프리프레시 모드에 진입하는 경우를 살펴보면 다음과 같다.
도 2를 참고하면 제1 디코더(10)는 제1 액티브신호(ACT(1))에 응답하여 제1 뱅크(BANK(1))에 포함된 워드라인과 센스앰프를 순차적으로 인에이블시키기 위해 외부 어드레스신호(Xadd<0:P>)를 디코딩하여 순차적으로 인에이블되는 제1 제어신호(Pxadd1<0:L>)를 생성한다. 제1 제어신호(Pxadd1<0:L>)를 입력받은 제1 제어부(60)는 제1 뱅크(BANK(1))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호(WL_en1<0:N>)와 제1 뱅크(BANK(1))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호(SA_en1<0:N>)를 생성한다.
다음으로, 도 3에 도시된 선택신호 생성부(20)는 셀프리프레시신호(sref)와 리던던시신호(red)를 입력받아 선택신호(SW_en)를 생성한다. 여기서, 제1 뱅크(BANK(1))와 제2 뱅크(BANK(2))는 리던던시 셀로 대체되지 않았으므로 리던던시신호(red)는 로우레벨이고, 셀프리프레시 모드에 진입하였으므로 셀프리프레시신호(sref)는 하이레벨이다. 따라서, 선택신호 생성부(20)에서 생성되는 선택신호(SW_en)는 하이레벨이다.
다음으로, 도 4에 도시된 프리디코더(30)는 제2 액티브신호(ACT(2)), 외부 어드레스 신호(Xadd<0:P>) 및 선택신호(SW_en)를 입력받아 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)를 생성한다. 이때, 선택신호(SW_en)가 하이레벨이므로 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)는 로우레벨로 디스에이블된다.
로우레벨의 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)를 입력받은 제2 디코더(40)는 제2 제어신호(Pxadd2<0:L>)의 생성동작을 중단한다. 이와 같이, 제2 디코더(40)는 선택신호(SW_en)가 하이레벨일 때 구동을 중단하여 셀프리프레시에서 소모되는 전류를 절감시킨다.
다음으로, 도 5를 참고하면 하이레벨의 선택신호(SW_en)를 입력받은 스위치부(50)는 턴온된 전달게이트(T1)를 통해 제1 제어신호(Pxadd1<0:L>)를 제3 제어신호(Pxadd2N<0:L>)로 전달한다. 제3 제어신호(Pxadd2N<0:L>)를 입력받은 제2 제어부(70)는 제2 뱅크(BANK(2))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호(WL_en2<0:N>)와 제2 뱅크(BANK(2))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호(SA_en2<0:N>)를 생성한다.
이와 같이, 제1 뱅크(BANK(1))와 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 없어 리던던시 셀로 대체하지 않은 상태에서 셀프리프레시 모드에 진입하는 경우에는 제2 디코더(40)의 디코딩 동작을 중단시키고, 제1 제어신호(Pxadd1<0:L>)를 제1 제어부(60)와 제2 제어부(70)가 공유하도록 하여 셀프리프레시 모드에서 소모되는 전류를 절감시키고 있다.
한편, 제1 뱅크(BANK(1)) 또는 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 있어 리던던시 셀로 대체한 상태에서 셀프리프레시 모드에 진입하는 경우를 살펴보면 다음과 같다.
제1 디코더(10)는 제1 액티브신호(ACT(1))에 응답하여 제1 뱅크(BANK(1))에 포함된 워드라인과 센스앰프를 순차적으로 인에이블시키기 위해 외부 어드레스신호(Xadd<0:P>)를 디코딩하여 순차적으로 인에이블되는 제1 제어신호(Pxadd1<0:L>)를 생성한다. 제1 제어신호(Pxadd1<0:L>)를 입력받은 제1 제어부(60)는 제1 뱅크(BANK(1))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호(WL_en1<0:N>)와 제1 뱅크(BANK(1))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호(SA_en1<0:N>)를 생성한다.
다음으로, 선택신호 생성부(20)는 셀프리프레시신호(sref)와 리던던시신호(red)를 입력받아 선택신호(SW_en)를 생성한다. 여기서, 제1 뱅크(BANK(1))와 제2 뱅크(BANK(2))는 리던던시 셀로 대체되었으므로 리던던시신호(red)는 하이레벨이므로, 선택신호 생성부(20)는 로우레벨의 선택신호(SW_en)를 생성한다.
다음으로, 프리디코더(30)는 선택신호(SW_en)를 입력받아 내부 어드레스신호(Xadd_d<0:P>)와 내부 액티브신호(ACT_d<2>)를 생성한다. 이때, 선택신호(SW_en)는 로우레벨이므로 내부 어드레스신호(Xadd_d<0:P>)는 외부 어드레스신호(Xadd<0:P>)를 인버터로 동작하는 낸드게이트(ND2)와 인버터(IV4)를 통해 버퍼링하여 생성한 신호이고, 내부 액티브신호(ACT_d<2>)는 제2 액티브신호(ACT(2))를 낸드게이트(ND3)와 인버터(IV6)를 통해 버퍼링하여 생성한 신호이다.
다음으로, 제2 디코더(40)는 내부 액티브신호(ACT_d<2>)에 응답하여 제2 뱅크(BANK(2))에 포함된 워드라인과 센스앰프를 순차적으로 인에이블시키기 위해 내부 어드레스신호(Xadd_d<0:P>)를 디코딩하여 순차적으로 인에이블되는 제2 제어신호(Pxadd2<0:L>)를 생성한다. 제2 제어신호(Pxadd2<0:L>)를 입력받은 제2 제어부(70)는 제2 뱅크(BANK(2))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호(WL_en2<0:N>)와 제2 뱅크(BANK(2))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호(SA_en2<0:N>)를 생성한다.
로우레벨의 선택신호(SW_en)를 입력받은 스위치부(50)는 턴온된 전달게이트(T2)를 통해 제2 제어신호(Pxadd2<0:L>)를 제3 제어신호(Pxadd2N<0:L>)로 전달한다. 제3 제어신호(Pxadd2N<0:L>)를 입력받은 제2 제어부(70)는 제2 뱅크(BANK(2))에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호(WL_en2<0:N>)와 제2 뱅크(BANK(2))에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호(SA_en2<0:N>)를 생성한다.
이와 같이, 제1 뱅크(BANK(1)) 또는 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 있어 리던던시 셀로 대체한 경우에는 제2 디코더(40)의 디코딩 동작을 중단시키지 않는다. 이는 리던던시 셀에 의해 제1 뱅크(BANK(1))와 제2 뱅크(BANK(2))에 포함된 동일 어드레스의 메모리 셀을 동시에 인에이블 시킬 수 없기 때문이다.
이상을 정리하면 본 실시예의 셀프리프레시 회로는 제1 뱅크(BANK(1))와 제2 뱅크(BANK(2))에 포함된 메모리 셀에 결함이 없어 리던던시 셀로 대체하지 않은 상태에서 셀프리프레시 모드에 진입하는 경우에는 제2 디코더(40)의 디코딩 동작을 중단시키고, 제1 제어신호(Pxadd1<0:L>)를 제1 제어부(60)와 제2 제어부(70)가 공유하도록 하여 셀프리프레시 모드에서 소모되는 전류를 절감시키고 있다.
즉, 도 6을 참고하면 본 실시예의 셀프리프레시 회로는 셀프리프레시 모드(sref='하이레벨')에서 모든 뱅크에 포함된 메모리 셀에 결함이 없어 리던던시 셀로 대체되지 않아(red='로우레벨') 선택신호(SW_en)가 하이레벨이 되는 경우(A, C, E)에는 일부 디코더의 디코딩 동작을 중단하여 소모전류를 절감하고 있다. 반면, 셀프리프레시 모드(sref='하이레벨')에서 일부 뱅크에 포함된 메모리 셀에 결함이 있어 리던던시 셀로 대체되어(red='하이레벨') 선택신호(SW_en)가 로우레벨이 되는 경우(B, D)에는 모든 디코더를 동작시키고 있음을 확인할 수 있다.
도 1은 종래기술에 따른 셀프리프레시 회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 셀프리프레시 회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 셀프리프레시 회로에 포함된 선택신호 생성부의 회로도이다.
도 4는 도 2에 도시된 셀프리프레시 회로에 포함된 프리디코더의 회로도이다.
도 5는 도 2에 도시된 셀프리프레시 회로에 포함된 스위치부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 제1 디코더 20: 선택신호 생성부
30: 프리디코더 40: 제2 디코더
50: 스위치부 60: 제1 제어부
70: 제2 제어부

Claims (21)

  1. 제1 액티브신호와 외부 어드레스신호를 디코딩하여 제1 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제1 제어신호를 생성하는 제1 디코더;
    셀프리프레시신호와 리던던시신호를 입력받아 선택신호를 생성하는 선택신호 생성부;
    상기 선택신호에 응답하여 동작하며, 제2 액티브신호와 외부 어드레스신호를 디코딩하여 내부 어드레스신호와 내부 액티브신호를 생성하는 프리디코더;
    상기 내부 어드레스신호와 상기 내부 액티브신호를 디코딩하여 제2 제어신호를 생성하는 제2 디코더; 및
    상기 선택신호에 응답하여 상기 제1 제어신호 및 상기 제2 제어신호 중 하나를 선택하여 제2 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제3 제어신호로 출력하는 스위치부를 포함하는 셀프리프레시 회로.
  2. 제 1 항에 있어서, 상기 선택신호 생성부는 상기 제1 뱅크와 상기 제2 뱅크에서 리던던시 셀을 사용되지 않는 상태에서 셀프리프레시 모드에 진입하는 경우 인에이블되는 선택신호를 생성하는 셀프리프레시 회로.
  3. 제 2 항에 있어서, 상기 선택신호 생성부는 상기 셀프리프레시 모드에 진입하는 경우 인에이블되는 상기 셀프리프레시신호와 상기 제1 뱅크 또는 상기 제2 뱅크에서 리던던시 셀을 사용하는 경우 인에이블되는 상기 리던던시 신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 셀프리프레시 회로.
  4. 제 1 항에 있어서, 상기 프리디코더는
    상기 선택신호와 상기 제2 액티브신호를 입력받아 논리 연산을 수행하여 상기 내부 액티브신호를 생성하는 제1 논리부; 및
    상기 선택신호와 상기 외부 어드레스신호를 입력받아 논리 연산을 수행하여 상기 내부어드레스 신호를 생성하는 제2 논리부를 포함하는 셀프리프레시 회로.
  5. 제 4 항에 있어서, 상기 제1 논리부는 상기 선택신호가 인에이블되는 경우 디스에이블되는 내부 액티브신호를 생성하고, 상기 제2 논리부는 상기 선택신호가 인에이블되는 경우 디스에이블되는 내부 어드레스 신호를 생성하는 셀프리프레시 회로.
  6. 제 1 항에 있어서, 상기 스위치부는
    상기 선택신호에 응답하여 상기 제1 제어신호를 상기 제3 제어신호로 전달하는 제1 전달부; 및
    상기 선택신호에 응답하여 상기 제2 제어신호를 상기 제3 제어신호로 전달하는 제2 전달부를 포함하는 셀프리프레시 회로.
  7. 제 1 항에 있어서, 상기 제1 제어신호를 입력받아, 상기 제1 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호와 상기 제1 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호를 생성하는 제1 제어부를 포함하는 셀프리프레시 회로.
  8. 제 7 항에 있어서, 상기 제3 제어신호를 입력받아, 상기 제2 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호와 상기 제2 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호를 생성하는 제2 제어부를 포함하는 셀프리프레시 회로.
  9. 제 8 항에 있어서, 상기 제1 워드라인 인에이블 신호에 의해 인에이블되는 워드라인의 제1 뱅크에서의 어드레스와 상기 제2 워드라인 인에이블 신호에 의해 인에이블되는 워드라인의 제2 뱅크에서의 어드레스는 동일한 셀프리프레시 회로.
  10. 제 8 항에 있어서, 상기 제1 센스앰프 인에이블 신호에 의해 인에이블되는 센스앰프의 제1 뱅크에서의 어드레스와 상기 제2 센스앰프 인에이블 신호에 의해 인에이블되는 센스앰프의 제2 뱅크에서의 어드레스는 동일한 셀프리프레시 회로.
  11. 제 1 항에 있어서, 상기 제2 디코더는 상기 내부 어드레스신호와 상기 내부 액티브신호가 디스에이블되는 경우 상기 디코딩 동작을 중단하는 셀프리프레시 회로.
  12. 제1 액티브신호와 외부 어드레스신호를 디코딩하여 제1 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제1 제어신호를 생성하는 제1 디코더;
    제1 뱅크와 제2 뱅크에서 리던던시 셀을 사용되지 않는 상태에서 셀프리프레시 모드에 진입하는 경우 인에이블되는 선택신호를 생성하는 선택신호 생성부;
    상기 선택신호에 응답하여 제2 액티브신호와 외부 어드레스신호를 디코딩하여 제2 제어신호를 생성하는 제어신호 생성부;
    상기 선택신호에 응답하여 상기 제1 제어신호 및 상기 제2 제어신호 중 하나를 선택하여 상기 제2 뱅크에 포함된 워드라인 및 센스앰프를 제어하기 위한 제3 제어신호로 출력하는 스위치부;
    상기 제1 제어신호를 입력받아, 상기 제1 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제1 워드라인 인에이블 신호와 상기 제1 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제1 센스앰프 인에이블 신호를 생성하는 제1 제어부; 및
    상기 제3 제어신호를 입력받아, 상기 제2 뱅크에 포함된 워드라인을 순차적으로 인에이블시키기 위한 제2 워드라인 인에이블 신호와 상기 제2 뱅크에 포함된 센스앰프를 순차적으로 인에이블시키기 위한 제2 센스앰프 인에이블 신호를 생성하는 제2 제어부를 포함하는 셀프리프레시 회로.
  13. 제 12항에 있어서, 상기 제어신호 생성부는
    상기 선택신호에 응답하여 동작하며, 상기 제2 액티브신호와 상기 외부 어드레스신호를 디코딩하여 내부 어드레스신호와 내부 액티브신호를 생성하는 프리디코더; 및
    상기 내부 어드레스신호와 상기 내부 액티브신호를 디코딩하여 상기 제2 제어신호를 생성하는 제2 디코더를 포함하는 셀프리프레시 회로.
  14. 삭제
  15. 제 13 항에 있어서, 상기 선택신호 생성부는 상기 셀프리프레시 모드에 진입하는 경우 인에이블되는 셀프리프레시 신호와 상기 제1 뱅크 또는 상기 제2 뱅크에서 리던던시 셀을 사용하는 경우 인에이블되는 리던던시 신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 셀프리프레시 회로.
  16. 제 13 항에 있어서, 상기 프리디코더는
    상기 선택신호와 상기 제2 액티브신호를 입력받아 논리 연산을 수행하여 상기 내부 액티브신호를 생성하는 제1 논리부; 및
    상기 선택신호와 상기 외부 어드레스신호를 입력받아 논리 연산을 수행하여 상기 내부어드레스 신호를 생성하는 제2 논리부를 포함하는 셀프리프레시 회로.
  17. 제 16 항에 있어서, 상기 제1 논리부는 상기 선택신호가 인에이블되는 경우 디스에이블되는 내부 액티브신호를 생성하고, 상기 제2 논리부는 상기 선택신호가 인에이블되는 경우 디스에이블되는 내부 어드레스 신호를 생성하는 셀프리프레시 회로.
  18. 제 12 항에 있어서, 상기 스위치부는
    상기 선택신호에 응답하여 상기 제1 제어신호를 상기 제3 제어신호로 전달하는 제1 전달부; 및
    상기 선택신호에 응답하여 상기 제2 제어신호를 상기 제3 제어신호로 전달하는 제2 전달부를 포함하는 셀프리프레시 회로.
  19. 제 12 항에 있어서, 상기 제1 워드라인 인에이블 신호에 의해 인에이블되는 워드라인의 제1 뱅크에서의 어드레스와 상기 제2 워드라인 인에이블 신호에 의해 인에이블되는 워드라인의 제2 뱅크에서의 어드레스는 동일한 셀프리프레시 회로.
  20. 제 12 항에 있어서, 상기 제1 센스앰프 인에이블 신호에 의해 인에이블되는 센스앰프의 제1 뱅크에서의 어드레스와 상기 제2 센스앰프 인에이블 신호에 의해 인에이블되는 센스앰프의 제2 뱅크에서의 어드레스는 동일한 셀프리프레시 회로.
  21. 제 13 항에 있어서, 상기 제2 디코더는 상기 내부 어드레스신호와 상기 내부 액티브신호가 디스에이블되는 경우 상기 디코딩 동작을 중단하는 셀프리프레시 회로.
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