JP2003162900A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 正データおよび補データを格納するための１
対のセルからなるペアセルを複数有する半導体記憶装置
においてペアセルの任意のセルの動作チェックを可能に
する。 【解決手段】 通常動作時においては、ワード線ＷＬ１
〜ＷＬ６を同時に２本活性化することにより所望のセル
へのデータの読み書きを可能にする。一方、動作試験時
においては、ワード線ＷＬ１〜ＷＬ６のうち、所望の１
本を活性化することにより、ペアセルのうち、何れか一
方に対してのみ読み書きを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、正データおよび補データを格納するための１
対のセルからなるペアセルを複数有する半導体記憶装置
に関する。

【０００２】

【従来の技術】電荷を蓄積するキャパシタとそこへのデ
ータの入出力を行うトランジスタから構成されるＤＲＡ
Ｍ（Dynamic Random Access Memory）型の半導体記憶装
置は、キャパシタからの電荷のリークを補うために、定
期的にリフレッシュを行う必要がある。このようなＤＲ
ＡＭ型の半導体記憶装置では、非動作時（外部からオペ
レーションが行われない非活性時）の消費電流は、この
リフレッシュ動作時に消費される電流が支配的である。
このようなリフレッシュ電流を削減するための有効な手
段として、Ｔｗｉｎ Ｓｔｏｒａｇｅで電荷を溜める発
明が開示されている（特開２００１−１４３４６３号公
報参照）。

【０００３】この発明では、記憶すべきデータを相補デ
ータとして１対のメモリセル（以下、単にセルと称す
る）に記憶し、その１対のセルが、ワード線の選択に応
答して共通のセンスアンプに接続される１対のビット線
に接続される。即ち、センスアンプに接続される１対の
ビット線と１本のワード線との交差位置に、１対のセル
が配置され、当該ワード線を選択することで１対のビッ
ト線から相補データが１対のセルに書き込まれ、また
は、１対のビット線に相補データが読み出される。１ビ
ットの記憶データに対して、１対のセルに“Ｈ”レベル
と“Ｌ”レベルが記憶されるので、読み出し感度が高く
なり、リフレッシュタイムを飛躍的に引き伸ばすことが
可能となり、ストレージ数が２倍に増加したことを差し
引いても、リフレッシュの回数を減らして非動作時電流
を削減することができる。

【０００４】図２８は、従来のＴｗｉｎ Ｓｔｏｒａｇ
ｅ方式の半導体記憶装置の具体的な構成例を示す図であ
る。この図に示すように、従来のＴｗｉｎ Ｓｔｏｒａ
ｇｅ方式の半導体記憶装置は、ローアドレスプリデコー
ダ１０、メインワードデコーダ１１、アドレスプリデコ
ーダ１２、サブワードデコーダ＃１〜＃４、センスアン
プ１３−１〜１３−４、ワード線ＷＬ１〜ＷＬ６、ビッ
ト線ＢＬ１〜ＢＬ８、および、セルアレイ１４によって
構成されている。

【０００５】ここで、ローアドレスプリデコーダ１０
は、メインワードデコーダ１１の前段処理部であり、行
方向のアドレスであるロー（row）アドレスを入力して
デコードし、デコード結果をメインワードデコーダ１１
に供給する。

【０００６】メインワードデコーダ１１は、ローアドレ
スプリデコーダ１０から供給されたデコード結果を更に
デコードし、デコード結果をサブワードデコーダ＃１〜
＃４にそれぞれ供給する。

【０００７】アドレスプリデコーダ１２は、ローアドレ
スの入力を受け、これらのデコード結果をサブワードデ
コーダ＃１〜＃４にそれぞれ供給する。また、試験動作
時には、試験動作を示す所定の信号の入力を受ける。

【０００８】サブワードデコーダ＃１〜＃４は、メイン
ワードデコーダ１１およびアドレスプリデコーダ１２か
ら供給されたデコード結果に基づいて、ワード線ＷＬ２
〜ＷＬ５をそれぞれ制御する。

【０００９】センスアンプ１３−１〜１３−４は、セル
アレイ１４を構成するセルから読み出されたデータを増
幅する。セルアレイ１４は、図２９に示すように、後述
するセルユニットＣ１１〜Ｃ８２が複数集まって構成さ
れている。

【００１０】図３０は、図２９に示すセルユニットＣ１
１〜Ｃ８２の詳細な構成を示す図である。この図に示す
ように、セルユニットは、セル３０，３１、ゲート３
２，３３、および、コンタクト３４によって構成されて
いる。

【００１１】ここで、セル３０，３１は、データを記録
する基本単位であり、ビット情報を保持している。ゲー
ト３２，３３は、それぞれワード線ＷＬ１，ＷＬ２に接
続され、ワード線ＷＬ１，ＷＬ２に印加されている電圧
に応じてセル３０，３１と、ビット線ＢＬ２とを接続す
る。

【００１２】コンタクト３４は、セル３０，３１から読
み出されたデータをビット線ＢＬ２に供給し、また、ビ
ット線ＢＬ２に印加されているデータをセル３０，３１
に供給する。

【００１３】次に、以上の従来例の動作について、読み
出し動作を例に挙げて簡単に説明する。ローアドレスが
入力されると、ローアドレスプリデコーダ１０、メイン
ワードデコーダ１１、および、アドレスプリデコーダ１
２の動作により、例えば、サブワードデコーダ＃２が選
択されたとすると、ワード線ＷＬ３が活性化されること
になる。

【００１４】ワード線ＷＬ３が活性化されると、セルユ
ニットＣ１１，Ｃ３１，Ｃ５１，Ｃ７１の上側に位置す
るセルを制御するためのゲートに電圧が印加され、これ
らのセルユニットの上側に位置するセルに記憶されてい
るビット信号が読み出される。

【００１５】読み出されたビット信号は、ビット線ＢＬ
１，ＢＬ３，ＢＬ５，ＢＬ７にそれぞれ供給され、ビッ
ト線ＢＬ１，ＢＬ３に出力されたビット信号は、センス
アンプ１３−１に、また、ビット線ＢＬ５，ＢＬ７に出
力されたビット信号は、センスアンプ１３−２に供給さ
れる。ここで、ビット線ＢＬ１，ＢＬ３は、それぞれ、
正データと補データであるので、逆の論理を有する信号
である。一方、ビット線ＢＬ５，ＢＬ７も同様に、正デ
ータと補データであるので、逆の論理を有する信号であ
る。

【００１６】センスアンプ１３−１は、ビット線ＢＬ
１，ＢＬ３から出力された信号を増幅するとともに、増
幅後の信号を参照して格納されていたデータを特定し、
特定された結果を出力する。

【００１７】センスアンプ１３−２も同様に、ビット線
ＢＬ５，ＢＬ７から出力された信号を増幅するととも
に、増幅後の信号を参照して格納されていたデータを特
定し、特定された結果を出力する。

【００１８】

【発明が解決しようとする課題】ところがこのような方
式では、正データを伝送するためのビット線（ＢＬ１，
ＢＬ２，ＢＬ５，ＢＬ６）に繋がるセルと、補データを
伝送するための補ビット線（ＢＬ３，ＢＬ４，ＢＬ７，
ＢＬ８）に繋がるセルの両方が欠陥なく電荷を蓄えられ
た時に初めてリフレッシュタイムを引き伸ばすことが可
能になるが、片方のセルに欠陥があって電荷を蓄えられ
なくてももう片方のセルに電荷が蓄えられれば、動作試
験上問題なく動作しているように見えるだけのデータ保
持能力を有してしまっているケースが生じてしまう可能
性がある。

【００１９】この場合、片側のセルでのみ電荷を蓄えて
いるのであるから、そのリフレッシュ能力はＳｉｎｇｌ
ｅ Ｓｔｏｒａｇｅ Ｃｅｌｌ と同等な程度でしかな
い。デバイスのリフレッシュサイクルは、全体のセルの
中からリフレッシュ特性の悪いセルに合わせて設定する
ので、このような片側セルでのみ動作しているセルがデ
バイス中に存在していると、リフレッシュサイクルをそ
れに合わせて短く設定せざるを得なくなり、これではＴ
ｗｉｎ Ｓｔｏｒａｇｅ にしたことによるリフレッシュ
サイクル引き伸ばし効果が得られなくなってしまうとい
う問題点があった。

【００２０】本発明は、以上のような問題点に鑑みてな
されたものであり、動作試験においてこのような片方の
セルのみに欠陥があるセルユニットを検出し、冗長なセ
ルを利用して救済できる機能を有する半導体記憶装置を
提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明では上記課題を解
決するために、請求項１の発明では、正データおよび補
データを格納するための１対のセルからなるペアセルを
複数有する半導体記憶装置において、所定のペアセルを
選択するためのワード線と、ワード線によって選択され
たペアセルからデータを読み書きするためのビット線
と、動作モードを設定するための設定信号の入力を受け
る動作モード入力回路と、動作モード入力回路からセル
の動作試験を行うモードに設定する旨を示す設定信号が
入力された場合には、ペアセルのうち一方のセルに対す
る読み書きを制限する制限回路と、を有することを特徴
とする半導体記憶装置が提供される。

【００２２】ここで、ワード線は、所定のペアセルを選
択する。ビット線は、ワード線によって選択されたペア
セルからデータを読み書きする。動作モード入力回路
は、動作モードを設定するための設定信号の入力を受け
る。制限回路は、動作モード入力回路からセルの動作試
験を行うモードに設定する旨を示す設定信号が入力され
た場合には、ペアセルのうち一方のセルに対する読み書
きを制限する。

【００２３】また、請求項２に記載する発明では、ワー
ド線がペアセルを構成する正データ用セルおよび補デー
タ用セルのそれぞれに対して独立に設け、制限回路は、
動作試験を行うモードに設定された場合には、正データ
用セルおよび補データ用セルのそれぞれに対して設けら
れたワード線の何れか一方を活性化することを停止する
ことにより読み書きを制限するので、活性化するワード
線を適宜選択することにより、ペアセルのうち所望のセ
ルの動作を簡易にチェックすることが可能になる。

【００２４】また、請求項３の発明では、同一のペアセ
ルに対する正データ用セルのワード線および補データ用
セルのワード線を並置するようにしたので、活性化され
ない他のワード線に対してノイズが混入して誤動作を発
生することを防止できる。

【００２５】また、請求項４の発明では、同一のペアセ
ルに対する正データ用セルのワード線および補データ用
セルのワード線を１つ置きに配置するようにしたので、
ペアセルを構成するセル同士を離して配置することによ
り耐圧を向上させることが可能になる。

【００２６】また、請求項５の発明では、制限回路は、
ペアセルの何れか一方のビット線の接続を切断すること
により、ペアセルのうち一方のセルに対する読み書きを
制限するようにしたので、通常動作時においても１本の
ワード線を活性化することにより、データを読み書きす
ることが可能になる。

【００２７】また、請求項６の発明では、各ビット線に
は半導体スイッチが具備されており、制限回路は、半導
体スイッチを制御してＯＮまたはＯＦＦとすることによ
り、ペアセルのうち一方のセルに対する読み書きを制限
するようにしたので、半導体スイッチを制御することに
より、ペアセルのうち片側のセルの動作チェックを簡易
に行うことができる。

【００２８】また、請求項７の発明では、複数のペアセ
ルが集まって構成されるセルアレイを複数有し、セルア
レイ単位でデータを読み書きするようにしたので、半導
体記憶装置の回路を簡略化することが可能になる。

【００２９】また、請求項８の発明では、隣接する２つ
のセルアレイを構成するそれぞれのペアセルに読み書き
されるデータを増幅するためのセンスアンプを有し、制
限回路は、隣接する２つのセルアレイのうち、何れか一
方のセルアレイに接続されているビット線については接
続を全て切断し、他方のセルアレイについてはペアセル
の何れか一方のビット線の接続を切断することにより、
ペアセルのうち一方のセルに対する読み書きを制限する
ようにしたので、通常動作時には１本のワード線のみを
活性化することによりデータを読み書きできるので、２
本を活性化する場合に比較して消費電力を削減すること
ができる。

【００３０】また、請求項９の発明では、隣接する２つ
のセルアレイを構成するそれぞれのペアセルに読み書き
されるデータを増幅するためのセンスアンプを有し、制
限回路は、隣接する２つのセルアレイのうち、動作試験
の対象となるセルアレイについては、ペアセルの何れか
一方のビット線の接続を切断し、動作試験の対象となっ
ていないセルアレイについては、ペアセルの他方のビッ
ト線の接続を切断することにより、ペアセルのうち一方
のセルに対する読み書きを制限するようにしたので、セ
ンスアンプの負荷がアンバランスになることによる誤動
作を防止することが可能になる。

【００３１】また、請求項１０の発明では、ビット線の
接続が切断された側のセルに対して、読み出されたデー
タを再度書き込むようにしたので、同一のペアセルにつ
いて連続してデータを読み出すことが可能になるので、
動作試験を迅速に実行することが可能になる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態の構
成例を示す図である。この図に示すように、本発明の実
施の形態は、ローアドレスプリデコーダ１０、メインワ
ードデコーダ１１、アドレスプリデコーダ５０、サブワ
ードデコーダ＃１〜＃４、センスアンプ１３−１〜１３
−４、ワード線ＷＬ１〜ＷＬ６、ビット線ＢＬ１〜ＢＬ
８、および、セルアレイ１４によって構成されている。
なお、この実施の形態では、説明を簡単にするために半
導体記憶装置の一部のみを図示してある。

【００３３】ここで、ローアドレスプリデコーダ１０
は、メインワードデコーダ１１の前段処理部であり、行
方向のアドレスであるロー（row）アドレスを入力して
デコードし、デコード結果をメインワードデコーダ１１
に供給する。

【００３４】メインワードデコーダ１１は、ローアドレ
スプリデコーダ１０から供給されたデコード結果を更に
デコードし、デコード結果をサブワードデコーダ＃１〜
＃４にそれぞれ供給する。

【００３５】アドレスプリデコーダ５０は、ローアドレ
ス、ｅｘｔｒａ ａｄｄｒｅｓｓ、および、ｔｅｓ５９
ｚ信号の入力を受け、これらのデコード結果をサブワー
ドデコーダ＃１〜＃４にそれぞれ供給する。

【００３６】図２は、アドレスプリデコーダ５０の詳細
な構成例を示す図である。この図に示すように、アドレ
スプリデコーダ５０は、インバータ５０ａ〜５０ｃ，５
０ｊ〜５０ｍ、および、ＮＡＮＤ素子５０ｄ〜５０ｉに
よって構成されている。

【００３７】ここで、２／４ ａｄｄ．ｚ信号はローア
ドレス信号である。ｔｅｓ５９ｚ信号は、通常動作時に
は“Ｌ”に、動作試験時には“Ｈ”の状態になる信号で
ある。更に、ｅｘｔｒａ ａｄｄ．ｚ信号は、ビット線
（ＢＬ１，３，５，７）または補ビット線（ＢＬ２，
４，６，８）の何れを選択するかを示す信号である。

【００３８】また、インバータ５０ｊ〜５０ｍからそれ
ぞれ出力された信号ｒａｑ０ｚ，ｒａｑ１ｚ，ｒａｑ３
ｚ，ｒａｑ２ｚは、サブワードデコーダ＃１，＃２，＃
４，＃３にそれぞれ供給される。

【００３９】図１に戻って、サブワードデコーダ＃１〜
＃４は、メインワードデコーダ１１およびアドレスプリ
デコーダ５０から供給されたデコード結果に基づいて、
ワード線ＷＬ２〜ＷＬ５をそれぞれ制御する。

【００４０】センスアンプ１３−１〜１３−４は、セル
アレイ１４を構成するセルから読み出されたデータを増
幅する。セルアレイ１４は、図３に示すように、後述す
るセルユニットＣ１１〜Ｃ８２が複数集まって構成され
ている。

【００４１】図４は、図３に示すセルユニットＣ１１〜
Ｃ８２の詳細な構成を示す図である。この図に示すよう
に、セルユニットＣ２１は、セル３０，３１、ゲート３
２，３３、および、コンタクト３４によって構成されて
いる。

【００４２】ここで、セル３０，３１は、データを記録
する基本単位であり、ビット情報を保持している。ゲー
ト３２，３３は、それぞれワード線ＷＬ１，ＷＬ２に接
続され、ワード線ＷＬ１，ＷＬ２に印加されている電圧
に応じてセル３０，３１からデータを読み出す。

【００４３】コンタクト３４は、セル３０，３１から読
み出されたデータをビット線ＢＬ２に供給するととも
に、ビット線ＢＬ２に印加されているデータをセル３
０，３１に供給する。

【００４４】なお、従来例と比較した場合、本実施の形
態では、センスアンプ１３−１〜１３−４へのビット線
ＢＬ１〜ＢＬ８の結線方法と、ワード線ＷＬ１〜ＷＬ６
の活性化の仕方が異なっている。即ち、従来例では、ビ
ット線がひとつおきに各センスアンプに接続されている
が、本実施の形態では、連続する２本のビット線が各セ
ンスアンプに接続されている。なお、ワード線の活性化
の仕方については、後述する。

【００４５】次に、以上の実施の形態の動作について説
明する。 （１）通常動作 通常動作時においては、ｔｅｓ５９ｚ信号が“Ｌ”の状
態になるので、図５に示すように、ｅｘｔｒａ ａｄ
ｄ．ｚ信号の状態に拘わらず、２／４ａｄｄ．ｚ信号の
状態に応じて、ｒａｑ０ｚ〜ｒａｑ３ｚ信号の状態が変
化する。

【００４６】即ち、２／４ａｄｄ．ｚ信号が“Ｌ”の状
態である場合には、図５に示すように、ｒａｑ０ｚ，ｒ
ａｑ１信号が“Ｈ”の状態になり、ｒａｑ２ｚ，ｒａｑ
３信号が“Ｌ”の状態になるので、図６に示すように、
ワード線ＷＬ２，ＷＬ３がアクティブとなり（この図で
はアクティブとなった様子を破線で示している）、白色
で示す（塗りつぶされていない）セルが選択された状態
になる。

【００４７】図７は、このときのセルアレイの様子を拡
大して示す図である。この図に示すように、ワード線Ｗ
Ｌ２，ＷＬ３がアクティブになると、セルユニットＣ１
１，Ｃ２１に注目すると、セルユニットＣ１１の上側の
セルが選択されてビット線ＢＬ１に接続され、また、セ
ルユニットＣ２１の下側のセルが選択されてビット線Ｂ
Ｌ２に接続される。ここで、これらのセルは正データと
補データを格納しているセル（本明細書中「ペアセル」
と称する）であるので、センスアンプ１３−１には、正
データと補データが供給されることになる。

【００４８】一方、２／４ａｄｄ．ｚ信号が“Ｈ”の状
態である場合には、ｒａｑ０ｚ，ｒａｑ１信号が“Ｌ”
の状態になり、ｒａｑ２ｚ，ｒａｑ３信号が“Ｈ”の状
態になるので、ワード線ＷＬ４，ＷＬ５がアクティブと
なる。

【００４９】ワード線ＷＬ４，ＷＬ５がアクティブにな
ると、セルユニットＣ１１，Ｃ２２に注目すると、セル
ユニットＣ１１の下側のセルが選択されてビット線ＢＬ
１に接続され、また、セルユニットＣ２２の上側のセル
が選択されてビット線ＢＬ２に接続される。ここで、こ
れらのセルは正データと補データを格納しているペアセ
ルであるので、センスアンプ１３−１には、正データと
補データが供給されることになる。

【００５０】なお、以上のような動作は、他のセルにお
いても実行されるので、ワード線によって選択されたセ
ルから正データおよび補データが読み出され、センスア
ンプ１３−１〜１３−４に供給されることになる。

【００５１】（２）試験動作 試験動作時には、ｔｅｓ５９ｚ信号が“Ｈ”の状態にさ
れ、チェックしようとするセルに応じて、ｅｘｔｒａ
ａｄｄ．ｚ信号が“Ｈ”または“Ｌ”の状態にされる。
仮に、ｅｘｔｒａ ａｄｄ．ｚが“Ｌ”の状態である場
合について考えると、２／４ａｄｄ．ｚ信号が“Ｌ”の
状態である場合には、図５に示すように、ｒａｑ０ｚが
“Ｈ”の状態になり、それ以外は全て“Ｌ”の状態にな
る。その結果、ワード線ＷＬ２のみが“Ｈ”の状態にな
るので、図８に示すように、Ｃ２１，Ｃ４１，Ｃ６１，
Ｃ８１の下側のセルが選択され、これらのセルとビット
線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（補ビット線）とが
接続される。従って、これらのビット線を介して所定の
データを書き込んだ後、再度読み出すことにより、選択
されているセルが正常であるか否かを判定することがで
きる。なお、正データと補データを格納しているペアセ
ルのうち、補データを格納しいているセルのみを選択す
ることができるので、片方のセルのみに不具合がある場
合でも検出することができる。

【００５２】また、ｅｘｔｒａ ａｄｄ．ｚが“Ｌ”の
状態である場合に、２／４ ａｄｄ．ｚが“Ｈ”の状態
である場合には、図５に示すように、ｒａｑ３ｚのみが
“Ｈ”の状態になるので、ワード線ＷＬ５が活性化され
ることになる。その結果、セルユニットＣ２２，Ｃ４
２，Ｃ６２，Ｃ８２の上側のセルが選択され、ビット線
ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（全て補ビット線）に
それぞれ接続されることになる。

【００５３】また、ｅｘｔｒａ ａｄｄ．ｚが“Ｈ”の
状態である場合に、２／４ ａｄｄ．ｚが“Ｌ”の状態
である場合には、図５に示すように、ｒａｑ１ｚのみが
“Ｈ”の状態になるので、ワード線ＷＬ３が活性化され
ることになる。その結果、セルユニットＣ１１，Ｃ３
１，Ｃ５１，Ｃ７１の上側のセルが選択され、ビット線
ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）に
それぞれ接続されることになる。

【００５４】更に、ｅｘｔｒａ ａｄｄ．ｚが“Ｈ”の
状態である場合に、２／４ ａｄｄ．ｚが“Ｈ”の状態
である場合には、図５に示すように、ｒａｑ２ｚのみが
“Ｈ”の状態になるので、ワード線ＷＬ４が活性化され
ることになる。その結果、セルユニットＣ１１，Ｃ３
１，Ｃ５１，Ｃ７１の下側のセルが選択され、ビット線
ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）に
それぞれ接続されることになる。

【００５５】次に、本発明の第２の実施の形態について
説明する。図９は、本発明の第２の実施の形態の構成例
を示す図である。なお、この図において、図１の場合と
共通する部分には同一の符号を付してあるので、その説
明は省略する。

【００５６】この実施の形態では、図１の場合と比較し
て、アドレスプリデコーダ５０がアドレスプリデコーダ
６０に置換されており、第１の実施の形態と比較する
と、ワード線の活性化方法が異なっている。その他の構
成は、図１の場合と同様である。

【００５７】図１０は、アドレスプリデコーダ６０の詳
細な構成例を示す図である。この図に示すように、アド
レスプリデコーダ６０は、インバータ６０ａ〜６０ｃ，
６０ｊ〜６０ｍ、ＮＡＮＤ素子６０ｄ〜６０ｉによって
構成されている。なお、図２の場合と比較すると、イン
バータ６０ｊ〜６０ｍの出力信号が供給される先が異な
っている。即ち、図１０の場合では、６０ｊ〜６０ｍ
は、サブワードデコーダ＃１，＃３，＃４，＃２にそれ
ぞれ供給されている。その他の構成は、図２の場合と同
様である。

【００５８】次に、本発明の第２の実施の形態の動作に
ついて説明する。 （１）通常動作 通常動作時においては、ｔｅｓ５９ｚ信号が“Ｌ”の状
態になるので、図１１に示すように、ｅｘｔｒａ ａｄ
ｄ．ｚ信号の状態に拘わらず、２／４ａｄｄ．ｚ信号の
状態に応じて、ｒａｑ０ｚ〜ｒａｑ３ｚ信号の状態が変
化する。

【００５９】即ち、２／４ａｄｄ．ｚ信号が“Ｌ”の状
態である場合には、図１１に示すように、ｒａｑ０ｚ，
ｒａｑ２信号が“Ｈ”の状態になり、ｒａｑ１ｚ，ｒａ
ｑ３信号が“Ｌ”の状態になるので、図９に示すよう
に、ワード線ＷＬ２，ＷＬ４がアクティブとなり（この
図ではアクティブとなった様子を破線で示している）、
白色で示す（塗りつぶされていない）セルが選択された
状態になる。

【００６０】図１２は、このときのセルアレイの様子を
拡大して示す図である。この図に示すように、ワード線
ＷＬ２，ＷＬ４がアクティブになると、セルユニットＣ
１１，Ｃ２１に注目すると、セルユニットＣ１１の下側
のセルが選択されてビット線ＢＬ１に接続され、また、
セルユニットＣ２１の下側のセルが選択されてビット線
ＢＬ２に接続される。ここで、これらのセルは正データ
と補データを格納しているペアセルであるので、センス
アンプ１３−１には、正データと補データが供給される
ことになる。

【００６１】一方、２／４ａｄｄ．ｚ信号が“Ｈ”の状
態である場合には、ｒａｑ０ｚ，ｒａｑ２信号が“Ｌ”
の状態になり、ｒａｑ１ｚ，ｒａｑ３信号が“Ｈ”の状
態になるので、ワード線ＷＬ３，ＷＬ５がアクティブに
なる。

【００６２】ワード線ＷＬ３，ＷＬ５がアクティブにな
ると、セルユニットＣ１１，Ｃ２２に注目すると、セル
ユニットＣ１１の上側のセルが選択されてビット線ＢＬ
１に接続され、また、セルユニットＣ２２の上側のセル
が選択されてビット線ＢＬ２に接続される。ここで、こ
れらのセルは正データと補データを格納しているペアセ
ルであるので、センスアンプ１３−１には、正データと
補データが供給されることになる。

【００６３】なお、以上のような動作は、他のセルにお
いても実行されるので、ワード線によって選択されたセ
ルから正データおよび補データが読み出されたセンスア
ンプ１３−１〜１３−４に供給されることになる。

【００６４】ところで、第２の実施の形態では、第１の
実施の形態に比較して耐圧特性が向上するという特徴を
有している。即ち、図７と図１２を比較すると、通常動
作時においては、図７に示す実施の形態では、選択され
るペアセル（塗りつぶされていないセル）が相互に近接
して配置されているのに対して、図１２に示す第２の実
施の形態では、選択されるペアセルが離れて配置されて
いるので、耐圧特性が向上することになる。

【００６５】但し、本発明の第２の実施の形態では、活
性化される１組のワード線の間に、活性化されないワー
ド線が挟まれた状態になるため（例えば、図１２に示す
ワード線ＷＬ３）、活性化されないワード線が、活性化
される１組のワード線からの影響を受けやすいというデ
メリットを有するが、図１に示す第１の実施の形態では
そのようなデメリットはない。

【００６６】（２）試験動作 試験動作時には、ｔｅｓ５９ｚ信号が“Ｈ”の状態にさ
れ、チェックしようとするセルに応じて、ｅｘｔｒａ
ａｄｄ．ｚ信号が“Ｈ”または“Ｌ”の状態にされる。
仮に、ｅｘｔｒａ ａｄｄ．ｚが“Ｌ”の状態である場
合について考えると、２／４ａｄｄ．ｚ信号が“Ｌ”の
状態である場合には、図１１に示すように、ｒａｑ０ｚ
が“Ｈ”の状態になり、それ以外は全て“Ｌ”の状態に
なる。その結果、ワード線ＷＬ２のみが“Ｈ”の状態に
なるので、Ｃ２１，Ｃ４１，Ｃ６１，Ｃ８１の下側のセ
ルが選択され、これらのセルとビット線ＢＬ２，ＢＬ
４，ＢＬ６，ＢＬ８（全て補ビット線）とが接続され
る。従って、これらのビット線を介して所定のデータを
書き込んだ後、再度読み出すことにより、選択されてい
るセルが正常であるか否かを判定することができる。な
お、正データと補データを格納しているペアセルのう
ち、補データを格納しいているセルのみを選択すること
ができるので、片方のセルのみに不具合がある場合でも
これを検出することができる。

【００６７】また、ｅｘｔｒａ ａｄｄ．ｚが“Ｌ”の
状態である場合に、２／４ ａｄｄ．ｚが“Ｈ”の状態
である場合には、図１１に示すように、ｒａｑ３ｚのみ
が“Ｈ”の状態になるので、ワード線ＷＬ５が活性化さ
れることになる。その結果、セルユニットＣ２２，Ｃ４
２，Ｃ６２，Ｃ８２の上側のセルが選択され、ビット線
ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（全て補ビット線）に
それぞれ接続されることになる。

【００６８】また、ｅｘｔｒａ ａｄｄ．ｚが“Ｈ”の
状態である場合に、２／４ ａｄｄ．ｚが“Ｌ”の状態
である場合には、図１１に示すように、ｒａｑ２ｚのみ
が“Ｈ”の状態になるので、ワード線ＷＬ４が活性化さ
れることになる。その結果、セルユニットＣ１１，Ｃ３
１，Ｃ５１，Ｃ７１の下側のセルが選択され、ビット線
ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）に
それぞれ接続されることになる。

【００６９】更に、ｅｘｔｒａ ａｄｄ．ｚが“Ｈ”の
状態である場合に、２／４ ａｄｄ．ｚが“Ｈ”の状態
である場合には、図１１に示すように、ｒａｑ１ｚのみ
が“Ｈ”の状態になるので、ワード線ＷＬ３が活性化さ
れることになる。その結果、セルユニットＣ１１，Ｃ３
１，Ｃ５１，Ｃ７１の上側のセルが選択され、ビット線
ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）に
それぞれ接続されることになる。

【００７０】以上のような動作により、ペアセルのう
ち、任意のセルのみを選択し、データを書き込んだ後、
再度データを読み出してチェックすることにより、ペア
セルを構成する各セルが正常に動作しているかを検査す
ることが可能になる。

【００７１】次に、本発明の第３の実施の形態について
説明する。図１３は、本発明の第３の実施の形態の構成
例を示す図である。この実施の形態においては、図１の
場合と比較して、アドレスプリデコーダ５０がアドレス
プリデコーダ７０に置換されており、センスアンプ７
１，７２がセルアレイ１４−１およびセルアレイ１４−
２の双方からデータを読み出す構造となっており、更
に、トランジスタＴ１〜Ｔ８、および、ＢＴ制御回路７
３が新たに付加されている。

【００７２】ここで、アドレスプリデコーダ７０は、ロ
ーアドレスを入力してデコードし、その結果に基づい
て、サブワードデコーダ＃１〜＃４のうち、該当するサ
ブワードデコーダを１つ選択する。

【００７３】センスアンプ７１，７２は、その上下に位
置するセルアレイ１４−１，１４−２から読み出された
データを増幅して出力する。トランジスタＴ１〜Ｔ８
は、ＢＴ制御回路７３の制御に応じてＯＮまたはＯＦＦ
の状態にされ、セルアレイ１４−１，１４−２とセンス
アンプ７１，７２の接続を断続する。

【００７４】ＢＴ制御回路７３は、ｔｅｓ５９ｚ信号が
“Ｈ”の状態になった場合には、ｅｘｔｒａ ａｄｄｒ
ｅｓｓに応じてｂｌｔｕｘ，ｂｌｔｕｚ，ｂｌｔｌｚ，
ｂｌｔｌｘの何れかを活性化し、対応するトランジスタ
をＯＦＦの状態にする。

【００７５】図１４および図１５は、ＢＴ制御回路７３
の詳細な構成例を示す図である。図１４は、ｓｉｎｇｌ
ｅ−ｘ信号およびｓｉｎｇｌｅ−ｚ信号を生成する回路
を示す図である。この回路は、インバータ７３ａ，７３
ｄ，７３ｅ、および、ＮＡＮＤ素子７３ｂ，７３ｃによ
って構成されており、ｅｘｔｒａ ａｄｄｒｅｓｓおよ
びｔｅｓ５９ｚ信号からｓｉｎｇｌｅ−ｘ信号およびｓ
ｉｎｇｌｅ−ｚ信号を生成して出力する。

【００７６】図１５は、ＢＴ制御回路７３の他の構成部
分を示す図である。この回路は、ＡＮＤ−ＯＲ素子７３
ｆ〜７３ｉおよびＮＡＮＤ素子７３ｊ〜７３ｍによって
構成されている。ここで、ＡＮＤ−ＯＲ素子７３ｆ〜７
３ｉは、例えば、ＡＮＤ−ＯＲ素子７３ｆを例に挙げて
説明すると、図１４に示すインバータ７３ｅから出力さ
れるｓｉｎｇｌｅ−ｚと、セルアレイ１４−２を選択す
るためのｕｐｐｅｒｂｌｏｃｋ信号の論理積を演算した
結果と、セルアレイ１４−１を選択するためのｌｏｗｅ
ｒ ｂｌｏｃｋ信号との論理和を演算した結果を出力す
る。

【００７７】ＮＡＮＤ素子７３ｊ〜７３ｍは、アクセス
先メモリセルの行アドレスを指定するために用いられる
信号であるＲＡＳ（Row Address Strobe）信号が活性化
される期間中に“Ｈ”の状態となるＲＡＳ活性化信号ｂ
ｌｓｚと、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉの出力との
論理積を反転した結果を出力する。

【００７８】次に、本発明の第３の実施の形態の動作に
ついて説明する。 （１）通常動作 ｔｅｓ５９ｚ信号が“Ｌ”の状態である場合には、イン
バータ７３ｄ，７３ｅの出力であるｓｉｎｇｌｅ−ｘ信
号とｓｉｎｇｌｅ−ｚ信号は、ともに“Ｌ”の状態にな
る。従って、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉを構成す
るＡＮＤ素子の出力は、ｕｐｐｅｒ ｂｌｏｃｋ信号ま
たはｌｏｗｅｒ ｂｌｏｃｋ信号の状態によらず“Ｌ”
の状態になる。その結果、ＡＮＤ−ＯＲ素子７３ｆ〜７
３ｉの出力は、ＯＲ素子に入力されるｕｐｐｅｒ ｂｌ
ｏｃｋ信号またはｌｏｗｅｒ ｂｌｏｃｋ信号が“Ｈ”
の場合には、“Ｈ”の状態になる。

【００７９】例えば、ｕｐｐｅｒ ｂｌｏｃｋ信号が
“Ｈ”の状態である場合には、ＡＮＤ−ＯＲ素子７３
ｆ，７３ｇを構成するＡＮＤ素子の出力が“Ｌ”の状態
になり、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉを構成するＡ
ＮＤ素子の出力も“Ｌ”の状態になる。その結果、ＡＮ
Ｄ−ＯＲ素子７３ｆ，７３ｇの出力は“Ｌ”の状態にな
り、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉの出力は“Ｈ”の
状態になる（図１６参照）。

【００８０】一方、ｌｏｗｅｒ ｂｌｏｃｋ信号が
“Ｈ”の状態である場合には、ＡＮＤ−ＯＲ素子７３
ｆ，７３ｇを構成するＡＮＤ素子の出力が“Ｌ”の状態
になり、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉを構成するＡ
ＮＤ素子の出力も“Ｌ”の状態になる。その結果、ＡＮ
Ｄ−ＯＲ素子７３ｆ，７３ｇの出力は“Ｈ”の状態にな
り、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉの出力は“Ｌ”の
状態になる（図１６参照）。

【００８１】いま、仮に、ｌｏｗｅｒ ｂｌｏｃｋ信号
が“Ｈ”の状態である場合に、ＲＡＳ活性化信号ｂｌｓ
ｚが“Ｈ”の状態になったとすると、ＮＡＮＤ素子７３
ｊ，７３ｋが“Ｌ”の状態になり、ＡＮＤ素子７３ｌ，
７３ｍは“Ｈ”の状態になる。

【００８２】すると、図１３において、ｂｌｔｌｘ信号
およびｂｌｔｚ信号が接続されているトランジスタＴ５
〜Ｔ８がＯＮの状態になり、ｂｌｔｕｘ信号およびｂｌ
ｔｕｚ信号が接続されているトランジスタＴ１〜Ｔ４は
ＯＦＦの状態になる。その結果、セルアレイ１４−１側
のビット線がセンスアンプ７１，７２に接続されること
になる。

【００８３】一方、このとき、ローアドレスが入力さ
れ、例えば、ワード線ＷＬ３が活性化されたとすると、
ワード線ＷＬ３によって選択されたセルと、ビット線Ｂ
Ｌ１，ＢＬ３，ＢＬ５，ＢＬ７とが接続され、セルから
読み出されたデータがセンスアンプ７１，７２にそれぞ
れ供給されることになる。

【００８４】他方、ｕｐｐｅｒ ｂｌｏｃｋ信号が
“Ｈ”の状態である場合には、セルアレイ１４−２から
読み出されたデータがトランジスタＴ１〜Ｔ４を介して
センスアンプ７１，７２にそれぞれ供給されることにな
る。

【００８５】（２）試験動作 ｔｅｓ５９ｚ信号が“Ｈ”の状態である場合には、ｅｘ
ｔｒａ ａｄｄｒｅｓｓと、選択されるブロックによっ
て、ｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信
号、および、ｂｌｔｌｚ信号は、図１６に示すように変
化する。

【００８６】例えば、セルアレイ１４−１が選択された
場合（ｌｏｗｅｒ ｂｌｏｃｋ信号が“Ｈ”の状態であ
る場合）に、ｅｘｔｒａ ａｄｄｒｅｓｓｓが“Ｈ”に
されると、図１６に示すように、ｂｌｔｌｚ信号のみが
“Ｈ”の状態になり、他は全て“Ｌ”の状態になる。

【００８７】その結果、トランジスタＴ６およびトラン
ジスタＴ８がＯＮの状態になり、ビットラインＢＬ３お
よびビットラインＢＬ７がセンスアンプ７１およびセン
スアンプ７２にそれぞれ接続されることになる。

【００８８】このとき、ローアドレスが入力され、ワー
ド線ＷＬ３が活性化されていたとすると、ワード線ＷＬ
３によって選択されたセルと、ビット線ＢＬ３，ＢＬ７
とが接続されることになる。その結果、ペアセルのう
ち、片側のセル（補データ側のセル）のみを対象として
動作試験を行うことが可能になる。図１７は、このとき
の状態を示す図である。なお、この図においては、活性
化された信号線を破線で示してある。

【００８９】次に、図１８および図１９は、第３の実施
の形態の主要部分の信号の時間的な変化を示すタイミン
グチャートである。先ず、図１８は、通常動作時におけ
るタイミングチャートである。この図において、ｂｌｔ
ｌｘ，ｂｌｔｌｚ信号は、ＢＴ制御回路７３から出力さ
れる信号であり、ｂｒｓｚ信号はＢＬイコライズ信号で
あり、また、ｌｅｚ信号はｂｌｓｚ信号を所定量だけ遅
延した信号である。また、ＷＬ信号はワード線信号、Ｂ
Ｌ信号およびＸＢＬ（ＢＬバー）信号は、正ビット信号
および補ビット信号を示している。

【００９０】通常動作の場合は、ＢＬイコライズ信号が
“Ｈ”の状態になった場合でも、ｂｌｔｌｘ信号および
ｂｌｔｌｚ信号は、“Ｈ”の状態を保持するので、トラ
ンジスタＴ５〜Ｔ８は、ＯＮの状態を保つ。そして、ｂ
ｒｓｚ信号が“Ｌ”の状態になってから所定の時間が経
過した後に、ワード線ＷＬがアクティブにされると、セ
ルからデータが出力されるので、正ビット線ＢＬおよび
補ビット線ＸＢＬの電圧が変化し始める。そして、セン
スアンプ７１，７２を活性化するためのｌｅｚ信号が
“Ｈ”の状態になると、読み出されたデータがセンスア
ンプ７１，７２によって増幅され、出力される。

【００９１】一方、試験動作時においては、図１９に示
すように、ｂｌｔｌｘ信号またはｂｌｔｌｚ信号のうち
何れか一方が“Ｈ”の状態となり、他方は“Ｌ”の状態
になる。この例では、正ビット線に接続されている側の
セルを試験の対象としているので正ビット線側のｂｌｔ
ｌｘ信号が“Ｈ”の状態にされ、ｂｌｔｌｚ信号はｂｒ
ｓｚ信号が活性化されると同時に“Ｌ”の状態にされ
る。

【００９２】そして、ｂｒｓｚ信号が活性化されてから
一定の時間が経過すると、ワード線ＷＬが活性化され、
正ビット線に接続されているセルからデータが出力さ
れ、正ビット線ＢＬの電圧が変化し始める。一方、補ビ
ット線ＸＢＬにはデータが出力されないので、一定の電
位を保持する。

【００９３】ワード線ＷＬが活性化されてから一定の時
間が経過すると、ｌｅｚ信号が“Ｈ”の状態にされ、セ
ンスアンプ７１，７２が活性化され、正ビット線から読
み出されたデータが出力されることになる。

【００９４】以上の実施の形態によれば、第１および第
２の実施の形態と同様に、ペアセルの片側のみを対象と
して動作試験を行うことが可能になる。また、第３の実
施の形態では、通常動作時において、ワード線を１本の
み活性化すればよいので、２本のワード線を活性化する
必要がある第１および第２の実施の形態に比較すると、
消費電力を削減することが可能になる。

【００９５】次に、本発明の第４の実施の形態について
説明する。図２０は、本発明の第４の実施の形態の構成
例を示す図である。この図に示す実施の形態では、図１
７に示す第３の実施の形態に比較すると、ＢＴ制御回路
７３がＢＴ制御回路８０に置換されている。その他の構
成は、図１７に示す場合と同様である。

【００９６】図２１および図２２は、図２０に示すＢＴ
制御回路８０の詳細な構成例を示す図である。図２１に
示す回路は、ｅｘｔｒａ ａｄｄｒｅｓｓ信号およびｔ
ｅｓ５９ｚ信号からｓｉｎｇｌｅ−ｘ信号、ｓｉｎｇｌ
ｅ−ｚ信号、および、ｔｗｉｎ信号を生成する回路であ
る。この回路は、インバータ８０ａ，８０ｄ，８０ｅ，
８０ｆおよびＮＡＮＤ素子８０ｂ，８０ｃによって構成
されている。

【００９７】図２２に示す回路は、図２１に示す回路か
ら出力された信号を用いて、トランジスタＴ１〜Ｔ８を
制御するためのｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌ
ｔｌｘ信号、および、ｂｌｔｌｚ信号を生成するための
回路である。

【００９８】この回路は、ＯＲ−ＡＮＤ素子８０ｇ〜８
０ｊ、ＡＮＤ素子８０ｋ〜８０ｎ、ＯＲ素子８０ｏ〜８
０ｒ、および、ＡＮＤ素子８０ｓ〜８０ｖによって構成
されている。ここで、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊ
は、ＯＲ−ＡＮＤ素子８０ｇを例に挙げて説明すると、
ｓｉｎｇｌｅ−ｚ信号とｔｗｉｎ信号の論理和を演算し
た結果と、ｕｐｐｅｒ ｂｌｏｃｋ信号との論理積を演
算して出力する。

【００９９】また、ＡＮＤ素子８０ｋ〜８０ｎは、ＡＮ
Ｄ素子８０ｋを例に挙げて説明すると、ｓｉｎｇｌｅ−
ｚ信号とｕｐｐｅｒ ｂｌｏｃｋ信号との論理積を演算
した結果を出力する。

【０１００】次に、以上の実施の形態の動作について説
明する。 （１）通常動作 ｔｅｓ５９ｚ信号が“Ｌ”の状態である場合には、イン
バータ８０ｅ，８０ｆの出力であるｓｉｎｇｌｅ−ｘ信
号とｓｉｎｇｌｅ−ｚ信号は、ともに“Ｌ”の状態にな
る。また、ｔｗｉｎ信号は、ｔｅｓ５９ｚ信号を反転し
たものであるので、これは“Ｈ”の状態になる。ところ
で、図２２に示す、ＡＮＤ素子８０ｋ〜８０ｎを構成す
る入力側のＡＮＤ素子にはｓｉｎｇｌｅ−ｘ信号または
ｓｉｎｇｌｅ−ｚ信号が入力されているので、他の入力
端子に入力される信号の状態に拘わらずその出力は
“Ｌ”の状態になる。従って、ＡＮＤ素子８０ｋ〜８０
ｎの出力は全て“Ｌ”の状態になる。

【０１０１】一方、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊを
構成するＯＲ素子には、ｔｗｉｎ信号が入力されている
ので、他方の入力端子の信号の状態に拘わらずその出力
は“Ｈ”の状態になる。従って、ＯＲ−ＡＮＤ素子８０
ｇ〜８０ｊの出力は、ＡＮＤ素子に直接入力される信号
の状態が“Ｈ”である場合には“Ｈ”となり、“Ｌ”の
場合には“Ｌ”となる。

【０１０２】従って、ＯＲ素子８０ｏ〜８０ｒの出力
は、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊのＡＮＤ素子に直
接入力される信号の状態が“Ｈ”である場合には“Ｈ”
となり、“Ｌ”の場合には“Ｌ”となる。

【０１０３】いま、仮に、セルアレイ１４−１が選択さ
れ、ｌｏｗｅｒ ｂｌｏｃｋ信号が“Ｈ”の状態である
とすると、ＯＲ素子８０ｏ，８０ｐの出力は“Ｈ”の状
態になり、ＮＡＮＤ素子８０ｓ，８０ｔの出力が“Ｌ”
の状態になる。一方、ＯＲ素子８０ｑ，８０ｒの出力は
“Ｌ”の状態になり、ＮＡＮＤ素子８０ｕ，８０ｖの出
力が“Ｈ”の状態になる。

【０１０４】その結果、ｂｌｓｚ信号が“Ｈ”の状態に
なると、ｂｌｔｌｚ信号とｂｌｔｌｘ信号が“Ｈ”に、
また、ｂｌｔｕｘ信号とｂｌｔｕｚ信号が“Ｌ”の状態
になる。なお、図２３は、ｔｅｓ５９ｚ信号、選択ｂｌ
ｏｃｋ、および、ｅｘｔｒａａｄｄｒｅｓｓ信号の状態
と、ｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信
号、および、ｂｌｔｌｚ信号の関係を示す図である。

【０１０５】このようにしてｂｌｔｌｚ信号とｂｌｔｌ
ｘ信号が“Ｈ”の状態になると、トランジスタＴ５〜Ｔ
８がＯＮの状態になり、セルアレイ１４−１とセンスア
ンプ７１，７２とが接続される。このような状態におい
て、例えば、ワード線ＷＬ３が活性化されたとすると、
ワード線ＷＬ３によって選択されたセルと、ビット線Ｂ
Ｌ１，ＢＬ３，ＢＬ５，ＢＬ７とが接続されることにな
る。

【０１０６】他方、ｕｐｐｅｒ ｂｌｏｃｋ信号が
“Ｈ”の状態である場合には、セルアレイ１４−２から
読み出されたデータがトランジスタＴ１〜Ｔ４を介して
センスアンプ７１，７２にそれぞれ供給されることにな
る。

【０１０７】（２）試験動作 ｔｅｓ５９ｚ信号が“Ｈ”の状態である場合には、ｅｘ
ｔｒａ ａｄｄｒｅｓｓと、選択されるブロックによっ
て、ｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信
号、および、ｂｌｔｌｚ信号が、図２３に示すように変
化する。

【０１０８】例えば、セルアレイ１４−１が選択された
場合（ｌｏｗｅｒ ｂｌｏｃｋ信号が“Ｈ”の状態であ
る場合）に、ｅｘｔｒａ ａｄｄｒｅｓｓｓが“Ｌ”に
されると、ｓｉｎｇｌｅ−ｘ信号は“Ｈ”に、ｓｉｎｇ
ｌｅ−ｚ信号は“Ｌ”に、また、ｔｗｉｎ信号は“Ｌ”
の状態になるので、図２３に示すように、ｂｌｔｕｚ信
号およびｂｌｔｌｘ信号が“Ｈ”の状態になり、他は全
て“Ｌ”の状態になる。

【０１０９】その結果、トランジスタＴ２，Ｔ４および
トランジスタＴ５，Ｔ７がＯＮの状態になり、ビットラ
インＢＬ１およびビットラインＢＬ５ならびにセルアレ
イ１４−２の該当するビットラインがセンスアンプ７１
およびセンスアンプ７２にそれぞれ接続されることにな
る。

【０１１０】このとき、ローアドレスが入力され、ワー
ド線ＷＬ３が活性化されていたとすると、ワード線ＷＬ
３によって選択されたセルと、ビット線ＢＬ１，ＢＬ５
とが接続されることになる。その結果、ペアセルのう
ち、片側のセル（補データ側のセル）のみを対象として
動作試験を行うことが可能になる。

【０１１１】一方、セルアレイ１４−２については、ワ
ード線ＷＬが活性化されないので、セルアレイとビット
線とは接続されないが、ビット線がセンスアンプ７１，
７２に接続されるので、センスアンプ７１，７２の負荷
が正ビット線側と負ビット線側でアンバランスになるこ
とを防止することができる。図２４は、以上の状態を示
す図である。なお、この図において、破線で示す部分
は、活性化された信号線を示している。

【０１１２】以上の実施の形態によれば、第３の実施の
形態と同様に、ペアセルの片側のみを対象として動作試
験を行うことが可能になる。また、第４の実施の形態で
は、通常動作時において、ワード線を１本のみ活性化す
ればよいので、２本のワード線を活性化する必要がある
第１および第２の実施の形態に比較すると、消費電力を
削減することが可能になる。

【０１１３】更に、第４の実施の形態では、選択されて
いない側のセルアレイのビット線ＷＬであって、選択さ
れた側のビット線とは反対側のビット線（例えば、補ビ
ット線が選択された場合には正ビット線）もセンスアン
プ７１，７２に接続するようにしたので、センスアンプ
７１，７２の負荷がアンバランスになることを防止し、
誤動作の発生を防止することが可能になる。

【０１１４】なお、セルアレイ群の周辺部分に配置され
ているセルアンプは、制御対象となるセルアレイは１つ
のみであるので、図２０に示すような手法に基づいて負
荷をバランスさせることが困難であるが、セルアレイが
存在しない側については所定の容量を有するキャパシタ
を設け、これをビット線の代わりに接続するようにして
もよい。そのような構成によれば、セルアレイ群の周辺
部分に配置されているセルアンプについても負荷のアン
バランスが生じることが可能になる。

【０１１５】次に、本発明の第５の実施の形態の構成例
について説明する。図２５は、本発明の実施の形態の構
成例を示す図である。この図に示す回路は、ＲＡＳ活性
化回路の構成例を示しており、ｄｅｌａｙ回路１００〜
１０２、ＢＴ制御回路＆ＢＬイコライズ解除回路１０
３、ワードデコーダ活性化回路１０４、Ｓ／Ａ活性化回
路１０５、および、ｔｅｓ５９ｚ発生回路１０６によっ
て構成されている。

【０１１６】ここで、ｄｅｌａｙ回路１００〜１０２
は、ＲＡＳ活性化信号であるｂｌｓｚ信号を入力し、所
定の時間だけ遅延して出力する。ＢＴ制御回路＆ＢＬイ
コライズ解除回路１０３は、ｂｌｓｚ信号とｔｅｓ５９
ｚ信号を入力し、ＢＬイコライズ信号であるｂｒｓｚ信
号、ＢＴ制御信号であるｂｌｔ０ｚ，ｌｚ信号を生成し
て出力する。

【０１１７】ワードデコーダ活性化回路１０４は、ｄｅ
ｌａｙ回路１００から出力されるｗｌｓｚ信号を入力
し、ワードデコーダ活性化信号であるｒｂｌｋｉｚ信号
を出力する。

【０１１８】Ｓ／Ａ活性化回路１０５は、ｄｅｌａｙ回
路１０１の出力信号であるｌｅｚ信号を入力し、センス
アンプ（Ｓ／Ａ）の電源であるｐｓａ，ｎｓａを生成し
て出力する。

【０１１９】ｔｅｓ５９ｚ発生回路１０６は、ｓｉｎｇ
ｌｅ ｓｔｏｒａｇｅ ｔｅｓｔｅｎｔｒｙ信号と、ｄ
ｅｌａｙ回路１０２の出力であるｂｌｓｄｚ信号の入力
を受け、ｔｅｓ５９ｚ信号を生成して出力する。

【０１２０】図２６は、ｔｅｓ５９ｚ発生回路１０６の
詳細な構成例を示す図である。この図に示すように、ｔ
ｅｓ５９ｚ発生回路１０６は、インバータ１０６ａ，１
０６ｃおよびＮＡＮＤ素子１０６ｂによって構成されて
おり、ｄｅｌａｙ回路１０２から出力されるｂｌｓｄｚ
信号と、ｓｉｎｇｌｅ ｓｔｏｒａｇｅ ｔｅｓｔｅｎ
ｔｒｙ信号からｔｅｓ５９ｚ信号を生成して出力する。

【０１２１】次に、以上の実施の形態の動作について説
明する。ところで、本発明の第３および第４の実施の形
態では、非注目側のセル（例えば、ｂｌｔｌｚに繋がる
セルのデータのみを読み出したい時、対になるもう片方
のｂｌｔｌｘに繋がるセル）は、ワード線ＷＬが活性化
されることにより、データをビット線ＢＬに対して出力
し、ビット線ＢＬには出力データが微小電位変動として
現れる。しかしながら、そのようなビット線ＢＬに出力
されたデータについては、トランジスタがＯＦＦの状態
になっているので、センスアンプ７１，７２により増幅
されず、セルの電荷がリストアされずに、データが破壊
されてしまう結果となる。

【０１２２】本発明の第５の実施の形態では、そのよう
な場合であってもデータが破壊しないように、センスア
ンプ７１，７２からセルに再書き込みする。具体的に
は、図１４および図２１にｓｉｎｇｌｅ ｓｔｏｒａｇ
ｅ ｔｅｓｔｅｎｔｒｙ信号を直接入力していた端子
（ｔｅｓ５９ｚ信号を入力する端子）の代わりに、図２
６に示すようなｓｉｎｇｌｅ ｓｔｏｒａｇｅ ｔｅｓ
ｔ Ｅｎｔｒｙ信号とｂｌｓｄｚ信号との論理をとった
結果をｔｅｓ５９ｚ信号として図１４および図２１に示
す回路に入力する。

【０１２３】図２５に示すように、ｂｌｓｄｚは、ＲＡ
Ｓ信号が活性化された期間中に“Ｈ”の状態となるＲＡ
Ｓ活性化信号ｂｌｓｚを、遅延回路１００〜１０２によ
って遅延させることにより生成する。センスアンプ７
１，７２は、先ず、非選択ブロック側のトランジスタを
ＯＦＦの状態にするとともにＢＬイコライズを解除し、
次に、ワード線ＷＬを活性化し、データがビット線ＢＬ
に現れたところでセンスアンプ７１，７２に対して電源
を供給して増幅動作を開始する。

【０１２４】センスアンプ７１，７２が増幅動作を開始
してから一定時間が開始すると、ｄｅｌａｙ回路１０２
から出力されるｂｌｓｄｚ信号が“Ｈ”の状態になるの
で、ｂｌｓｄｚ信号は増幅動作を開始してある程度増幅
されたところ（例えばフルリストアの５０％の電位差が
正ビット線ＢＬまたは補ビット線ＸＢＬに生じたとこ
ろ）で“Ｈ”の状態になるように設定する。そしてＲＡ
Ｓ信号がリセット（非活性）されてからしばらくして
“Ｌ”の状態に戻るようにする。

【０１２５】このような設定にするとｔｅｓ５９ｚ信号
はセンスアンプ７１，７２によって増幅された頃に
“Ｌ”の状態になり、ｔｗｉｎ ｓｔｏｒａｇｅ動作モ
ードに切り替わる。

【０１２６】このようにｌｅｚ信号により、ビット線Ｂ
Ｌのみが接続された状態で増幅を開始し、しばらく時間
が経過してある程度増幅されたところでｔｅｓ５９ｚ信
号が“Ｌ”の状態になるため、ｂｌｔｌｘ信号が“Ｈ”
の状態に戻り（通常動作モードに切り替わり）、センス
アンプでの増幅されたデータを補ビット線ＸＢＬに再書
き込みを行う。この動作によって補ビット線ＸＢＬ側の
データを破壊することなく正ビット線ＢＬのデータのみ
を増幅、試験できることになる。

【０１２７】以上のような構成によれば、ペアセルの一
方を読み出した場合に他方のデータが破壊されることを
防止することができる。その結果、例えば、全てのセル
に対してテスト用のデータを書き込んだ後、アドレスを
順次インクリメント（またはディクリメント）しなが
ら、正ビットセル、補ビットセルの順にデータを読み出
してチェックすることが可能になるので、動作試験を迅
速に行うことが可能になる。

【０１２８】なお、以上の実施の形態に示す回路は、一
例であり、本発明がこのような場合のみに限定されるも
のではないことはいうまでもない。 （付記１） 正データおよび補データを格納するための
１対のセルからなるペアセルを複数有する半導体記憶装
置において、所定のペアセルを選択するためのワード線
と、前記ワード線によって選択されたペアセルからデー
タを読み書きするためのビット線と、動作モードを設定
するための設定信号の入力を受ける動作モード入力回路
と、前記動作モード入力回路からセルの動作試験を行う
モードに設定する旨を示す設定信号が入力された場合に
は、ペアセルのうち一方のセルに対する読み書きを制限
する制限回路と、を有することを特徴とする半導体記憶
装置。

【０１２９】（付記２） 前記ワード線は、前記ペアセ
ルを構成する正データ用セルおよび補データ用セルのそ
れぞれに対して独立に設けられており、前記制限回路
は、前記動作試験を行うモードに設定された場合には、
正データ用セルおよび補データ用セルのそれぞれに対し
て設けられたワード線の何れか一方を活性化することを
停止することにより読み書きを制限することを特徴とす
る付記１記載の半導体記憶装置。

【０１３０】（付記３） 同一のペアセルに対する前記
正データ用セルのワード線および補データ用セルのワー
ド線が並置されていることを特徴とする付記２記載の半
導体記憶装置。

【０１３１】（付記４） 同一のペアセルに対する前記
正データ用セルのワード線および補データ用セルのワー
ド線が１つ置きに配置されていることを特徴とする付記
２記載の半導体記憶装置。

【０１３２】（付記５） 前記制限回路は、前記ペアセ
ルの何れか一方のビット線の接続を切断することによ
り、ペアセルのうち一方のセルに対する読み書きを制限
することを特徴とする付記１記載の半導体記憶装置。

【０１３３】（付記６） 前記各ビット線には半導体ス
イッチが具備されており、前記制限回路は、前記半導体
スイッチを制御してＯＮまたはＯＦＦとすることによ
り、ペアセルのうち一方のセルに対する読み書きを制限
することを特徴とする付記５記載の半導体記憶装置。

【０１３４】（付記７） 前記ペアセルは、１本のワー
ド線によって選択されることを特徴とする付記５記載の
半導体記憶装置。 （付記８） 複数のペアセルが集まって構成されるセル
アレイを複数有し、セルアレイ単位でデータを読み書き
することを特徴とする付記５記載の半導体記憶装置。

【０１３５】（付記９） 隣接する２つのセルアレイを
構成するそれぞれのペアセルに読み書きされるデータを
増幅するためのセンスアンプを有し、前記制限回路は、
前記隣接する２つのセルアレイのうち、何れか一方のセ
ルアレイに接続されているビット線については接続を全
て切断し、他方のセルアレイについてはペアセルの何れ
か一方のビット線の接続を切断することにより、ペアセ
ルのうち一方のセルに対する読み書きを制限することを
特徴とする付記８記載の半導体記憶装置。

【０１３６】（付記１０） 隣接する２つのセルアレイ
を構成するそれぞれのペアセルに読み書きされるデータ
を増幅するためのセンスアンプを有し、前記制限回路
は、前記隣接する２つのセルアレイのうち、動作試験の
対象となるセルアレイについては、ペアセルの何れか一
方のビット線の接続を切断し、動作試験の対象となって
いないセルアレイについては、ペアセルの他方のビット
線の接続を切断することにより、ペアセルのうち一方の
セルに対する読み書きを制限することを特徴とする付記
８記載の半導体記憶装置。

【０１３７】（付記１１） セルアレイを１つだけしか
制御しないセルアンプについては、ビット線と同様の容
量を有するキャパシタが負荷として接続されていること
を特徴とする付記９記載の半導体記憶装置。

【０１３８】（付記１２） 前記ビット線の接続が切断
された側のセルに対して、読み出されたデータを再度書
き込むことを特徴とする付記５記載の半導体記憶装置。

【０１３９】

【発明の効果】以上説明したように本発明では、正デー
タおよび補データを格納するための１対のセルからなる
ペアセルを複数有する半導体記憶装置において、所定の
ペアセルを選択するためのワード線と、ワード線によっ
て選択されたペアセルからデータを読み書きするための
ビット線と、動作モードを設定するための設定信号の入
力を受ける動作モード入力回路と、動作モード入力回路
からセルの動作試験を行うモードに設定する旨を示す設
定信号が入力された場合には、ペアセルのうち一方のセ
ルに対する読み書きを制限する制限回路と、を設けるよ
うにしたので、ペアセルのうち、一方のみの動作チェッ
クを行うことが可能になり、半導体記憶装置の信頼性を
向上させることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成例を示す図で
ある。

【図２】図１に示すアドレスプリデコーダの詳細な構成
例を示す図である。

【図３】図１に示すセルアレイの詳細な構成例を示す図
である。

【図４】図３に示すセルユニットの詳細な構成例を示す
図である。

【図５】図２に示す回路の動作を説明するための図であ
る。

【図６】図１に示す実施の形態の通常時の動作を説明す
るための図である。

【図７】図６のセルアレイを拡大した図である。

【図８】図１に示す実施の形態の動作試験時の動作を説
明するための図である。

【図９】本発明の第２の実施の形態の構成例を示す図で
ある。

【図１０】図９に示すアドレスプリデコーダの詳細な構
成例を示す図である。

【図１１】図１０に示す回路の動作を説明するための図
である。

【図１２】図９に示す実施の形態の通常時の動作を説明
するための図である。

【図１３】本発明の第３の実施の形態の構成例を示す図
である。

【図１４】図１３に示すＢＴ制御回路の構成例を示す図
である。

【図１５】図１３に示すＢＴ制御回路の構成例を示す図
である。

【図１６】図１３に示すＢＴ制御回路の動作を説明する
図である。

【図１７】図１３に示す実施の形態の動作を説明するた
めの図である。

【図１８】図１３に示す実施の形態の通常時の動作を説
明するためのタイミングチャートである。

【図１９】図１３に示す実施の形態の試験動作時の動作
を説明するためのタイミングチャートである。

【図２０】本発明の第４の実施の形態の構成例を示す図
である。

【図２１】図２０に示すＢＴ制御回路の構成例を示す図
である。

【図２２】図２０に示すＢＴ制御回路の構成例を示す図
である。

【図２３】図２０に示すＢＴ制御回路の動作を説明する
図である。

【図２４】図２０に示す実施の形態の動作を説明するた
めの図である。

【図２５】本発明の第５の実施の形態の構成例を示す図
である。

【図２６】図２５に示すｔｅｓ５９ｚ発生回路の詳細な
構成例を示す図である。

【図２７】図２５に示す実施の形態の動作を説明するた
めのタイミングチャートである。

【図２８】従来の半導体記憶装置の構成例を示す図であ
る。

【図２９】図２８に示すセルアレイの詳細な構成例を示
す図である。

【図３０】図２９に示すセルユニットの詳細な構成例を
示す図である。

【符号の説明】

１０ ローアドレスプリデコーダ １１ メインワードデコーダ １２ アドレスプリデコーダ １３−１〜１３−４ センスアンプ １４ セルアレイ ３０，３１ セル ３２，３３ ゲート ３４ コンタクト ５０ アドレスプリデコーダ ５０ａ〜５０ｃ インバータ ５０ｄ〜５０ｉ ＮＡＮＤ素子 ５０ｊ〜５０ｍ インバータ ６０ アドレスプリデコーダ ６０ａ〜６０ｃ インバータ ６０ｄ〜６０ｉ ＮＡＮＤ素子 ６０ｊ〜６０ｍ インバータ ７０ アドレスプリデコーダ ７１，７２ センスアンプ ７３ ＢＴ制御回路 ７３ａ，７３ｄ，７３ｅ インバータ ７３ｂ，７３ｃ ＮＡＮＤ素子 ７３ｆ〜７３ｉ ＡＮＤ−ＯＲ素子 ７３ｊ〜７３ｍ ＮＡＮＤ素子 ８０ ＢＴ制御回路 ８０ａ，８０ｄ，８０ｅ，８０ｆ インバータ ８０ｂ，８０ｃ ＮＡＮＤ素子 ８０ｇ〜８０ｊ ＯＲ−ＡＮＤ素子 ８０ｋ〜８０ｎ ＡＮＤ素子 ８０ｏ〜８０ｒ ＯＲ素子 ８０ｓ〜８０ｖ ＮＡＮＤ素子 １００〜１０２ ｄｅｌａｙ回路 １０３ ＢＴ制御＆ＢＬイコライズ解除回路 １０４ ワードデコーダ活性化回路 １０５ Ｓ／Ａ活性化回路 １０６ ｔｅｓ５９ｚ発生回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5L106 AA01 DD11 EE01 EE04 EE06 FF01 GG05 5M024 AA18 AA40 AA82 BB02 BB07 BB35 BB36 BB40 CC18 DD62 DD72 DD85 GG01 KK20 MM04 MM12 MM15 PP01 PP02 PP04 PP07 PP10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 正データおよび補データを格納するため
   の１対のセルからなるペアセルを複数有する半導体記憶
   装置において、 所定のペアセルを選択するためのワード線と、 前記ワード線によって選択されたペアセルからデータを
   読み書きするためのビット線と、 動作モードを設定するための設定信号の入力を受ける動
   作モード入力回路と、 前記動作モード入力回路からセルの動作試験を行うモー
   ドに設定する旨を示す設定信号が入力された場合には、
   ペアセルのうち一方のセルに対する読み書きを制限する
   制限回路と、 を有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記ワード線は、前記ペアセルを構成す
   る正データ用セルおよび補データ用セルのそれぞれに対
   して独立に設けられており、 前記制限回路は、前記動作試験を行うモードに設定され
   た場合には、正データ用セルおよび補データ用セルのそ
   れぞれに対して設けられたワード線の何れか一方を活性
   化することを停止することにより読み書きを制限するこ
   とを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 同一のペアセルに対する前記正データ用
   セルのワード線および補データ用セルのワード線が並置
   されていることを特徴とする請求項２記載の半導体記憶
   装置。
4. 【請求項４】 同一のペアセルに対する前記正データ用
   セルのワード線および補データ用セルのワード線が１つ
   置きに配置されていることを特徴とする請求項２記載の
   半導体記憶装置。
5. 【請求項５】 前記制限回路は、前記ペアセルの何れか
   一方のビット線の接続を切断することにより、ペアセル
   のうち一方のセルに対する読み書きを制限することを特
   徴とする請求項１記載の半導体記憶装置。
6. 【請求項６】 前記各ビット線には半導体スイッチが具
   備されており、前記制限回路は、前記半導体スイッチを
   制御してＯＮまたはＯＦＦとすることにより、ペアセル
   のうち一方のセルに対する読み書きを制限することを特
   徴とする請求項５記載の半導体記憶装置。
7. 【請求項７】 複数のペアセルが集まって構成されるセ
   ルアレイを複数有し、セルアレイ単位でデータを読み書
   きすることを特徴とする請求項５記載の半導体記憶装
   置。
8. 【請求項８】 隣接する２つのセルアレイを構成するそ
   れぞれのペアセルに読み書きされるデータを増幅するた
   めのセンスアンプを有し、 前記制限回路は、前記隣接する２つのセルアレイのう
   ち、何れか一方のセルアレイに接続されているビット線
   については接続を全て切断し、他方のセルアレイについ
   てはペアセルの何れか一方のビット線の接続を切断する
   ことにより、ペアセルのうち一方のセルに対する読み書
   きを制限することを特徴とする請求項７記載の半導体記
   憶装置。
9. 【請求項９】 隣接する２つのセルアレイを構成するそ
   れぞれのペアセルに読み書きされるデータを増幅するた
   めのセンスアンプを有し、 前記制限回路は、前記隣接する２つのセルアレイのう
   ち、動作試験の対象となるセルアレイについては、ペア
   セルの何れか一方のビット線の接続を切断し、動作試験
   の対象となっていないセルアレイについては、ペアセル
   の他方のビット線の接続を切断することにより、ペアセ
   ルのうち一方のセルに対する読み書きを制限することを
   特徴とする請求項７記載の半導体記憶装置。
10. 【請求項１０】 前記ビット線の接続が切断された側の
    セルに対して、読み出されたデータを再度書き込むこと
    を特徴とする請求項５記載の半導体記憶装置。