KR100921827B1 - 반도체 메모리장치 및 이의 동작 방법 - Google Patents

반도체 메모리장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 메모리장치의 리프레쉬 특성을 개선하기 위한 기술에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 하나의 데이터를 저장하기 위한 데이터 저장소로서, 정비트라인에 연결되고, 정워드라인의 제어를 받는 제1메모리셀; 및 부비트라인에 연결되고, 부워드라인의 제어를 받는 제2메모리셀을 포함하며, 상기 정워드라인과 상기 부워드라인은 동일한 로우 어드레스에 의해 선택되는 것을 특징으로 한다.
메모리장치, 리프레쉬, 메모리셀

Description

반도체 메모리장치 및 이의 동작 방법{Semiconductor memory device and operating method of the same}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 메모리장치의 리프레쉬 특성을 개선하기 위한 기술에 관한 것이다.
도 1은 종래의 반도체 메모리장치의 메모리셀(memory cell)의 구조를 나타내는 도면이다.
종래의 반도체 메모리장치에서 하나의 데이터를 저장하는 메모리셀(101~108)은 데이터를 저장하기 위한 하나의 캐패시터와, 워드라인(WL)의 제어를 받아 셀을 열고 닫기 위한 하나의 트랜지스터를 포함하여 구성된다. 즉, 메모리셀(101~108)은 1트랜지스터+1캐패시터의 구조로 되어 있다.
메모리셀에 데이터를 라이트(write)하거나 리드(read)하기 위해서는 특정 메모리셀(101~108)이 선택되어야 하는데, 이는 로우(row) 어드레스와 컬럼(column) 어드레스에 의해 이루어진다. 예를 들어, 메모리셀(101)에 억세스(access)하기 위 해서는 로우 어드레스에 의해 워드라인(WL0)가 선택되어 인에이블되어야 하며, 컬럼 어드레스에 의해 비트라인쌍(BL0, BLB0)이 선택되어, 비트라인 센스앰프를 통해 증폭된 데이터가 입/출력될 수 있어야 한다.
메모리셀의 캐패시터에 데이터가 저장될 때, '하이' 또는 '로우'의 데이터가 저장되는데, 저장된 데이터는 누설(leakage) 전류 등에 의해 시간이 경과할수록 점점 소실된다.
따라서, 메모리장치에서는 주기적으로 저장된 데이터를 갱신하는 리프레쉬 동작을 수행해, 데이터의 소실을 방지하고 있다.
즉, 메모리장치에서는 메모리셀의 특성상 일어나는 데이터의 소실 때문에, 어쩔 수 없이 리프레쉬 동작을 한다. 만약 메모리셀의 데이터 보유 시간을 늘려 리프레쉬 동작을 덜 자주하게 할 수 있다면, 메모리장치의 성능 향상에 도움이 됨은 당연하다.
따라서, 메모리셀의 데이터 보유 시간을 늘리기 위한 기술이 요구된다.
메모리셀에 저장된 데이터의 소실은, '하이'데이터의 경우에는 전하의 방전에 의해서, '로우'데이터의 경우에는 전하의 유입에 의해서 이루어진다. 메모리장치의 특성상 전하의 유입보다는 방전이 훨씬 더 잘 일어나므로, '로우'데이터보다는 '하이'데이터가 더 빨리 소실되는 특성을 보인다.
따라서, 물리적으로 '로우'의 데이터만이 저장될 수 있게 메모리셀을 구성한다면, 메모리장치의 리프레쉬 특성은 개선될 수 있다.
본 발명은 외부에서 '하이'의 데이터가 입력되던지, '로우'의 데이터가 입력되던지 메모리셀에는 물리적으로 '로우'의 데이터만이 기록되게 하여 메모리장치의 리프레쉬 특성을 개선하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 반도체 메모리장치는,하나의 데이터를 저장하기 위한 데이터 저장소로서, 정비트라인에 연결되고, 정워드라인의 제어를 받는 제1메모리셀; 및 부비트라인에 연결되고, 부워드라인의 제어를 받는 제2메모리셀을 포함하며, 상기 정워드라인과 상기 부워드라인은 동일한 로우 어드레스에 의해 선택되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리장치는, 정비트라인에 연결된 제1메모리셀을 제어하는 정워드라인; 부비트라인에 연결된 제2메모리셀을 제어하는 부워드라 인; 및 라이트 동작시 데이터의 논리 레벨에 따라 상기 정워드라인과 상기 부워드라인 중 하나를 인에이블시키는 워드라인 제어회로를 포함한다.
상기 워드라인 제어회로는, 리드 동작시에는 상기 정워드라인과 상기 부워드라인을 모두 인에이블시키는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치의 동작방법은, 라이트할 데이터의 논리 레벨을 감지하는 단계; 및 감지된 데이터의 논리 레벨에 따라 정비트라인에 연결된 제1메모리셀을 제어하는 정워드라인 또는 부비트라인에 연결된 제2메모리셀을 제어하는 부워드라인을 인에이블시키는 단계를 포함해 라이트 동작을 수행한다.
그리고, 라이트된 상기 데이터를 리드할 때 상기 정워드라인과 상기 부워드라인을 모두 인에이블시키는 단계를 포함하여 리드 동작을 수행한다.
본 발명에 따른 반도체 메모리장치는, 외부에서 '하이'데이터가 입력되던지, '로우'데이터가 입력되던지, 메모리셀 내부에는 항상 '로우'데이터가 저장된다. 따라서 메모리셀이 데이터를 소실하지 않고 유지하는 시간(data retention time)을 늘릴 수 있으며, 이에 의해 메모리장치의 리프레쉬 특성을 개선시킬 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리장치의 메모리셀의 구조를 도시한 일실시예 도면이다.
도면에 도시된 바와 같이, 본 발명은 하나의 데이터를 저장하기 위한 데이터 저장소로서, 정비트라인(BL_0)에 연결되고 정워드라인(WL_0)의 제어를 받는 메모리셀(CELL_0)과, 부비트라인(BLB_0)에 연결되고 부워드라인(WLB_0)의 제어를 받는 메모리셀(CELLB_0)을 포함한다.
즉, 본 발명은 하나의 데이터를 저장하기 위해 두개의 캐패시터와 두개의 트랜지스터를 사용한다.
여기서 정워드라인(WL_0)과 부워드라인(WLB_0)은 동일한 로우(row) 어드레스에 의해 선택되는 것을 특징으로 한다. 즉, 기존의 워드라인(WL0)이 정워드라인(WL_0)과 부워드라인(WLB_0)으로 나뉘어진 것으로 생각할 수 있다. 예를 들어, 기존에는 로우 어드레스를 디코딩한 결과 어드레스값이 0이어서 0번 워드라인(WL0)이 선택되었다면, 본 발명에서는 어드레스 값이 0인경우 0번 정워드라인(WL_0)과 0번 부워드라인(WLB_0)이 선택된다.
워드라인 제어회로(210)는, 라이트 동작시 정워드라인(WL_0)과 부워드라인(WLB_0) 중 하나를 인에이블시킨다. 저장할 데이터가 '하이'데이터인 경우에는 부워드라인(WLB_0)을 인에이블시켜 메모리셀(CELLB_0)에 '로우'데이터를 저장하고, 저장할 데이터가 '로우'데이터인 경우에는 정워드라인(WL_0)을 인에이블시켜 메모 리셀(CELL_0)에 '로우'데이터를 저장한다. 즉, 외부에서 '하이'데이터가 인가되던지, '로우'데이터가 인가되던지, 메모리셀(CELL_0, CELLB_0)에는 '로우'상태만이 저장된다.
물론, 0번의 주소를 갖는 정워드라인(WL_0) 또는 부워드라인(WLB_0)이 인에이블되기 위해서는, 로우 어드레스가 디코딩된 결과 워드라인0번(WL0)은 선택된 상태이어야 한다(종래의 워드라인 신호와 동일한 신호인 WL0는 인에이블 된 경우를 가정).
리드 동작시에 워드라인 제어회로(210)는, 정워드라인(WL_0)과 부워드라인(WLB_0)을 동시에 인에이블시킨다. 메모리셀(CELLB_0)에 '로우'데이터가 저장되어 있었던 경우, 차지 쉐어링(charge sharing)에 의해 부비트라인(BLB_0)의 전압은 정비트라인(BL_0)의 전압보다 낮아진다. 따라서 비트라인 센스앰프(220)가 비트라인쌍(BL_0, BLB_0)을 증폭하면 정비트라인(BL_0)은 '하이'의 레벨로 부비트라인(BLB_0)은 '로우'의 레벨로 증폭된다. 즉, 데이터는 '하이'로 인식되어 메모리장치 외부로는 결국 '하이'데이터가 출력되게 된다.
메모리셀(CELL_0)에 '로우'데이터가 저장되어 있었던 경우에는, 차지 쉐어링에 의해 정비트라인(BL_0)의 전압이 부비트라인(BLB_0)보다 낮아진다. 따라서 비트라인 센스앰프(220)가 비트라인쌍(BL_0, BLB_0)을 증폭하면 정비트라인(BL_0)은 '로우'의 레벨로 부비트라인(BLB_0)은 '하이'의 레벨로 증폭된다. 즉, 데이터는 '로우'로 인식되어 메모리장치 외부로는 결국 '하이'의 데이터가 출력된다.
즉, 본 발명에 따른 메모리장치는, 라이트시 데이터의 논리 레벨에 따라 메 모리셀(CELL_0)에만 또는 메모리셀(CELLB_0)에만 '로우'의 데이터를 저장하고, 리드 동작시에는 두 메모리셀(CELL_0, CELLB_0)을 모두 비트라인쌍(BL_0, BLB_0)으로 차지 쉐어링 시킴으로써 '하이' 또는 '로우'의 데이터를 인식한다.
본 발명에 따른 반도체 메모리장치는, 컬럼 동작(컬럼 어드레스의 디코딩, 비트라인 센스앰프의 증폭, 데이터의 입출력 등)은 종래와 동일하게 이루어지며, 로우 동작(워드라인이 선택되기까지의 동작)도 도면의 워드라인 신호(WL0, 종래의 워드라인 신호와 동일한 신호임)가 인에이블되기까지의 동작은 종래와 동일하게 이루어진다. 따라서 이와 관련된 더 이상의 설명은 생략하기로 한다.
도 3은 도 2의 워드라인 제어회로(210)의 일실시예 도면이다.
워드라인 제어회로(210)는, 데이터 감지부(310), 정워드라인 구동부(320), 부워드라인 구동부(330)를 포함하여 구성된다.
먼저 도면에 도시된 신호에 대해 설명한다. 데이터(DATA)는 라이트 할 데이터를 의미하며, 라이트 신호(/WE)는 리드/라이트 동작을 구별해주는 커맨드(command)인 라이트 인에이블 신호로부터 만들어지는 신호로 라이트 신호(/WE)가 '로우'로 인에이블되면 라이트 동작 중임을 의미하며, 라이트 신호(/WE)가 '하이'로 디스에이블되면 리드 동작 중임을 의미하게 된다. 또한, 워드라인 신호(WL0)는 종래기술의 워드라인에 흐르는 신호와 동일한 신호를 의미한다.
데이터 감지부(310)는, 라이트 신호(/WE)가 인에이블된(/WE='로우') 라이트 동작시에는, 데이터(DATA)가 '하이'이면 부워드라인 신호(B)를 ('하이'로)인에이블시키고, 데이터가 '로우'이면 정워드라인 신호(A)를 ('로우'로)인에이블시킨다. 그 러나 라이트 신호(/WE)의 디스에이블시(/WE='하이')에는 부워드라인 신호(B)와 정워드라인 신호(A)를 모두 인에이블시킨다.
정워드라인 제어부(320)는 정워드라인 신호(A)가 '로우'로 인에이블된 상태에서 워드라인 신호(WL0)가 '하이'로 인에이블되면, 정워드라인(WL_0)을 '하이'로 구동한다.
그리고 부워드라인 제어부(330)는 부워드라인 신호(B)가 '하이'로 인에이블된 상태에서 워드라인 신호(WL0)가 '하이'로 인에이블되면, 부워드라인(WLB_0)을 '로우'로 구동한다.
즉, 워드라인 제어회로(210)는, 라이트 동작시에는 데이터(DATA)의 논리 레벨을 구별해 데이터(DATA)가 '하이'이면 부워드라인(WLB_0)만이 워드라인 신호(WL0)에 의해 인에이블될 수 있도록 하고, 데이터(DATA)가 '로우'이면 정워드라인(WL_0)만이 워드라인 신호(WL0)에 의해 인에이블될 수 있도록 한다.
반면에 리드 동작시에는 워드라인 신호(WL0)가 인에이블되면 정워드라인(WL_0)과 부워드라인(WLB_0)이 모두 인에이블될 수 있도록 한다.
도 2와 도 3을 다시 참조하여 본 발명에 따른 반도체 메모리장치의 동작방법을 살펴본다.
본 발명에 따른 반도체 메모리장치의 동작방법은, 라이트할 데이터(DATA)의 논리 레벨을 감지하는 단계; 및 감지된 데이터의 논리 레벨에 따라 정비트라인(BL)에 연결된 메모리셀(CELL)을 제어하는 정워드라인(WL) 또는 부비트라인(BLB)에 연결된 메모리셀(CELLB)을 제어하는 부워드라인(WLB)을 인에이블시키는 단계를 포함 해 라이트 동작을 수행한다.
그리고 라이트된 데이터를 리드할 때 정워드라인(WL)과 부워드라인(WLB)을 모두 인에이블시키는 단계를 포함하여 리드 동작을 수행한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치의 메모리셀(memoru cell)의 구조를 나타내는 도면.
도 2는 본 발명에 따른 반도체 메모리장치의 메모리셀의 구조를 도시한 일실시예 도면.
도 3은 도 2의 워드라인 제어회로(210)의 일실시예 도면.

Claims (9)

  1. 하나의 데이터를 저장하기 위한 데이터 저장소로서,
    정비트라인에 연결되고, 정워드라인의 제어를 받는 제1메모리셀; 및
    부비트라인에 연결되고, 부워드라인의 제어를 받는 제2메모리셀을 포함하며,
    상기 정워드라인과 상기 부워드라인은 동일한 로우 어드레스에 의해 선택되고,
    상기 정워드라인과 상기 부워드라인을 제어하는 워드라인 제어회로는
    라이트 동작시 데이터의 논리 레벨에 따라 상기 정워드라인과 상기 부워드라인 중 하나를 인에이블시키고
    리드 동작시에는 상기 정워드라인과 상기 부워드라인을 모두 인에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    라이트 동작시에 외부에서 어떤 데이터가 입력되더라도 상기 제1메모리셀 또는 상기 제2메모리셀에는 물리적으로 '로우'데이터가 저장되도록 동작하는 것을 특징으로 하는 반도체 메모리장치.
  3. 정비트라인에 연결된 제1메모리셀을 제어하는 정워드라인;
    부비트라인에 연결된 제2메모리셀을 제어하는 부워드라인; 및
    라이트 동작시 데이터의 논리 레벨에 따라 상기 정워드라인과 상기 부워드라인 중 하나를 인에이블시키는 워드라인 제어회로를 포함하고,
    상기 정워드라인과 상기 부워드라인은 동일한 로우 어드레스에 의해 선택되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 워드라인 제어회로는,
    리드 동작시에는 상기 정워드라인과 상기 부워드라인을 모두 인에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  5. 삭제
  6. 제 4항에 있어서,
    상기 워드라인 제어회로는,
    상기 데이터가 '하이'이면 부워드라인 신호를 인에이블시키고, 상기 데이터가 '로우'이면 정워드라인 신호를 인에이블시키지만, 라이트신호의 디스에이블시에는 상기 부워드라인 신호와 상기 정워드라인 신호를 모두 인에이블시키는 데이터 감지부;
    어드레스에 의해 선택된 워드라인 신호와 상기 정워드라인 신호에 응답해 상기 정워드라인을 구동하는 정워드라인 구동부; 및
    상기 워드라인 신호와 상기 부워드라인 신호에 응답해 상기 부워드라인을 구동하는 부워드라인 구동부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 4항에 있어서,
    상기 반도체 메모리장치는,
    상기 정워드라인과 상기 부워드라인과 상기 워드라인 제어회로를 다수개 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 라이트할 데이터의 논리 레벨을 감지하는 단계; 및
    감지된 데이터의 논리 레벨에 따라 정비트라인에 연결된 제1메모리셀을 제어하는 정워드라인 또는 부비트라인에 연결된 제2메모리셀을 제어하는 부워드라인을 인에이블시키는 단계를 포함하고,
    상기 정워드라인과 상기 부워드라인은 동일한 로우 어드레스에 의해 선택되는 것을 특징으로 하는 반도체 메모리장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 동작 방법은,
    라이트된 상기 데이터를 리드할 때 상기 정워드라인과 상기 부워드라인을 모두 인에이블시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 동작 방법.
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