KR20150122366A - 반도체 메모리 장치 - Google Patents

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KR20150122366A
KR20150122366A KR1020140047838A KR20140047838A KR20150122366A KR 20150122366 A KR20150122366 A KR 20150122366A KR 1020140047838 A KR1020140047838 A KR 1020140047838A KR 20140047838 A KR20140047838 A KR 20140047838A KR 20150122366 A KR20150122366 A KR 20150122366A
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Abstract

본 기술은 안정적인 데이터 입/출력 동작을 지원할 수 있는 반도체 메모리 장치에 관한 것으로서, 하나의 어드레스가 입력될 때, 적어도 두 개 이상의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제1 메모리 영역, 및 하나의 어드레스가 입력될 때, 하나의 메모리 셀이 선택되어 하나의 데이터를 저장하는 제2 메모리 영역을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 안정적인 데이터 입/출력 동작을 지원할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치에는 다수의 메모리 셀이 포함되어 있으며, 하나의 셀에는 '0'또는'1'로 표현될 수 있는 하나의 데이터가 저장된다.
도 1은 일반적인 반도체 메모리 장치의 메모리 셀을 도시한 도면이다.
도 1을 참조하면, 일반적인 반도체 메모리 장치로서 대표적인 1트랜지스터-1커패시터의 구조를 갖는 DRAM(Dynamic Random Access Memory)의 메모리 셀(CELL)이 도시되어 있는 것을 알 수 있다.
구체적으로 메모리 셀(CELL)은, 게이트로 인가되는 워드라인(WL)에 응답하여 비트라인(BL)과 커패시터(C) 사이의 연결을 온/오프(on/off) 제어하는 트랜지스터(TR)를 포함한다.
이와 같은 메모리 셀(CELL)에서, 데이터 쓰기 동작은 외부에서 입력되는 데이터에 따라 비트라인(BL)의 레벨이 가변하는 것에 응답하여 서로 상이한 레벨의 전압이 커패시터(C)에 축적되는 것을 이용하여 데이터를 저장한다. 데이터 읽기 동작은 커패시터(C)에 유지되어 있는 전압의 레벨 의해서 직접 비트라인(BL)을 충/방전하여, 비트라인 바(BLB)의 레벨을 기준으로 비트라인(BL)의 레벨변화를 감지 증폭기(BLSA)에서 증폭함으로써, 메모리 셀에 저장된 데이터가 '1'인가 '0'을 판별한다. 이 때문에, 데이터 읽기 동작이 수행될 즈음하여 안정 동작을 확보하기 위해서는, 커패시터(C)가 충분한 용량을 갖게 할 필요가 있다.
그런데, 메모리 셀(CELL)의 미세화가 진행함에 따라, 커패시터(C) 용량에 사용할 수 있는 면적이 저하된다. 이 때문에, 단순히 메모리 셀(CELL)의 미세화 진행하면 커패시터(C)에 축적 가능한 전하량이 감소하고, 그만큼 데이터 읽기 동작시 비트라인(BL)의 레벨변화 폭이 작아지기 때문에, 안정적으로 데이터 읽기 동작을 확보 할 수가 없게 된다. 이 때문에, 반도체 메모리 장치의 개발 세대를 진행시킬 때마다, 커패시터(C)의 입체화 혹은 커패시터 절연막의 고 유전율화등, 일정한 신호전하량을 확보하기 위한 연구가 되어 왔다. 그러나, 개발 세대마다 신규의 고유전율 재료를 개발 할 필요하게 있어, 스케이링이 점점 곤란해지고 있다.
본 발명의 실시예는 데이터의 중요도에 따라 저장방식을 다르게 설정할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 하나의 어드레스가 입력될 때, 적어도 두 개 이상의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제1 메모리 영역; 및 상기 하나의 어드레스가 입력될 때, 하나의 메모리 셀이 선택되어 하나의 데이터를 저장하는 제2 메모리 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 하나의 어드레스가 입력될 때, 두 개의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제1 메모리 영역; 상기 하나의 어드레스가 입력될 때, 네 개의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제2 메모리 영역; 및 상기 하나의 어드레스가 입력될 때, 한 개의 메모리 셀이 선택되어 하나의 데이터를 저장하는 제3 메모리 영역을 포함할 수 있다.
본 기술은 중요도가 상대적으로 높은 데이터는 하나의 데이터를 적어도 두 개 이상의 셀에 동시에 저장하고, 중요도가 상대적으로 낮은 데이터는 하나의 데이터를 하나의 셀에 저장하는 방식을 사용함으로써, 중요도가 상대적으로 높은 데이터가 손실되는 것을 방지할 수 있는 효과가 있다.
특히, 입/출력되는 데이터 중 노말 데이터는 중요도가 상대적으로 낮은 데이터로 분류하고, 노말 데이터에 발생하는 오류를 정정하기 위한 오류 정정 코드(Error Correcting Code : ECC)를 중요도가 상대적으로 높은 데이터로 분류하여 저장하는 방식을 통해 입/출력되는 모든 데이터에 대한 신뢰성을 향상시키는 효과가 있다.
도 1은 일반적인 반도체 메모리 장치의 메모리 셀을 도시한 도면.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조의 제1 실시예를 도시한 도면.
도 3은 도 2에 도시된 반도체 메모리 장치의 메모리 셀 어레이 구조에서 제1 메모리 영역에 대한 동작 파형을 도시한 도면.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조의 제2 실시예를 도시한 도면.
도 5는 도 4에 도시된 반도체 메모리 장치의 메모리 셀 어레이 구조에서 제1 메모리 영역에 대한 동작 파형을 도시한 도면.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조의 제3 실시예를 도시한 도면.
도 7은 도 6에 도시된 반도체 메모리 장치의 메모리 셀 어레이 구조에서 제1 메모리 영역에 대한 동작 파형을 도시한 도면.
도 8은 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예가 각각 선택적으로 적용될 수 있는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 레이아웃을 도시한 도면.
도 9는 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예가 각각 선택적으로 적용될 수 있는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 레이아웃을 도시한 도면.
도 10은 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예가 각각 선택적으로 적용될 수 있는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 레이아웃을 도시한 도면.
도 11은 도 2와 도 4 및 도 6에 도시된 반도체 메모리 장치의 메모리 셀 어레이 구조에서 제2 메모리 영역에 대한 동작 파형을 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조의 제1 실시예를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이는, 제1 메모리 영역(200), 및 제2 메모리 영역(220)을 구비한다. 여기서, 제1 메모리 영역(200)은, 제1 다중 메모리 셀(201)과, 제2 다중 메모리 셀(202), 및 다중 감지증폭부(205)를 구비한다. 또한, 제2 메모리 영역(220)은, 독립 메모리 셀(221 or 222), 및 독립 감지증폭부(225)를 구비한다.
제1 메모리 영역(200)은, 하나의 어드레스(미도시)가 입력될 때, 적어도 두 개 이상의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장한다.
제1 다중 메모리 셀(201)은, 설정된 워드라인(SWL1)과 비트라인(BL3) 사이에 연결되어 데이터를 저장한다.
제2 다중 메모리 셀(202)은, 설정된 워드라인(SWL1)과 비트라인 바(BLB3) 사이에 연결되어 제1 다중 메모리 셀(201)에 저장된 데이터를 반전시킨 데이터를 저장한다.
다중 감지증폭부(205)는, 비트라인(BL3)을 통해 감지되는 제1 다중 메모리 셀(201)의 데이터와 비트라인 바(BLB3)를 통해 감지되는 제2 다중 메모리 셀(202)의 데이터의 레벨 차이를 증폭한다.
전술한 구성에서와 같이 제1 다중 메모리 셀(201)과 제2 다중 메모리 셀(202) 동시에 설정된 워드라인(SWL1)에 연결되어 있으므로, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 설정된 워드라인(SWL1)이 활성화되는 경우, 제1 다중 메모리 셀(201)과 제2 다중 메모리 셀(202)이 동시에 선택된다. 따라서, 제1 다중 메모리 셀(201)의 데이터가 비트라인(BL3)에 실리는 시점과 동일한 시점에서 제2 다중 메모리 셀(202)의 데이터가 비트라인 바(BLB3)에 실리게 된다.
이때, 제1 다중 메모리 셀(201)에 저장된 데이터와 제2 다중 메모리 셀(202)에 저장된 데이터는 서로 상반된 레벨을 갖는다. 예컨대, 제1 다중 메모리 셀(201)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 제2 다중 메모리 셀(202)에 저장된 데이터는 '0'에 대응하는 접지전압(VSS)레벨을 갖는 상태가 된다. 이로 인해, 도 3에 도시된 그래프와 같이 설정된 워드라인(SWL1)이 활성화되는 것에 응답하여 비트라인(BL3)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량만큼 상승(+a)하고, 비트라인 바(BLB3)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량만큼 하강(-a)한다. 따라서, 비트라인(BL3)의 레벨과 비트라인 바(BLB3)의 레벨이 상대적으로 큰 레벨 차이를 갖는 상태가 되고, 다중 감지증폭부(205)에서 비교적 쉽게 레벨 차이를 감지하여 코어전압(VCORE)레벨 및 접지전압(VSS)레벨로 증폭할 수 있게 된다.
참고로, 도 2에는 제1 메모리 영역(200)을 통과하는 다수의 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적인 하나의 워드라인(SWL1)을 선택하여 설명하였다. 또한, 제1 메모리 영역(200)에는 다수의 제1 다중 메모리 셀(201 이외에 직접적으로 표시되지 않았지만, 비트라인(BL3)에 연결된 메모리 셀들을 의미함)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제1 다중 메모리 셀(201)을 선택하여 설명하였다. 또한, 제1 메모리 영역(200)에는 다수의 제2 다중 메모리 셀(202 이외에 직접적으로 표시되지 않았지만, 비트라인 바(BLB3)에 연결된 메모리 셀들을 의미함)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제2 다중 메모리 셀(202)을 선택하여 설명하였다.
제2 메모리 영역(220)은, 하나의 어드레스(미도시)가 입력될 때, 하나의 메모리 셀이 선택되어 하나의 데이터를 저장한다.
독립 메모리 셀(221 or 222)은, 제1 워드라인(SWL0)과 비트라인(BL1) 사이에 연결되거나 또는 제2 워드라인(SWL1)과 비트라인 바(BLB1) 사이에 연결되어 데이터를 저장한다.
독립 감지증폭부(225)는, 비트라인(BL1)을 통해 감지되는 독립 메모리 셀(221)의 데이터와 비트라인 바(BLB1)의 레벨 차이를 증폭하거나 또는 비트라인 바(BLB1)를 통해 감지되는 독립 메모리 셀(222)의 데이터와 비트라인(BL1)의 레벨 차이를 증폭한다.
전술한 구성에서와 같이 독립 메모리 셀(221 or 222)은 비트라인(BL1)과 제1 워드라인(SWL0) 사이에 연결되거나 또는 비트라인 바(BLB1)와 제2 워드라인(SWL1) 사이에 연결된다. 따라서, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제1 워드라인(SWL0)이 활성화되는 경우, 비트라인(BL1)에 연결된 독립 메모리 셀(221)만 활성화된다. 또한, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제2 워드라인(SWL1)이 활성화되는 경우, 비트라인 바(BLB1)에 연결된 독립 메모리 셀(222)만 활성화된다.
이와 같이, 독립 메모리 셀(221 or 222)은 하나의 어드레스에 응답하여 하나의 메모리 셀만 선택된다. 따라서, 비트라인(BL1)에 독립 메모리 셀(221)의 데이터가 실리는 시점에서 비트라인 바(BLB1)에는 아무런 데이터도 실리지 않는다. 마찬가지로, 비트라인 바(BLB1)에 독립 메모리 셀(222)의 데이터가 실리는 시점에서 비트라인(BL1)에는 아무런 데이터도 실리지 않는다.
예컨대, 비트라인(BL1)에 연결된 독립 메모리 셀(201)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 도 11에 도시된 그래프와 같이 제1 워드라인(SWL0)이 활성화되는 것에 응답하여 비트라인(BL1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량만큼 상승(+a)하지만, 비트라인 바(BLB1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨을 유지한다. 따라서, 비트라인(BL1)의 레벨과 비트라인 바(BLB1)의 레벨이 상대적으로 작은 레벨 차이를 갖는 상태가 되고, 독립 감지증폭부(225)에서 비교적 어렵게 레벨 차이를 감지하여 코어전압(VCORE)레벨 및 접지전압(VSS)레벨로 증폭하게 된다.
참고로, 도 2에는 제2 메모리 영역(220)을 통과하는 다수의 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적인 두 개의 워드라인(SWL0, SWL1)을 선택하여 설명하였다. 또한, 제2 메모리 영역(220)을 통과하는 다수의 비트라인(BL0, BL1, BL2, BL4, BL5)과 다수의 비트라인 바(BLB0, BLB1, BLB2, BLB4, BLB5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적인 한 개의 비트라인(BL1)과 비트라인 바(BLB1)을 선택하여 설명하였다. 또한, 제2 메모리 영역(220)에는 비트라인(BL1)에 연결된 다수의 독립 메모리 셀(221 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 독립 메모리 셀(221)을 선택하여 설명하였다. 또한, 제2 메모리 영역(220)에는 비트라인 바(BLB1)에 연결된 다수의 독립 메모리 셀(222 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 독립 메모리 셀(222)을 선택하여 설명하였다.
전술한 도 2를 다시 참조하면, 제1 메모리 영역(200)과 제2 메모리 영역(220)의 메모리 셀 배치가 일부 다른 것을 알 수 있다. 즉, 제1 메모리 영역(200)에는 모든 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5)와 비트라인(BL3)이 겹쳐지는 곳에 메모리 셀이 존재하고, 모든 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5)와 비트라인 바(BLB3)이 겹쳐지는 곳에도 메모리 셀이 존재한다. 반면, 제2 메모리 영역(220)에서 모든 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5) 중 일부 워드라인(SWL0, SWL3)은 비트라인(BL0, BL1, BL2, BL4, BL5)이 겹쳐지는 곳에만 메모리 셀이 존재하고 비트라인 바(BLB0, BLB1, BLB2, BLB4, BLB5)가 겹치지는 곳에는 메모리 셀이 존재하지 않으며, 나머지 워드라인(DYMMY, SWL1, SWL2, SWL5)은 비트라인 바(BLB0, BLB1, BLB2, BLB4, BLB5)가 겹쳐지는 곳에만 메모리 셀이 존재하고 비트라인(BL0, BL1, BL2, BL4, BL5)이 겹쳐지는 곳에는 메모리 셀이 존재하지 않는다.
따라서, 제1 메모리 영역(200)에서는 모든 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5) 중 어떤 워드라인이 활성화되든 상관없이 비트라인(BL3)에는 제1 다중 메모리 셀(201)의 데이터가 실릴 것이고, 비트라인 바(BLB3)에는 제2 다중 메모리 셀(202)의 데이터의 데이터가 실릴 것이다. 반면, 제2 메모리 영역(220)에서는 모든 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5) 중 어떤 워드라인이 활성화되는지에 따라 비트라인(BL0, BL1, BL2, BL4, BL5)에 독립 메모리 셀(221)의 데이터가 실릴 경우 비트라인 바(BLB0, BLB1, BLB2, BLB4, BLB5)에는 아무런 데이터가 실리지 않고, 비트라인 바(BLB0, BLB1, BLB2, BLB4, BLB5)에 독립 메모리 셀(221)의 데이터가 실릴 경우 비트라인(BL0, BL1, BL2, BL4, BL5)에는 아무런 데이터가 실리지 않게 될 것이다.
이와 같이, 제1 메모리 영역(200)과 제2 메모리 영역(220)은 제1 메모리 영역(200)과 제2 메모리 영역(220)은 모두 다수의 워드라인(DUMMY, SWL0, SWL1, SWL2, SWL3, SWL5) 중 어느 하나의 워드라인이 활성화되는 것에 응답하여 각각 설정된 동작을 수행한다. 따라서, 제1 메모리 영역(200)과 제2 메모리 영역(220)은 모두 완전히 동일한 제어 동작을 통해 제어가 가능하다는 장점이 있다. 하지만, 제1 메모리 영역(200)을 배치하기 위해 제2 메모리 영역(220)과는 완전히 다른 공정 과정을 거쳐야 한다는 단점이 있다. 즉, 도면에서와 같이 제1 메모리 영역(200)과 제2 메모리 영역(220)은 워드라인 구동 제어가 동일하게 이루어지는 셀 어레이 형태(예컨대, 셀 매트 단위 또는 뱅크 단위를 의미함)로 구성될 수 있다. 물론, 도면과 달리 제1 메모리 영역(200)과 제2 메모리 영역(220) 서로 다른 워드라인 구동 제어를 갖는 셀 어레이 형태(예컨대, 셀 매트 단위 또는 뱅크 단위를 의미함)로 구성되어도 전혀 상관없다.
도 3 및 도 11을 함께 참조하여 제1 메모리 영역(200)과 제2 메모리 영역(220)의 동작에 따른 감지증폭회로(205, 225)의 동작 난이도를 평가하면, 제1 메모리 영역(200)에 대한 감지증폭회로(205)의 동작이 제2 메모리 영역(220)에 대한 감지증폭회로(225)의 동작에 비해 두 배는 쉽게 이루어질 수 있는 것을 알 수 있다. 따라서, 제1 메모리 영역(200)에 저장되는 데이터는 제2 메모리 영역(220)에 저장되는 데이터보다 신뢰도가 두 배 더 높은 상태라고 볼 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조의 제2 실시예를 도시한 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이는, 제1 메모리 영역(400), 및 제2 메모리 영역(420)을 구비한다. 여기서, 제1 메모리 영역(400)은, 제1 다중 메모리 셀(401)과, 제2 다중 메모리 셀(402), 및 다중 감지증폭부(405)를 구비한다. 또한, 제2 메모리 영역(420)은, 독립 메모리 셀(421 or 422), 및 독립 감지증폭부(425)를 구비한다.
제1 메모리 영역(400)은, 하나의 어드레스(미도시)가 입력될 때, 적어도 두 개 이상의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장한다.
제1 다중 메모리 셀(401)은, 제1 워드라인(SWL2)과 설정된 비트라인(BL1) 사이에 연결되어 데이터를 저장한다.
제2 다중 메모리 셀(402)은, 제2 워드라인(SWL3)과 설정된 비트라인(BL1) 사이에 연결되어 제1 다중 메모리 셀(401)에 저장된 데이터와 동일한 데이터를 저장한다.
이때, 제1 워드라인(SWL2)과 제2 워드라인(SWL3)은 하나의 어드레스(미도시)에 응답하여 동시에 선택되어 활성화된다. 즉, 제1 다중 메모리 셀(401)과 제2 다중 메모리 셀(402)은 동시에 선택되거나 동시에 선택되지 않는다.
다중 감지증폭부(405)는, 설정된 비트라인(BL1)을 통해 감지되는 제1 다중 메모리 셀(401) 및 제2 다중 메모리 셀(402)의 데이터와 비트라인 바(BLB1)의 레벨 차이를 증폭한다.
전술한 구성에서와 같이 제1 다중 메모리 셀(401)이 제1 워드라인(SWL2)에 연결되고, 제2 다중 메모리 셀(402)이 제2 워드라인(SWL3)에 연결되지만, 제1 워드라인(SWL2)과 제2 워드라인(SWL3)이 동시에 활성화되거나 동시에 비활성화되는 방식으로 동작하므로, 실질적으로 같은 워드라인에 연결된 것과 같은 효과를 기대할 수 있다. 즉, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제1 워드라인(SWL2)과 제2 워드라인(SWL3)이 동시에 활성화되는 경우, 제1 다중 메모리 셀(401)과 제2 다중 메모리 셀(402)이 동시에 선택된다. 이때, 제1 다중 메모리 셀(401)과 제2 다중 메모리 셀(402)은 동시에 설정된 비트라인(BL1)에 연결되어 있으므로, 제1 다중 메모리 셀(401)의 데이터가 설정된 비트라인(BL1)에 실리는 시점과 동일한 시점에서 제2 다중 메모리 셀(402)의 데이터가 설정된 비트라인(BL1)에 실리게 된다.
이때, 제1 다중 메모리 셀(401)에 저장된 데이터와 제2 다중 메모리 셀(402)에 저장된 데이터는 같은 레벨을 갖는다. 예컨대, 제1 다중 메모리 셀(401)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 제2 다중 메모리 셀(402)에 저장된 데이터도 '1'에 대응하는 코어전압(VCORE)레벨을 갖는 상태가 된다. 이로 인해, 도 5에 도시된 그래프와 같이 제1 워드라인(SWL1) 및 제2 워드라인(SWL3)이 활성화되는 것에 응답하여 비트라인(BL1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량의 두 배 만큼 상승(+2a)하고, 비트라인 바(BLB1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨을 유지한다. 따라서, 비트라인(BL1)의 레벨과 비트라인 바(BLB1)의 레벨이 상대적으로 큰 레벨 차이를 갖는 상태가 되고, 다중 감지증폭부(405)에서 비교적 쉽게 레벨 차이를 감지하여 코어전압(VCORE)레벨 및 접지전압(VSS)레벨로 증폭할 수 있게 된다.
참고로, 도 4에는 제1 메모리 영역(400)을 통과하는 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적으로 인접한 두개의 워드라인(SWL2, SWL3)을 선택하여 설명하였다. 또한, 제1 메모리 영역(400)에는 다수의 제1 다중 메모리 셀(401 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제1 다중 메모리 셀(401)을 선택하여 설명하였다. 또한, 제1 메모리 영역(400)에는 다수의 제2 다중 메모리 셀(402 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제2 다중 메모리 셀(402)을 선택하여 설명하였다.
제2 메모리 영역(420)은, 하나의 어드레스(미도시)가 입력될 때, 하나의 메모리 셀이 선택되어 하나의 데이터를 저장한다.
독립 메모리 셀(421 or 422)은, 제1 워드라인(SWL2)과 비트라인(BL1) 사이에 연결되거나 또는 제2 워드라인(SWL1)과 비트라인 바(BLB1) 사이에 연결되어 데이터를 저장한다.
독립 감지증폭부(425)는, 비트라인(BL1)을 통해 감지되는 독립 메모리 셀(421)의 데이터와 비트라인 바(BLB1)의 레벨 차이를 증폭하거나 또는 비트라인 바(BLB1)를 통해 감지되는 독립 메모리 셀(422)의 데이터와 비트라인(BL1)의 레벨 차이를 증폭한다.
전술한 구성에서와 같이 독립 메모리 셀(421 or 422)은 비트라인(BL1)과 제1 워드라인(SWL2) 사이에 연결되거나 또는 비트라인 바(BLB1)와 제2 워드라인(SWL1) 사이에 연결된다. 따라서, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제1 워드라인(SWL2)이 활성화되는 경우, 비트라인(BL1)에 연결된 독립 메모리 셀(421)만 활성화된다. 또한, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제2 워드라인(SWL1)이 활성화되는 경우, 비트라인 바(BLB1)에 연결된 독립 메모리 셀(422)만 활성화된다.
이와 같이, 독립 메모리 셀(421 or 422)은 하나의 어드레스에 응답하여 하나의 메모리 셀만 선택된다. 따라서, 비트라인(BL1)에 독립 메모리 셀(421)의 데이터가 실리는 시점에서 비트라인 바(BLB1)에는 아무런 데이터도 실리지 않는다. 마찬가지로, 비트라인 바(BLB1)에 독립 메모리 셀(422)의 데이터가 실리는 시점에서 비트라인(BL1)에는 아무런 데이터도 실리지 않는다.
예컨대, 비트라인(BL1)에 연결된 독립 메모리 셀(401)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 도 11에 도시된 그래프와 같이 제1 워드라인(SWL2)이 활성화되는 것에 응답하여 비트라인(BL1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량만큼 상승(+a)하지만, 비트라인 바(BLB1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨을 유지한다. 따라서, 비트라인(BL1)의 레벨과 비트라인 바(BLB1)의 레벨이 상대적으로 작은 레벨 차이를 갖는 상태가 되고, 독립 감지증폭부(425)에서 비교적 어렵게 레벨 차이를 감지하여 코어전압(VCORE)레벨 및 접지전압(VSS)레벨로 증폭하게 된다.
참고로, 도 4에는 제2 메모리 영역(420)을 통과하는 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적으로 인접한 두 개의 워드라인(SWL2, SWL3)을 선택하여 설명하였다. 이때, 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)에서 서로 인접한 워드라인으로 구분되는 기준은, 인접한 두 워드라인의 활성화에 의해 선택되는 셀이 모두 비트라인(BL1)에 연결되어 있거나 모두 비트라인 바(BLB1)에 연결되어 있어야 한다는 점이다. 예컨대, 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)에서 서로 인접한 워드라인은 첫 번째 워드라인(SWL0)과 두 번째 워드라인(SWL1)이 되고, 세 번째 워드라인(SWL2)와 네 번째 워드라인(SWL4)이 될 것이다. 반면, 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)에서 서로 인접하지 않은 워드라인은 두 번째 워드라인(SWL1)과 세 번째 워드라인(SWL2)이 될 것이다. 그리고, 제2 메모리 영역(420)을 통과하는 다수의 비트라인(BL0, BL1)와 다수의 비트라인 바(BLB0, BLB1)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적인 한 개의 비트라인(BL1)와 비트라인 바(BLB1)을 선택하여 설명하였다. 또한, 제2 메모리 영역(420)에는 비트라인(BL1)에 연결된 다수의 독립 메모리 셀(421 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 독립 메모리 셀(421)을 선택하여 설명하였다. 또한, 제2 메모리 영역(420)에는 비트라인 바(BLB1)에 연결된 다수의 독립 메모리 셀(422 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 독립 메모리 셀(422)을 선택하여 설명하였다.
전술한 도 4를 다시 참조하면, 제1 메모리 영역(400)과 제2 메모리 영역(420)의 메모리 셀 배치는 완전히 동일한 것을 알 수 있다. 차이점이라면, 제1 메모리 영역(400)은, 서로 인접한 두 개의 워드라인, 즉, 제1 워드라인(SWL2)과 제2 워드라인(SWL3)을 하나의 어드레스에 응답하여 동시에 활성화시키는 구성인 반면, 제2 메모리 영역(420)은, 내부에 포함된 모든 워드라인이 각각 하나씩 선택되어 활성화되도록 하는 구성이라는 점이다. 따라서, 제1 메모리 영역(400)과 제2 메모리 영역(420)은 그 구현을 위해 서로 다른 공정과정을 거치지 않아도 된다는 장점이 있지만, 제1 메모리 영역(400)과 제2 메모리 영역(420)의 제어가 서로 완전히 분리되어 이루어져야 한다는 단점이 있다. 즉, 도면에서와 같이 제1 메모리 영역(400)과 제2 메모리 영역(420)은 워드라인 구동 제어가 별도로 이루어지는 독립적인 셀 어레이 형태(예컨대, 셀 매트 단위 또는 뱅크 단위를 의미함)로 구성되어야 한다.
도 5 및 도 11을 함께 참조하여 제1 메모리 영역(400)과 제2 메모리 영역(420)의 동작에 따른 감지증폭회로(405, 425)의 동작 난이도를 평가하면, 제1 메모리 영역(400)에 대한 감지증폭회로(405)의 동작이 제2 메모리 영역(420)에 대한 감지증폭회로(425)의 동작에 비해 두 배는 쉽게 이루어질 수 있는 것을 알 수 있다. 따라서, 제1 메모리 영역(400)에 저장되는 데이터는 제2 메모리 영역(420)에 저장되는 데이터보다 신뢰도가 두 배 더 높은 상태라고 볼 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 구조의 제3 실시예를 도시한 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이는, 제1 메모리 영역(600), 및 제2 메모리 영역(620)을 구비한다. 여기서, 제1 메모리 영역(600)은, 제1 다중 메모리 셀(601)과, 제2 다중 메모리 셀(602)과, 제3 다중 메모리 셀(603)과, 제4 다중 메모리 셀(604) 및 다중 감지증폭부(605)를 구비한다. 또한, 제2 메모리 영역(620)은, 독립 메모리 셀(621 or 622), 및 독립 감지증폭부(625)를 구비한다.
제1 메모리 영역(600)은, 하나의 어드레스(미도시)가 입력될 때, 적어도 두 개 이상의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장한다.
제1 다중 메모리 셀(601)은, 제1 워드라인(SWL0)과 설정된 비트라인(BL3) 사이에 연결되어 데이터를 저장한다.
제2 다중 메모리 셀(602)은, 제1 워드라인(SWL0)과 설정된 비트라인 바(BLB3) 사이에 연결되어 제1 다중 메모리 셀(601)에 저장된 데이터를 반전시킨 데이터를 저장한다.
제3 다중 메모리 셀(603)은, 제2 워드라인(SWL1)과 설정된 비트라인(BL3) 사이에 연결되어 제1 다중 메모리 셀(601)에 저장된 데이터와 동일한 데이터를 저장한다.
제4 다중 메모리 셀(604)은, 제2 워드라인(SWL1)과 설정된 비트라인 바(BLB3) 사이에 연결되어 제2 다중 메모리 셀(602)에 저장된 데이터와 동일한 데이터를 저장한다. 물론, 제4 다중 메모리 셀(604)에 저장되는 데이터는 제3 다중 메모리 셀(603)에 저장된 데이터를 반전시킨 데이터이기도 하다.
이때, 제1 워드라인(SWL2)과 제2 워드라인(SWL3)은 하나의 어드레스(미도시)에 응답하여 동시에 선택되어 활성화된다. 즉, 제1 다중 메모리 셀(601)과 제2 다중 메모리 셀(602)과 제3 다중 메모리 셀(603) 및 제4 다중 메모리 셀(604)은 동시에 선택되거나 동시에 선택되지 않는다.
다중 감지증폭부(605)는, 설정된 비트라인(BL3)을 통해 감지되는 제1 다중 메모리 셀(601) 및 제3 다중 메모리 셀(603)의 데이터와 비트라인 바(BLB1)를 통해 감지되는 제2 다중 메모리 셀(602) 및 제4 다중 메모리 셀(604)의 데이터의 레벨 차이를 증폭한다.
전술한 구성에서와 같이 제1 다중 메모리 셀(601)과 제2 다중 메모리 셀(602)이 제1 워드라인(SWL0)에 연결되고, 제3 다중 메모리 셀(603)과 제4 다중 메모리 셀(604)이 제2 워드라인(SWL1)에 연결되지만, 제1 워드라인(SWL0)과 제2 워드라인(SWL1)이 동시에 활성화되거나 동시에 비활성화되는 방식으로 동작하므로, 실질적으로 같은 워드라인에 연결된 것과 같은 효과를 기대할 수 있다. 즉, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제1 워드라인(SWL2)과 제2 워드라인(SWL3)이 동시에 활성화되는 경우, 제1 다중 메모리 셀(601)과 제2 다중 메모리 셀(602)과 제3 다중 메모리 셀(603) 및 제4 다중 메모리 셀(604)이 동시에 선택된다. 이때, 제1 다중 메모리 셀(601)과 제3 다중 메모리 셀(603)은 동시에 설정된 비트라인(BL3)에 연결되어 있으므로, 제1 다중 메모리 셀(601)의 데이터가 설정된 비트라인(BL3)에 실리는 시점과 동일한 시점에서 제3 다중 메모리 셀(603)의 데이터가 설정된 비트라인(BL3)에 실리게 된다. 또한, 제2 다중 메모리 셀(602)과 제4 다중 메모리 셀(604)은 동시에 설정된 비트라인 바(BLB3)에 연결되어 있으므로, 제2 다중 메모리 셀(602)의 데이터가 설정된 비트라인 바(BLB3)에 실리는 시점과 동일한 시점에서 제4 다중 메모리 셀(604)의 데이터가 설정된 비트라인 바(BLB3)에 실리게 된다.
이때, 제1 다중 메모리 셀(601)에 저장된 데이터와 제3 다중 메모리 셀(603)에 저장된 데이터는 같은 레벨을 갖는다. 예컨대, 제1 다중 메모리 셀(601)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 제3 다중 메모리 셀(603)에 저장된 데이터도 '1'에 대응하는 코어전압(VCORE)레벨을 갖는 상태가 된다. 또한, 제1 다중 메모리 셀(601)에 저장된 데이터와 제2 다중 메모리 셀(602)에 저장된 데이터는 서로 상반된 레벨을 갖는다. 예컨대, 제1 다중 메모리 셀(601)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 제2 다중 메모리 셀(602)에 저장된 데이터는 '0'에 대응하는 접지전압(VSS)레벨을 갖는 상태가 된다. 또한, 제2 다중 메모리 셀(602)에 저장된 데이터와 제4 다중 메모리 셀(604)에 저장된 데이터는 같은 레벨을 갖는다. 예컨대, 제2 다중 메모리 셀(602)에 저장된 데이터가 '0'에 대응하는 접지전압(VSS)레벨을 갖는다고 하면, 제4 다중 메모리 셀(604)에 저장된 데이터도 '0'에 대응하는 접지전압(VSS)레벨을 갖는 상태가 된다. 또한, 제3 다중 메모리 셀(603)에 저장된 데이터와 제4 다중 메모리 셀(604)에 저장된 데이터는 서로 상반된 레벨을 갖는다. 예컨대, 제3 다중 메모리 셀(603)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 제4 다중 메모리 셀(604)에 저장된 데이터는 '0'에 대응하는 접지전압(VSS)레벨을 갖는 상태가 된다.
이로 인해, 도 7에 도시된 그래프와 같이 제1 워드라인(SWL0) 및 제2 워드라인(SWL1)이 활성화되는 것에 응답하여 설정된 비트라인(BL3)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량의 두 배 만큼 상승(+2a)하고, 설정된 비트라인 바(BLB3)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량의 두 배 만큼 하강(-2a)한다. 따라서, 설정된 비트라인(BL3)의 레벨과 설정된 비트라인 바(BLB3)의 레벨이 상대적으로 매우 큰 레벨 차이를 갖는 상태가 되고, 다중 감지증폭부(605)에서 비교적 쉽게 레벨 차이를 감지하여 코어전압(VCORE)레벨 및 접지전압(VSS)레벨로 증폭할 수 있게 된다.
참고로, 도 6에는 제1 메모리 영역(600)을 통과하는 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적으로 인접한 두개의 워드라인(SWL0, SWL1)을 선택하여 설명하였다. 또한, 제1 메모리 영역(600)에는 다수의 제1 다중 메모리 셀(601 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제1 다중 메모리 셀(601)을 선택하여 설명하였다. 또한, 제1 메모리 영역(600)에는 다수의 제2 다중 메모리 셀(602 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제2 다중 메모리 셀(602)을 선택하여 설명하였다. 또한, 제1 메모리 영역(600)에는 다수의 제3 다중 메모리 셀(603 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제3 다중 메모리 셀(603)을 선택하여 설명하였다. 제1 메모리 영역(600)에는 다수의 제4 다중 메모리 셀(604 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 제4 다중 메모리 셀(604)을 선택하여 설명하였다.
제2 메모리 영역(620)은, 하나의 어드레스(미도시)가 입력될 때, 하나의 메모리 셀이 선택되어 하나의 데이터를 저장한다.
독립 메모리 셀(621 or 622)은, 제1 워드라인(SWL2)과 비트라인(BL1) 사이에 연결되거나 또는 제2 워드라인(SWL1)과 비트라인 바(BLB1) 사이에 연결되어 데이터를 저장한다.
독립 감지증폭부(625)는, 비트라인(BL1)을 통해 감지되는 독립 메모리 셀(621)의 데이터와 비트라인 바(BLB1)의 레벨 차이를 증폭하거나 또는 비트라인 바(BLB1)를 통해 감지되는 독립 메모리 셀(622)의 데이터와 비트라인(BL1)의 레벨 차이를 증폭한다.
전술한 구성에서와 같이 독립 메모리 셀(621 or 622)는 비트라인(BL1)과 제1 워드라인(SWL2) 사이에 연결되거나 또는 비트라인 바(BLB1)와 제2 워드라인(SWL1) 사이에 연결된다. 따라서, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제1 워드라인(SWL2)이 활성화되는 경우, 비트라인(BL1)에 연결된 독립 메모리 셀(621)만 활성화된다. 또한, 외부에서 인가되는 로우 어드레스(미도시)에 응답하여 제2 워드라인(SWL1)이 활성화되는 경우, 비트라인 바(BLB1)에 연결된 독립 메모리 셀(622)만 활성화된다.
이와 같이, 독립 메모리 셀(621 or 622)는 하나의 어드레스에 응답하여 하나의 메모리 셀만 선택된다. 따라서, 비트라인(BL1)에 독립 메모리 셀(621)의 데이터가 실리는 시점에서 비트라인 바(BLB1)에는 아무런 데이터도 실리지 않는다. 마찬가지로, 비트라인 바(BLB1)에 독립 메모리 셀(622)의 데이터가 실리는 시점에서 비트라인(BL1)에는 아무런 데이터도 실리지 않는다.
예컨대, 비트라인(BL1)에 연결된 독립 메모리 셀(601)에 저장된 데이터가 '1'에 대응하는 코어전압(VCORE)레벨을 갖는다고 하면, 도 11에 도시된 그래프와 같이 제1 워드라인(SWL2)이 활성화되는 것에 응답하여 비트라인(BL1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨로부터 일정량만큼 상승(+a)하지만, 비트라인 바(BLB1)의 레벨은 비트라인 프리차지 전압(VBLP)레벨을 유지한다. 따라서, 비트라인(BL1)의 레벨과 비트라인 바(BLB1)의 레벨이 상대적으로 작은 레벨 차이를 갖는 상태가 되고, 독립 감지증폭부(625)에서 비교적 어렵게 레벨 차이를 감지하여 코어전압(VCORE)레벨 및 접지전압(VSS)레벨로 증폭하게 된다.
참고로, 도 6에는 제2 메모리 영역(620)을 통과하는 다수의 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적인 두 개의 워드라인(SWL0, SWL1)을 선택하여 설명하였다. 또한, 제2 메모리 영역(620)을 통과하는 다수의 비트라인(BL0, BL1)와 다수의 비트라인 바(BLB0, BLB1)이 도시되어 있지만, 설명의 편의를 위해 그 중 대표적인 한 개의 비트라인(BL1)와 비트라인 바(BLB1)을 선택하여 설명하였다. 또한, 제2 메모리 영역(620)에는 비트라인(BL1)에 연결된 다수의 독립 메모리 셀(621 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 독립 메모리 셀(621)을 선택하여 설명하였다. 또한, 제2 메모리 영역(620)에는 비트라인 바(BLB1)에 연결된 다수의 독립 메모리 셀(622 이외에 직접적으로 표시되지 않음)이 포함되지만, 설명의 편의를 위해 그 중 대표적인 하나의 독립 메모리 셀(622)을 선택하여 설명하였다.
전술한 도 6을 다시 참조하면, 제1 메모리 영역(600)과 제2 메모리 영역(620)의 메모리 셀 배치가 일부 다른 것을 알 수 있다. 즉, 제1 메모리 영역(600)에는 모든 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)과 비트라인(BL3)이 겹쳐지는 곳에 메모리 셀이 존재하고, 모든 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5)와 비트라인 바(BLB3)이 겹쳐지는 곳에도 메모리 셀이 존재한다. 반면, 제2 메모리 영역(620)에서 모든 워드라인(SWL0, SWL1, SWL2, SWL3, SWL4, SWL5) 중 일부 워드라인(SWL2, SWL3)은 비트라인(BL0, BL1)이 겹쳐지는 곳에만 메모리 셀이 존재하고 비트라인 바(BLB0, BLB1)가 겹치지는 곳에는 메모리 셀이 존재하지 않으며, 나머지 워드라인(SWL0, SWL1, SWL4, SWL5)은 비트라인 바(BLB0, BLB1)가 겹쳐지는 곳에만 메모리 셀이 존재하고 비트라인(BL0, BL1)이 겹쳐지는 곳에는 메모리 셀이 존재하지 않는다.
따라서, 도 2에 도시된 반도체 메모리 장치와 마찬가지로, 제1 메모리 영역(600)을 배치하기 위해 제2 메모리 영역(620)과는 완전히 다른 공정 과정을 거쳐야 한다는 단점이 있다. 또한, 도 4에 도시된 반도체 메모리 장치와 마찬가지로 제1 메모리 영역(600)과 제2 메모리 영역(620)의 제어가 서로 완전히 분리되어 이루어져야 한다는 단점도 있다. 하지만, 하나의 데이터를 네 개의 메모리 셀을 이용하여 저장하므로 도 2 및 도 4에 도시된 반도체 메모리 장치보다 더 높은 신뢰성을 확보할 수 있다.
도 7 및 도 11을 함께 참조하여 제1 메모리 영역(600)과 제2 메모리 영역(620)의 동작에 따른 감지증폭회로(605, 625)의 동작 난이도를 평가하면, 제1 메모리 영역(600)에 대한 감지증폭회로(605)의 동작이 제2 메모리 영역(620)에 대한 감지증폭회로(625)의 동작에 비해 네 배는 쉽게 이루어질 수 있는 것을 알 수 있다. 따라서, 제1 메모리 영역(600)에 저장되는 데이터는 제2 메모리 영역(620)에 저장되는 데이터보다 신뢰도가 네 배 더 높은 상태라고 볼 수 있다.
도 8은 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예가 각각 선택적으로 적용될 수 있는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 레이아웃을 도시한 도면.
도 8을 참조하면, 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예에서 제1 메모리 영역(200, 400, 600)으로 분류되었던 메모리 영역을 'Weighted Cell Mat'로 표시하고, 제2 메모리 영역(220, 420, 620)으로 분류되었던 메모리 영역을 'Normal Cell Mat'로 표시한 것을 알 수 있다.
구체적으로, 제1 메모리 영역(200, 400, 600)은, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 데이터를 입/출력한다.
그리고, 제2 메모리 영역(220, 420, 620)은, 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)를 통해 데이터를 입/출력한다.
이와 같이, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)은 각각 입/출력되는 경로가 서로 다르다.
따라서, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)은 동시에 동작하는 형태가 될 수 있다. 즉, 입력되는 하나의 어드레스(미도시)에 응답하여 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)은 동시에 선택된다. 이렇게, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)이 동시에 선택된 상태에서, 제1 메모리 영역(200, 400, 600)의 데이터는 제1 경로(LIO<8:11> -> DQ:8~11)를 통해서만 입/출력되고, 제2 메모리 영역(220, 420, 620)의 데이터는 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)를 통해서만 입/출력된다.
따라서, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력되는 데이터와 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)를 통해 입/출력되는 데이터는 완전히 동일한 타이밍에 입/출력되는 것이 가능하다. 동시에, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력되는 데이터는 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)를 통해 입/출력되는 데이터보다 데이터 신뢰성이 적어도 두 배 이상 높다.
때문에, 동시에 입/출력되어야 하는 데이터 중 상대적으로 중요도가 높은 일부 데이터는 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력하고, 상대적으로 중요도가 낮은 나머지 데이터는 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)를 통해 입/출력하는 방식으로 그 용도를 구분하여 사용할 때 효과적일 것이다.
예컨대, 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)를 통해 입/출력되는 데이터의 오류를 정정하기 위한 오류 정정 코드(Error Correcting Code : ECC)를 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력하는 등으로 그 용도를 구분하여 사용한다면 매우 효과적일 것이다.
참고로, 제1 경로(LIO<8:11> -> DQ:8~11)는 병렬로 4비트의 데이터가 입/출력되는 형태인 반면, 제2 경로(LIO<0:7> -> DQ:0~7>, LIO<12:19> -> DQ:12~19)는 병렬로 16비트의 데이터가 입/출력되는 형태인 것을 알 수 있다. 이렇게, 차이가 나는 이유는 제1 메모리 영역(200, 400, 600)에 저장되는 데이터는 제2 메모리 영역(220, 420, 620)에 저장되는 데이터보다 적어도 두 배 이상 높은 신뢰성을 갖는 형태로 저장되어야 하기 때문이다. 따라서, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)이 차지하는 면적이 동일하다고 가정하면, 제1 메모리 영역(200, 400, 600)이 제2 메모리 영역(220, 420, 620)에 비해 저장 가능한 데이터의 개수는 절반이 될 것이다. 따라서, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620) 각각에서 동시에 입/출력 가능한 경로의 크기도 절반으로 줄어들 것이다.
도 9는 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예가 각각 선택적으로 적용될 수 있는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 레이아웃을 도시한 도면.
도 9를 참조하면, 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 및 제2 실시예에서 제1 메모리 영역(200, 400)으로 분류되었던 메모리 영역을 'Weighted Cell Mat'로 표시하고, 제3 실시예에서 제1 메모리 영역(600)으로 분류되었던 메모리 영역을 'Double Weighted Cell Mat'로 표시하며, 제1 내지 제3 실시예에서 제2 메모리 영역(220, 420, 620)으로 분류되었던 메모리 영역을 'Normal Cell Mat'로 표시한 것을 알 수 있다.
참고로, 하기에 이어지는 도 9에 대한 설명에서는 'Weighted Cell Mat'으로 표시된 메모리 영역과 'Double Weighted Cell Mat'으로 표시된 메모리 영역을 구분하기 위해, 이하의 설명에서는 'Weighted Cell Mat'으로 표시된 메모리 영역을 '일반 제1 메모리 영역(200, 400)'으로 기재하고, 'Double Weighted Cell Mat'으로 표시된 메모리 영역을 '더블 제1 메모리 영역(600)'으로 기재하도록 하겠다.
구체적으로, 일반 제1 메모리 영역(200, 400)은, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 데이터를 입/출력한다.
그리고, 더블 제1 메모리 영역(600)은, 제2 경로(LIO<12:13> -> DQ:12~13)를 통해 데이터를 입/출력한다.
그리고, 제2 메모리 영역(220, 420, 620)은, 제3 경로(LIO<0:7> -> DQ:0~7>) 를 통해 데이터를 입/출력한다.
이와 같이, 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600) 및 제2 메모리 영역(220, 420, 620)은 각각 입/출력되는 경로가 서로 다르다.
따라서, 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600) 및 제2 메모리 영역(220, 420, 620)은 동시에 동작하는 형태가 될 수 있다. 즉, 입력되는 하나의 어드레스(미도시)에 응답하여 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600) 및 제2 메모리 영역(220, 420, 620)은 동시에 선택된다. 이렇게, 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600) 및 제2 메모리 영역(220, 420, 620)이 동시에 선택된 상황에서, 일반 제1 메모리 영역(200, 400)의 데이터는 제1 경로(LIO<8:11> -> DQ:8~11)를 통해서만 입/출력되고, 더블 제1 메모리 영역(600)의 데이터는 제2 경로(LIO<12:13> -> DQ:12~13)을 통해서만 입/출력되며, 제2 메모리 영역(220, 420, 620)의 데이터는 제3 경로(LIO<0:7> -> DQ:0~7>)를 통해서만 입/출력된다.
따라서, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력되는 데이터와 제2 경로(LIO<12:13> -> DQ:12~13)을 통해 입/출력되는 데이터 및 제3 경로(LIO<0:7> -> DQ:0~7>)를 통해 입/출력되는 데이터는 완전히 동일한 타이밍에 입/출력되는 것이 가능하다. 동시에, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력되는 데이터는 제3 경로(LIO<0:7> -> DQ:0~7>)를 통해 입/출력되는 데이터보다 두 배 높은 데이터 신뢰성을 갖고, 제2 경로(LIO<12:13> -> DQ:12~13)을 통해 입/출력되는 데이터는 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력되는 데이터보다 두 배 높은 데이터 신뢰성을 갖는다.
때문에, 동시에 입/출력되어야 하는 데이터 중 상대적으로 중요도가 높은 일부 데이터는 제1 경로(LIO<8:11> -> DQ:8~11) 또는 제2 경로(LIO<12:13> -> DQ:12~13)을 통해 입/출력하고, 상대적으로 중요도가 낮은 나머지 데이터는 제3 경로(LIO<0:7> -> DQ:0~7>)를 통해 입/출력하는 방식으로 그 용도를 구분하여 사용할 때 효과적일 것이다.
예컨대, 제3 경로(LIO<0:7> -> DQ:0~7>)를 통해 입/출력되는 데이터의 오류를 정정하기 위한 오류 정정 코드(Error Correcting Code : ECC)를 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력하며, 다시, 제1 경로(LIO<8:11> -> DQ:8~11)를 통해 입/출력되는 데이터의 오류를 정정하기 위한 오류 정정 코드(Error Correcting Code : ECC)를 제2 경로(LIO<12:13> -> DQ:12~13)을 통해 입/출력하는 등으로 그 용도를 구분하여 사용한다면 매우 효과적일 것이다.
참고로, 제1 경로(LIO<8:11> -> DQ:8~11)는 병렬로 4비트의 데이터가 입/출력되는 형태인 반면, 제2 경로(LIO<12:13> -> DQ:12~13)는 병렬로 2비트의 데이터가 입/출력되는 형태이고, 제3 경로(LIO<0:7> -> DQ:0~7>)는 병렬로 8비트의 데이터가 입/출력되는 형태인 것을 알 수 있다. 이렇게, 차이가 나는 이유는 일반 제1 메모리 영역(200, 400)에 저장되는 데이터는 제2 메모리 영역(220, 420, 620)에 저장되는 데이터보다 두 배 높은 신뢰성을 갖는 형태로 저장되어야 하기 때문이고, 더블 제1 메모리 영역(600)에 저장되는 데이터는 일반 제1 메모리 영역(200, 400)에 저장되는 데이터보다 두 배 높은 신뢰성을 갖는 형태로 저장되어야 하기 때문이다. 따라서, 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600)과 제2 메모리 영역(220, 420, 620)이 차지하는 면적이 동일하다고 가정하면, 저장 가능한 데이터의 개수는 일반 제1 메모리 영역(200, 400)이 제2 메모리 영역(220, 420, 620)에 비해 절반이 될 것이고, 더블 제1 메모리 영역(600)이 제2 메모리 영역(220, 420, 620)에 비해 1/4이 될 것이다. 따라서, 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600)과 제2 메모리 영역(220, 420, 620) 각각에서 동시에 입/출력 가능한 경로의 크기도 절반이나 1/4로 줄어들 것이다.
도 10은 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예가 각각 선택적으로 적용될 수 있는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 레이아웃을 도시한 도면.
도 10을 참조하면, 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예에서 제1 메모리 영역(200, 400, 600)으로 분류되었던 메모리 영역을 'Weighted Cell Mat'로 표시하고, 제2 메모리 영역(220, 420, 620)으로 분류되었던 메모리 영역을 'Normal Cell Mat'로 표시한 것을 알 수 있다.
구체적으로, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)은 모두 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 통해 데이터를 입/출력한다. 즉, 제1 메모리 영역(200, 400, 600)의 데이터도 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 통해 데이터가 입/출력되고, 제2 메모리 영역(220, 420, 620)의 데이터도 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 통해 데이터가 입/출력된다.
이와 같이, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)은 입/출력되는 경로가 서로 공유된 형태이다.
따라서, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)은 동시에 동작할 수 없다. 즉, 입력되는 하나의 어드레스(미도시)에 응답하여 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620) 중 어느 하나의 영역이 선택되고, 선택된 영역으로만 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 통해 데이터가 입/출력된다.
따라서, 제1 메모리 영역(200, 400, 600)에서 입/출력되는 데이터와 제2 메모리 영역(220, 420, 620)에서 입/출력되는 데이터는 서로 다른 타이밍에서만 입/출력되는 것이 가능하다. 동시에, 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 통해 입/출력되는 데이터는 반도체 메모리 장치 내부에서 제1 메모리 영역(200, 400, 600)이 선택되었는지 아니면 제2 메모리 영역(220, 420, 620)이 선택되었는지 여부에 따라 그 데이터의 신뢰성을 다르게 가져갈 수 있다.
때문에, 동작 옵션에 따라 특정 구간에서는 입/출력되는 데이터의 신뢰성을 상대적으로 높게 가져가야 하고, 나머지 구간에서는 입/출력되는 데이터의 신뢰성을 상대적으로 낮게 가져가도 상관없는 방식으로 동작하는 반도체 메모리 장치에 적용될 수 있다.
참고로, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)가 차지하는 면적이 동일하다고 가정하면, 저장 가능한 데이터의 개수는 제1 메모리 영역(200, 400, 600)이 제2 메모리 영역(220, 420, 620)에 비해 절반이 될 것이다.
한편, 도 10에 도시된 것과 같이 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)이 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 공유하는 형태로 동작하는 것은 도 9에 도시된 것처럼, 제1 메모리 영역(200, 400, 600)을 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600)으로 구분하되, 일반 제1 메모리 영역(200, 400)과 더블 제1 메모리 영역(600) 및 제2 메모리 영역(220, 420, 620)이 공통 경로(LIO<0:7> -> DQ:0~7>, LIO<8:15> -> DQ:8~15>, LIO<16:23> -> DQ:16~23>)를 공유하여 데이터를 입/출력하는 형태로 확장 가능하다.
도 8 내지 도 10을 다시 참조하면, 도 2 내지 도 7에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이 구조의 제1 내지 제3 실시예에서 제1 메모리 영역(200, 400, 600)으로 분류되었던 메모리 영역 'Weighted Cell Mat'과 제2 메모리 영역(220, 420, 620)으로 분류되었던 메모리 영역 'Normal Cell Mat'이 위치에 대한 한정 같은 별도의 구분 없이 다양한 형태로 메모리 어레이에 포함되는 것을 알 수 있다.
이는, 외부에서 반도체 메모리 장치에 접근할 때, 제1 메모리 영역(200, 400, 600)에 접근하기 위해서 제2 메모리 영역(220, 420, 620)에 접근할 때와는 다르게 어드레스를 설정하는 방식이 아니라는 것을 의미한다. 즉, 외부에서 반도체 메모리 장치에 접근할 때에는 기존의 일반적인 반도체 메모리 장치와 마찬가지로 메모리 어레이에 포함된 모든 메모리 셀에 접근 가능한 일반적인 어드레스를 입력하면 된다. 이후, 입력되는 어드레스 값에 따라 반도체 메모리 장치 내부에서 제1 메모리 영역(200, 400, 600)에 접근할 수도 있고, 제2 메모리 영역(220, 420, 620)에 접근할 수도 있다.
특히, 도 8과 도 9 같은 형태에서는, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)이 항상 같이 선택되므로, 외부에서 의도적으로 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)을 나눠서 접근하는 것이 불가능하다. 즉, 외부에서는 반도체 메모리 장치 내부의 구조를 미리 알 필요가 없다.
그리고, 도 10과 같은 형태에서는, 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)이 별도로 구분되어 선택되므로, 외부에서 의도적으로 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)을 나눠서 접근하는 것이 가능하다. 즉, 외부에서는 입/출력되는 데이터의 중요도에 따라 제1 메모리 영역(200, 400, 600)과 제2 메모리 영역(220, 420, 620)에 선택적으로 접근하는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 중요도가 상대적으로 높은 데이터는 하나의 데이터를 적어도 두 개 이상의 셀에 동시에 저장하고, 중요도가 상대적으로 낮은 데이터는 하나의 데이터를 하나의 셀에 저장하는 방식을 사용함으로써, 중요도가 상대적으로 높은 데이터가 손실되는 것을 방지할 수 있다.
특히, 입/출력되는 데이터 중 노말 데이터는 중요도가 상대적으로 낮은 데이터로 분류하고, 노말 데이터에 발생하는 오류를 정정하기 위한 오류 정정 코드(Error Correcting Code : ECC)를 중요도가 상대적으로 높은 데이터로 분류하여 저장하는 방식을 통해 입/출력되는 모든 데이터에 대한 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 모든 반도체 메모리 장치의 구성은 비트라인과 비트라인바가 하나의 비트라인 감지증폭기에 연결된 형태의 폴디드(folded) 비트라인 구조를 갖는 형태로 설명되어 있다. 하지만, 비트라인과 비트라인바가 각각 서로 다른 비트라인 감지증폭기에 연결된 형태의 오픈(open) 비트라인 구조를 갖는 형태의 반도체 메모리 장치의 구성도 본 발명의 범주에 포함될 수 있다. 따라서, 본 발명의 범주에 따른 반도체 메모리 장치에는 셀 아키텍쳐 사이즈가 8F2를 기준으로 설계된 반도체 메모리 장치 및 6F2를 기준으로 설계된 반도체 메모리 장치가 모두 포함될 수 있다.
또한, 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
200, 400, 600 : 제1 메모리 영역
220, 420, 620 : 제2 메모리 영역

Claims (20)

  1. 하나의 어드레스가 입력될 때, 적어도 두 개 이상의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제1 메모리 영역; 및
    상기 하나의 어드레스가 입력될 때, 하나의 메모리 셀이 선택되어 하나의 데이터를 저장하는 제2 메모리 영역
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 영역의 데이터를 제1 경로를 통해 입/출력하고, 상기 제2 메모리 영역의 데이터를 제2 경로를 통해 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 하나의 어드레스에 응답하여 상기 제1 및 제2 메모리 영역이 동시에 선택되고, 상기 제1 경로를 통해 상기 제1 메모리 영역으로 데이터를 입/출력하는 동작과 상기 제2 경로를 통해 상기 제2 메모리 영역으로 데이터를 입/출력하는 동작이 동시에 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 영역의 데이터와 상기 제2 메모리 영역의 데이터를 공통 경로를 통해 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 하나의 어드레스에 응답하여 상기 제1 및 제2 메모리 영역 중 어느 하나의 영역이 선택되고, 선택된 메모리 영역으로 상기 공통 경로를 통해 데이터가 입/출력되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 영역은,
    설정된 워드라인과 비트라인 사이에 연결되어 데이터를 저장하는 제1 다중 메모리 셀;
    상기 설정된 워드라인과 비트라인 바 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터를 반전시킨 데이터를 저장하는 제2 다중 메모리 셀; 및
    비트라인을 통해 감지되는 상기 제1 다중 메모리 셀의 데이터와 비트라인 바를 통해 감지되는 상기 제2 다중 메모리 셀의 데이터의 레벨 차이를 증폭하는 다중 감지증폭부를 구비하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 메모리 영역은,
    제1 워드라인과 설정된 비트라인 사이에 연결되어 데이터를 저장하는 제1 다중 메모리 셀;
    제2 워드라인과 상기 설정된 비트라인 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터와 동일한 데이터를 저장하는 제2 다중 메모리 셀; 및
    상기 설정된 비트라인을 통해 감지되는 상기 제1 및 제2 다중 메모리 셀의 데이터와 비트라인 바의 레벨 차이를 증폭하는 다중 감지증폭부를 구비하며,
    상기 제1 및 제2 워드라인은 상기 하나의 어드레스 응답하여 동시에 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 영역은,
    제1 워드라인과 설정된 비트라인 사이에 연결되어 데이터를 저장하는 제1 다중 메모리 셀;
    상기 제1 워드라인과 설정된 비트라인 바 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터를 반전시킨 데이터를 저장하는 제2 다중 메모리 셀;
    제2 워드라인과 상기 설정된 비트라인 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터와 동일한 데이터를 저장하는 제3 다중 메모리 셀;
    상기 제2 워드라인과 상기 설정된 비트라인 바 사이에 연결되어 상기 제2 다중 메모리 셀의 데이터와 동일한 데이터를 저장하는 제4 다중 메모리 셀; 및
    상기 설정된 비트라인을 통해 감지되는 상기 제1 및 제3 다중 메모리 셀의 데이터와 상기 설정된 비트라인 바를 통해 감지되는 상기 제2 및 제4 다중 메모리 셀의 데이터의 레벨 차이를 증폭하는 다중 감지증폭부를 구비하며,
    상기 제1 및 제2 워드라인은 상기 하나의 어드레스에 응답하여 동시에 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 메모리 영역은,
    제1 워드라인과 비트라인 사이에 연결되거나 또는 제2 워드라인과 비트라인 바 사이에 연결되어 데이터를 저장하는 독립 메모리 셀; 및
    비트라인을 통해 감지되는 상기 독립 메모리 셀의 데이터와 비트라인 바의 레벨 차이를 증폭하거나 또는 비트라인 바를 통해 감지되는 상기 독립 메모리 셀의 데이터와 비트라인의 레벨 차이를 증폭하는 독립 감지증폭부를 구비하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 영역의 데이터는,
    상기 제2 메모리 영역의 데이터에 발생하는 오류를 정정하기 위한 오류 정정 코드(Error Correcting Code : ECC)인 것을 특징으로 하는 반도체 메모리 장치.
  11. 하나의 어드레스가 입력될 때, 두 개의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제1 메모리 영역;
    상기 하나의 어드레스가 입력될 때, 네 개의 메모리 셀이 동시에 선택되어 하나의 데이터를 저장하는 제2 메모리 영역; 및
    상기 하나의 어드레스가 입력될 때, 한 개의 메모리 셀이 선택되어 하나의 데이터를 저장하는 제3 메모리 영역
    을 구비하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 메모리 영역의 데이터를 제1 경로를 통해 입/출력하고, 상기 제2 메모리 영역의 데이터를 제2 경로를 통해 입/출력하며, 상기 제3 메모리 영역의 데이터를 제3 경로를 통해 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 하나의 어드레스에 응답하여 상기 제1 내지 제3 메모리 영역이 동시에 선택되고, 상기 제1 경로를 통해 상기 제1 메모리 영역으로 데이터를 입/출력하는 동작과 상기 제2 경로를 통해 상기 제2 메모리 영역으로 데이터를 입/출력하는 동작 및 상기 제3 경로를 통해 상기 제3 메모리 영역으로 데이터를 입/출력하는 동작이 동시에 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 제1 메모리 영역의 데이터와 상기 제2 메모리 영역의 데이터 및 상기 제3 메모리 영역의 데이터를 공통 경로를 통해 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 하나의 어드레스에 응답하여 상기 제1 내지 제3 메모리 영역 중 어느 하나의 영역이 선택되고, 선택된 메모리 영역으로 상기 공통 경로를 통해 데이터가 입/출력되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    상기 제1 메모리 영역은,
    설정된 워드라인과 비트라인 사이에 연결되어 데이터를 저장하는 제1 다중 메모리 셀;
    상기 설정된 워드라인과 비트라인 바 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터를 반전시킨 데이터를 저장하는 제2 다중 메모리 셀; 및
    비트라인을 통해 감지되는 상기 제1 다중 메모리 셀의 데이터와 비트라인 바를 통해 감지되는 상기 제2 다중 메모리 셀의 데이터의 레벨 차이를 증폭하는 다중 감지증폭부를 구비하는 반도체 메모리 장치.
  17. 제11항에 있어서,
    상기 제1 메모리 영역은,
    제1 워드라인과 설정된 비트라인 사이에 연결되어 데이터를 저장하는 제1 다중 메모리 셀;
    제2 워드라인과 상기 설정된 비트라인 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터와 동일한 데이터를 저장하는 제2 다중 메모리 셀; 및
    상기 설정된 비트라인을 통해 감지되는 상기 제1 및 제2 다중 메모리 셀의 데이터와 비트라인 바의 레벨 차이를 증폭하는 다중 감지증폭부를 구비하며,
    상기 제1 및 제2 워드라인은 상기 하나의 어드레스 응답하여 동시에 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제11항에 있어서,
    상기 제2 메모리 영역은,
    제1 워드라인과 설정된 비트라인 사이에 연결되어 데이터를 저장하는 제1 다중 메모리 셀;
    상기 제1 워드라인과 설정된 비트라인 바 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터를 반전시킨 데이터를 저장하는 제2 다중 메모리 셀;
    제2 워드라인과 상기 설정된 비트라인 사이에 연결되어 상기 제1 다중 메모리 셀의 데이터와 동일한 데이터를 저장하는 제3 다중 메모리 셀;
    상기 제2 워드라인과 상기 설정된 비트라인 바 사이에 연결되어 상기 제2 다중 메모리 셀의 데이터와 동일한 데이터를 저장하는 제4 다중 메모리 셀; 및
    상기 설정된 비트라인을 통해 감지되는 상기 제1 및 제3 다중 메모리 셀의 데이터와 상기 설정된 비트라인 바를 통해 감지되는 상기 제2 및 제4 다중 메모리 셀의 데이터의 레벨 차이를 증폭하는 다중 감지증폭부를 구비하며,
    상기 제1 및 제2 워드라인은 상기 하나의 어드레스에 응답하여 동시에 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제11항에 있어서,
    상기 제3 메모리 영역은,
    제1 워드라인과 비트라인 사이에 연결되거나 또는 제2 워드라인과 비트라인 바 사이에 연결되어 데이터를 저장하는 독립 메모리 셀; 및
    비트라인을 통해 감지되는 상기 독립 메모리 셀의 데이터와 비트라인 바의 레벨 차이를 증폭하거나 또는 비트라인 바를 통해 감지되는 상기 독립 메모리 셀의 데이터와 비트라인의 레벨 차이를 증폭하는 독립 감지증폭부를 구비하는 반도체 메모리 장치.
  20. 제11항에 있어서,
    상기 제1 메모리 영역의 데이터는, 상기 제3 메모리 영역의 데이터에 발생하는 오류를 정정하기 위한 제1 오류 정정 코드(Error Correcting Code : ECC)이고,
    상기 제2 메모리 영역의 데이터는, 상기 제1 메모리 영역에 저장된 상기 제1 오류 정정 코드에 발생하는 오류를 정정하기 위한 제2 오류 정정 코드인 것을 특징으로 하는 반도체 메모리 장치.
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