KR101391355B1 - 반도체 메모리 장치 및 그것의 데이터 감지 방법 - Google Patents

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Abstract

여기에는 감지 제어 신호를 발생하는 제 1 및 제 2 에지 드라이버; 상기 제 1 및 제 2 에지 드라이버 사이에 위치하는 메모리 셀 어레이; 및 상기 감지 제어 신호에 응답하여 상기 메모리 셀 어레이에 저장된 데이터를 감지하기 위한 복수의 감지 증폭기 유닛들을 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그것의 데이터 감지 방법{SEMICONDUCTOR MEMORY DEVICES AND DATA SENSING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 반도체 메모리 장치 및 그것의 데이터 감지 방법에 관한 것이다.
디램(Dynamic Random Access Memory: DRAM)의 단위 셀(unit cell)은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 따라서, 반도체 메모리 장치의 집적도(integration density)를 높이기에 적합한 반도체 소자로서 널리 사용되고 있다. 그러나, 디램에서는 커패시터 및 트랜지스터를 통해 전하가 누설되기 때문에, 저장된 전하가 주기적으로 재충전(refresh)되어야 한다.
상술한 리프레시 동작 외에도, 디램에 대한 연산은 쓰기, 읽기 동작을 추가로 포함한다. 쓰기(write) 동작은 디램의 단위 셀(unit cell)에 데이터를 저장하는 동작이고, 읽기(read) 동작은 디램의 단위 셀에 저장된 데이터를 읽어내는 동작이다. 이러한 동작들이 감지 증폭기(sense amplifier)에 의해 수행된다는 사실은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있다.
감지 증폭기는 외부로부터 인가된 감지 제어 신호들에 응답하여 동작한다. 감지 제어 신호들은 행 디코더(row decoder)내의 에지 드라이버에 의해 생성되고, 감지 증폭기로 전달된다.
디램은 데이터를 저장하기 위한 메모리 셀 어레이(array)를 구비한다. 그리고 행 디코더는 메모리 셀 어레이의 일측(one side)에 위치한다. 이는 행 디코더에 의해 생성된 감지 제어 신호들이 감지 증폭기들에 도달하는 데 걸리는 시간의 차이를 야기시킨다. 예를 들어, 행 디코더에 가까운(near) 감지 증폭기에는 감지 제어 신호들이 빠르게 도달하고, 행 디코더로부터 먼(far) 감지 증폭기에는 감지 제어 신호들이 늦게 도달한다. 이러한 현상을 감지 스큐(sensing skew)라고 한다. 감지 스큐는 반도체 메모리 장치의 속도 및 신뢰도 향상을 위하여 회피되어야 한다.
본 발명의 목적은 감지 스큐를 줄임으로써 빠른 동작 속도를 갖는 반도체 메모리 장치 및 그것의 데이터 감지 방법을 제공하는 것이다.
본 발명의 다른 목적은 감지 스큐를 줄임으로써 높은 신뢰도를 갖는 반도체 메모리 장치 및 그것의 데이터 감지 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 감지 제어 신호를 발생하는 제 1 및 제 2 에지 드라이버; 상기 제 1 및 제 2 에지 드라이버 사이에 위치하는 메모리 셀 어레이; 및 상기 감지 제어 신호에 응답하여 상기 메모리 셀 어레이에 저장된 데이터를 감지하기 위한 복수의 감지 증폭기 유닛들을 포함하는 반도체 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 외부로부터의 명령에 응답하여 감지 증폭기 구동 신호를 생성하는 제어 로직 회로; 및 행 어드레스에 응답하여 블록 선택 신호를 생성하는 행 디코더를 더 포함하고, 상기 감지 제어 신호는 상기 감지 증폭기 구동 신호와 상기 블록 선택 신호가 모두 활성화될 때 활성화된다.
예시적인 실시예에 있어서, 상기 제 1 에지 드라이버는 상기 행 디코더 내에 구비된다.
예시적인 실시예에 있어서, 각각의 감지 증폭기 유닛은 상기 제 1 및 제 2 에지 드라이버 중 가까이 위치한 에지 드라이버로부터 상기 감지 제어 신호를 인가 받는다.
예시적인 실시예에 있어서, 각각의 감지 증폭기 유닛은 비트 라인을 통해 상기 메모리 셀 어레이 내의 단위 메모리 셀에 연결된다.
예시적인 실시예에 있어서, 상기 단위 메모리 셀은 디램(DRAM) 셀이다.
본 발명의 다른 예시적인 실시예들은 반도체 메모리 장치의 데이터 감지 방법에 있어서: 상기 반도체 메모리 장치는 감지 제어 신호를 발생하는 제 1 및 제 2 에지 드라이버; 상기 제 1 및 제 2 에지 드라이버 사이에 위치하는 메모리 셀 어레이; 및 상기 감지 제어 신호에 응답하여 상기 메모리 셀 어레이에 저장된 데이터를 감지하기 위한 복수의 감지 증폭기 유닛들을 포함하고, 상기 데이터 감지 방법은 선택된 워드 라인에 연결된 메모리 셀에 대응하는 비트 라인을 디벨롭(develop)하는 단계와 상기 감지 제어 신호에 응답하여 상기 디벨롭된 비트 라인 전압을 감지하는 단계를 포함하는 데이터 감지 방법을 제공한다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 외부로부터의 명령에 응답하여 감지 증폭기 구동 신호를 생성하는 제어 로직 회로; 및 행 어드레스에 응답하여 블록 선택 신호를 생성하는 행 디코더를 더 포함하고, 상기 감지 제어 신호는 상기 감지 증폭기 구동 신호와 상기 블록 선택 신호가 모두 활성화될 때 활성화된다.
예시적인 실시예에 있어서, 상기 제 1 에지 드라이버는 상기 행 디코더 내에 구비된다.
예시적인 실시예에 있어서, 각각의 감지 증폭기 유닛은 상기 제 1 및 제 2 에지 드라이버 중 가까이 위치한 에지 드라이버로부터 상기 감지 제어 신호를 인가받는다.
예시적인 실시예에 있어서, 각각의 감지 증폭기 유닛은 비트 라인을 통해 상기 메모리 셀 어레이 내의 단위 메모리 셀에 연결된다.
예시적인 실시예에 있어서, 상기 단위 메모리 셀은 디램(DRAM) 셀이다.
본 발명에 의하면, 감지 스큐가 줄어듦으로써 반도체 메모리 장치의 동작 속도를 향상시키는 것이 가능하다.
또한, 본 발명에 의하면, 감지 스큐가 줄어듦으로써 반도체 메모리 장치의 신뢰도를 향상시키는 것이 가능하다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치(100)는 제어 로직 회로(110), 메모리 셀 어레이(120), 행 디코더(130), 에지 드라이버(140), 열 디코더(150), 그리고 입/출력 버퍼(160)를 포함한다. 행 디코더(130)는 내부 에지 드라이버(131)를 포함한다.
제어 로직 회로(110)는 외부로부터의 명령(CMD)에 응답하여 반도체 메모리 장치(100)의 전반적인 동작을 제어한다. 외부로부터의 명령(CMD)은 리프레시(refresh) 명령, 쓰기(write) 명령, 또는 읽기(read) 명령일 수 있다. 예를 들어, 제어 로직 회로(110)는 읽기 명령에 응답하여 행 디코더(130)가 워드 라 인을 선택적으로 활성화시키고(activation), 감지 증폭기(sense amplifier)가 비트 라인을 감지(sensing) 및 증폭(amplifying)하고, 열 디코더(150)가 선택된 비트 라인의 전압을 입/출력 버퍼(160)에 전달하도록 제어한다.
메모리 셀 어레이(120)는 다수의 블록들(BLK0 ~ BLKi)을 포함한다. 도면에는 도시되지 않았지만 각 블록은 행들과 열들로 구성된 메모리 셀들을 포함한다. 메모리 셀에 저장된 데이터를 감지하기 위한 감지 증폭기들(SA0 ~ SAi)이 블록들(BLK0 ~ BLKi)에 대응하여 구비된다. 감지 증폭기들(SA0 ~ SAi)은 행 디코더(130) 및 에지 드라이버(140)로부터의 감지 제어 신호들에 응답하여 비트 라인 전압을 감지(sensing)하고 증폭(amplifying)한다.
행 디코더(130)는 행 어드레스(Row Address: RA)에 응답하여 워드 라인(word line)을 선택적으로 활성화시킨다. 내부 에지 드라이버(131)는 행 어드레스(RA)와 제어 로직 회로(110)로부터의 제어 신호(PS)에 응답하여 감지 제어 신호들을 생성한다.
에지 드라이버(140)는 제어 로직 회로(110)로부터의 제어 신호(PS)와 행 디코더(130)로부터의 블록 선택 신호(BSi)에 응답하여 감지 제어 신호들을 생성한다. 도면에 도시되지는 않았지만, 에지 드라이버는 각각의 블록에 대응하여 구비된다. 에지 드라이버(140)의 구조는 도 3을 참조하여 자세히 설명될 것이다.
열 디코더(150)는 열 어드레스(Column Address: CA)에 응답하여 비트 라인(bit line)을 선택한다. 선택된 비트 라인의 전압은 입/출력 버퍼(160)에 전달된다. 입/출력 버퍼(160)는 입력된 비트 라인 전압에 대응하는 데이터를 외부(예를 들어, 호스트)로 출력한다.
도 2는 도 1에 도시된 블록(BLKi) 및 감지 증폭기(SAi)를 자세히 보여주는 도면이다.
도 2를 참조하면, 블록(BLKi)은 워드 라인들(WL0 ~ WLm)을 통해 행 디코더(130)에 연결된다. 워드 라인들(WL0 ~ WLm)은 행 디코더(130)에 의해 선택적으로 활성화된다. 또한, 블록(BLKi)은 비트 라인들(BL0 ~ BLn)을 통해 감지 증폭기(SAi)에 연결된다. 도시된 바와 같이, 워드 라인들(WL0 ~ WLm)과 비트 라인들(BL0 ~ BLn)은 각각 행들과 열들의 배열(array) 구조를 이룬다.
디램의 단위 메모리 셀(unit memory cell)은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 도시된 바와 같이, 트랜지스터의 게이트는 워드 라인에 연결되고, 드레인은 비트 라인에 연결되고, 소오스는 커패시터의 일측에 연결된다. 커패시터의 타측은 접지(ground)된다.
감지 증폭기(SAi)는 복수의 감지 증폭기 유닛들(Sense Amplifier Unit: SAU)을 포함한다. 하나의 비트 라인 쌍(BL, /BL)은 하나의 감지 증폭기 유닛(SAU)에 연결된다. 감지 증폭기 유닛(SAU)은 내부 에지 드라이버(131)로부터의 감지 제어 신호들(LAPG_L, LANG_L) 또는 에지 드라이버(141)로부터의 감지 제어 신호들(LAPG_R, LANG_R)에 응답하여 비트 라인 쌍(BL, /BL)의 전압을 감지하고 증폭한다.
에지 드라이버(141)은 블록(BLKi)에 대응하여 구비된다. 에지 드라이버(141)에는 제어 신호(PS)와 블록 선택 신호(BSi)가 입력된다. 블록 선택 신호(BSi)는 행 어드레스(RA)에 응답하여 활성화된다. 예를 들어, 블록 선택 신호(BSi)는 행 어드 레스(RA)가 블록(BLKi)에 연결된 워드 라인을 지정하는 경우에 활성화된다. 감지 증폭기 유닛들(SAU0 ~ SAUn)에는 감지 제어 신호들(LAPG_L, LANG_L, LAPG_R, LANG_R)이 입력된다. 제어 신호(PS)는 감지 증폭기 유닛(SAU)이 동작될 것이 요구될 때 활성화된다.
행 디코더(130) 내의 내부 에지 드라이버(131)는 로우 어드레스(RA) 및 제어 신호(PS)에 응답하여 감지 제어 신호들(LAPG_L, LANG_L)을 생성한다. 에지 드라이버(140)는 블록 선택 신호(BSi)와 제어 신호(PS)에 응답하여 감지 제어 신호들(LAPG_R, LANG_R)을 생성한다. 블록 선택 신호(BSi)는 블록(BLKi)에 연결된 워드 라인이 선택된 경우에 활성화된다. 예를 들어, 행 어드레스(RA)가 블록(BLKi)에 연결된 워드 라인을 지정하는 경우, 블록 선택 신호(BLKi)가 활성화된다.
도 3은 도 2에 도시된 에지 드라이버(141)를 자세히 보여주는 도면이다.
도 3을 참조하면, 에지 드라이버(141)는 하나의 2-단자 낸드 게이트 회로와 하나의 인버터 회로를 포함한다. 행 디코더(130)로부터의 블록 선택 신호(BSi)와 제어 로직 회로(110)로부터의 제어 신호(PS)가 2-단자 낸드 게이트(NAND gate)에 입력된다. 낸드 게이트의 출력은 감지 제어 신호(LAPG_R)가 되고, 낸드 게이트의 출력의 인버팅(inverting) 값은 감지 제어 신호(LANG_R)가 된다.
제어 신호(PS)와 블록 선택 신호(BLKi)가 모두 논리 하이(logic high) 값을 갖는 경우, 감지 제어 신호(LAPG_R)는 논리 로우(logic low) 값을 갖고 감지 제어 신호(LANG_R)는 논리 하이 값을 갖는다. 따라서, 감지 증폭기 유닛(SAU)이 감지 및 증폭 동작을 수행한다. 그 밖의 경우에는 감지 제어 신호(LAPG_R)는 논리 하이 값 을 갖고 감지 제어 신호(LANG_R)는 논리 로우 값을 갖는다. 따라서, 감지 증폭기 유닛(SAU)이 감지 및 증폭 동작을 수행하지 않는다.
도 4는 도 2에 도시된 감지 증폭기 유닛(SAU)을 자세히 보여주는 도면이다. 감지 증폭기 유닛들(SAU0 ~ SAUn)은 동일한 구조를 갖는다. 따라서, 도 4에서는 감지 증폭기 유닛(SAUn)의 구조만이 설명된다.
도 4를 참조하면, 감지 증폭기 유닛(SAUn)은 내부 에지 드라이버(131) 또는 에지 드라이버(141)로부터 감지 제어 신호들(LAPG_L, LANG_L, LAPG_R, LANG_R)을 입력받는다. 단, 감지 증폭기 유닛(SAUn)은 에지 드라이버(141)에 가깝게 위치하기 때문에, 에지 드라이버(141)로부터의 감지 제어 신호들(LAPG_R, LANG_R)이 감지 증폭기 유닛(SAUn)에 먼저 도달할 것이다.
감지 제어 신호(LAPG_R)는 피모스(PMOS) 트랜지스터의 게이트에 인가되고, 감지 제어 신호(LANG_R)는 엔모스(NMOS) 트랜지스터의 게이트에 인가된다. 도시된 바와 같이, 피모스 트랜지스터의 일측에는 내부 전원 전압(AIVC)이 인가되고 엔모스 트랜지스터의 일측에는 접지 전압(VSS)이 인가된다.
감지 제어 신호(LAPG_R)가 논리 로우이고 감지 제어 신호(LANG_R)가 논리 하이이면, 피모스 및 엔모스 트랜지스터가 모두 턴-온(turn-on)된다. 따라서, 비트 라인 쌍(BLn, /BLn)의 전압이 감지되고 증폭된다. 이외의 경우에는 피모스 및 엔모스 트랜지스터가 모두 턴-오프 되므로 비트 라인 쌍(BLn, /BLn)의 전압이 증폭되지 않는다. 감지 증폭기 유닛(SAUn)의 동작은 잘 알려져 있으므로 설명의 간결화를 위해 자세한 설명은 생략된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 감지 동작을 보여주는 타이밍 도이다. 이하, 도 1 내지 5를 참조하여 본 발명에 따른 반도체 메모리 장치(100)의 데이터 감지 동작이 설명된다. 본 실시예에서는 읽기 동작만이 설명되지만, 리프레시 동작 또는 쓰기 동작에서도 본 발명에 따른 반도체 메모리 장치(100)는 유사하게 동작한다. 또한, 감지 증폭기 유닛은 에지 드라이버(141)에 제일 가깝게 위치한 감지 증폭기 유닛(SAUn)인 것으로 가정한다.
도 5(a)는 본 발명에 따른 에지 드라이버(141)를 구비한 반도체 메모리 장치(100)의 읽기 동작을 보여주는 타이밍 도이고, 도 5(b)는 에지 드라이버(141)를 구비하지 않은 반도체 메모리 장치의 읽기 동작을 보여주는 타이밍 도이다. 도 5(b)는 본 발명의 효과를 명확하게 나타내기 위하여 도시된다.
먼저, 도 5(a)를 참조하면, 본 발명에 따른 반도체 메모리 장치(100)의 읽기 동작은 행 어드레스 스트로브 신호(row address strobe: /RAS)가 활성화되면서 시작된다. 행 어드레스 스트로브 신호(/RAS)는 행 어드레스(RA)를 받아들이기 위해 로우 레벨(low level)로 활성화된다(1). 행 어드레스 스트로브 신호(/RAS)가 활성화되면, 행 어드레스(RA)가 행 디코더(130)에 입력된다. 행 어드레스(RA)에 대응하여, 행 디코더(130)는 워드 라인을 활성화시킨다(2).
워드 라인이 활성화되면 워드 라인에 연결된 메모리 셀의 트랜지스터가 턴-온(turn-on)되고, 메모리 셀에 저장된 전하의 유무에 따라 비트 라인 쌍(BLn, /BLn)의 전압 변동 유무가 결정된다(3). 예를 들어, 메모리 셀에 전하가 저장된 경우, 비트 라인(BL)의 전압은 약간 상승한다. 반면에, 메모리 셀에 전하가 저장되지 않은 경우, 비트 라인(BL)의 전압은 변하지 않는다. 이러한 비트 라인 전압의 변화는 작기 때문에 감지 증폭기 유닛(SAUn)에 의해 증폭되어야 한다.
감지 증폭기 유닛(SAUn)을 동작시키기 위해 제어 로직 회로(110)는 하이 상태로 천이된 제어 신호(PS)를 내부 에지 드라이버(131) 및 에지 드라이버(141)에 인가한다(4). 또한, 블록 선택 신호(BSi)가 내부 에지 드라이버(131) 및 에지 드라이버(141)에 인가된다. 제어 신호(PS) 및 블록 선택 신호(BSi)가 논리 하이 상태이면 내부 에지 드라이버(131) 및 에지 드라이버(141)는 활성화된 감지 제어 신호들(LAPG_L, LANG_L, LAPG_R, LANG_R)을 각각 출력한다. 다시 말해서, 감지 제어 신호들(LAPG_L, LAPG_R)은 논리 로우 상태로 천이하고, 감지 제어 신호들(LANG_L, LANG_R)은 논리 하이 상태로 천이한다.
감지 증폭기 유닛(SAUn)은 감지 제어 신호들(LAPG_L, LANG_L, LAPG_R, LANG_R)에 응답하여 비트 라인 전압을 감지하고 증폭시킨다. 감지 증폭기 유닛(SAUn)은 에지 드라이버(141)로부터 가깝기 때문에, 감지 제어 신호들(LAPG_R, LANG_R)이 감지 증폭기 유닛(SAUn)에 먼저 도달될 것이다(5). 따라서, 내부 에지 드라이버(131)로부터의 감지 제어 신호들(LAPG_L, LANG_L)이 도달되기 전에 감지 증폭기 유닛(SAUn)에 의한 감지 및 증폭 동작이 수행된다(6). 감지 증폭기 유닛(SAUn)에 의해 증폭된 비트 라인 전압은 열 디코더(150)에 의해 선택적으로 입/출력 버퍼(160)에 전달된다.
반면에, 도 5(b)를 참조하면, 에지 드라이버(141)가 없기 때문에 감지 증폭기 유닛(SAUn)는 행 디코더(130) 내부의 내부 에지 드라이버(131)로부터 감지 제어 신호들(LAPG_L, LANG_L)을 인가받게 된다. 감지 증폭기 유닛(SAUn)은 내부 에지 드라이버(131)로부터 멀기 때문에, 감지 제어 신호들(LAPG_L, LANG_L)이 감지 증폭기 유닛(SAUn)에 도달하는데 상대적으로 시간이 오래 소요된다(7). 따라서, 감지 증폭기 유닛(SAUn)이 도 5(a)의 경우보다 늦게 증폭 동작을 시작한다(8).
상술한 바와 같이 감지 증폭기 유닛(SAUn)은 행 디코더(130) 또는 에지 드라이버(141)로부터의 감지 제어 신호들(LAPG_L, LANG_L, LAPG_R, LANG_R)에 응답하여 동작한다. 따라서, 감지 제어 신호들이 행 디코더(130)로부터만 출력되는 경우에 비해, 감지 제어 신호들(LAPG_L, LANG_L, LAPG_R, LANG_R)이 감지 증폭기 유닛(SAUn)에 도달하는 시간이 짧아진다. 본 발명에서는 감지 증폭기 유닛(SAUn)이 에지 드라이버(140)로부터 감지 제어 신호들(LAPG_R, LANG_R)을 인가받을 수 있기 때문에 감지 제어 신호들(LAPG_R, LANG_R)의 도달 시간이 감소한다.
감지 제어 신호들의 도달 시간 감소는 디램 장치의 리프레시, 쓰기 및 읽기 동작의 성능을 향상시킨다. 구체적으로, 디램 장치의 리프레시, 쓰기 및 읽기 동작에 소요되는 시간이 감소된다. 그리고, 감지 증폭기 유닛들(SAU0 ~ SAUn)의 위치 차이에 따른 센싱 스큐(sensing skew)가 감소하기 때문에 디램 장치의 신뢰도가 향상된다.
도 6은 본 발명에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 6을 참조하면, 컴퓨팅 시스템(200)은 프로세서(210), 컨트롤러(220), 입력 장치들(230), 출력 장치들(240) 그리고 디램 장치(250)를 포함한다. 도면에서 실선은 데이터의 흐름을 나타내고, 점선은 제어의 흐름을 나타낸다.
본 발명에 따른 컴퓨팅 시스템(200)은 입력 장치들(230)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 디램 장치(250)에 저장된다.
컨트롤러(220)는 디램 장치(250)에 저장된 명령에 응답하여 각 구성요소들을 제어한다. 프로세서(210)는 컨트롤러(220)에 의한 제어에 응답하여 프로세스를 처리한다. 처리 결과는 디램 장치(250)에 저장된다. 출력 장치들(240)은 컨트롤러(220)에 의한 제어에 응답하여 디램 장치(250)에 저장된 데이터를 출력한다. 출력 장치들(240)은 디램 장치(250)에 저장된 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(250)는 디스플레이 또는 스피커 등이 될 수 있다.
디램 장치(250)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 디램 장치(250)에는 프로세서(210)에 의해서 처리되거나 처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 컨트롤러(220)의 제어에 의해 저장될 것이다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(200)의 동작에 필요한 전원을 공급하기 위한 전원 공급부가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)의 동작 전압을 공급하기 위한 배터리가 추가로 포함될 것이다. 디램 장치(250)의 속도 및 신뢰도가 향상됨에 따라 컴퓨팅 시스템(200)의 속도 및 신뢰도도 함께 향상될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 블록(BLKi) 및 감지 증폭기(SAi)를 자세히 보여주는 도면이다.
도 3은 도 2에 도시된 에지 드라이버를 자세히 보여주는 도면이다.
도 4는 도 2에 도시된 감지 증폭기 유닛(SAU)을 자세히 보여주는 도면이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 감지 동작을 보여주는 타이밍 도이다.
도 6은 본 발명에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 제어 로직 회로 120 : 메모리 셀 어레이
130 : 행 디코더 131 : 내부 에지 드라이버
140 : 에지 드라이버 150 : 열 디코더
160 : 입/출력 버퍼

Claims (12)

  1. 감지 제어 신호를 발생하는 제 1 및 제 2 에지 드라이버;
    상기 제 1 및 제 2 에지 드라이버 사이에 위치하는 메모리 셀 어레이;
    상기 감지 제어 신호에 응답하여 상기 메모리 셀 어레이에 저장된 데이터를 감지하기 위한 복수의 감지 증폭기 유닛들;
    외부로부터의 명령에 응답하여 감지 증폭기 구동 신호를 생성하는 제어 로직 회로; 및
    행 어드레스에 응답하여 블록 선택 신호를 생성하는 행 디코더를 더 포함하고,
    상기 감지 제어 신호는 상기 감지 증폭기 구동 신호와 상기 블록 선택 신호가 모두 활성화될 때 활성화되는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 에지 드라이버는 상기 행 디코더 내에 구비되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    각각의 감지 증폭기 유닛은 상기 제 1 및 제 2 에지 드라이버 중 가까이 위치한 에지 드라이버로부터 상기 감지 제어 신호를 인가받는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    각각의 감지 증폭기 유닛은 비트 라인을 통해 상기 메모리 셀 어레이 내의 단위 메모리 셀에 연결되고,
    상기 단위 메모리 셀은 디램(DRAM) 셀인 반도체 메모리 장치.
  6. 삭제
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  8. 삭제
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  11. 삭제
  12. 삭제
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