JP2005259296A - 強誘電体メモリ装置及び電子機器 - Google Patents

Abstract

【課題】 読み出し動作の安定した強誘電体メモリ装置を提供する。
【解決手段】
所定のメモリセルに接続された所定のプレート線を選択して、データ蓄積電荷を所定のメモリセルに接続された所定のビット線に放出させ、所定のビット線がディスチャージされたときに参照蓄積電荷を所定のビット線に放出させるプレート線制御部と、所定のプレート線の電位の変化に基づいて、所定のビット線を第１センスアンプ線及び第２センスアンプ線に順次接続することにより、データ蓄積電荷が放出されたときの所定のビット線の電位を第１センスアンプ線に保持させ、参照蓄積電荷が放出されたときの所定のビット線の電位を第２センスアンプ線に保持させる手段と、第１センスアンプ線及び第２センスアンプ線の電位に基づいて、所定のデータを判定するセンスアンプとを備えた強誘電体メモリ装置。
【選択図】 図１

Description

本発明は、強誘電体メモリ装置及び電子機器に関する。

従来の強誘電体メモリ装置として、特開平１１−１９１２９５号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された強誘電体メモリ装置は、同一のメモリセルに対して２回読み出し動作が行われ、１回目に読み出された電荷をデータとし、２回目に読み出された電荷をリファレンスとして、センスアンプによりメモリセルデータを検出している。
特開平１１−１９１２９５号公報

しかしながら、上記特許文献１に開示された従来の強誘電体メモリ装置は、各ビット線ごとにセンスアンプを設けなければならないため、センスアンプの数が大幅に増えてしまう。ひいては、強誘電体メモリ装置の回路面積が増大し、また、消費電力も増大するという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の第１の形態によれば、所定のデータを記憶する、強誘電体キャパシタを有する複数のメモリセルと、複数のメモリセルにそれぞれ接続された複数のワード線、複数のビット線、及び複数のプレート線と、所定のメモリセルに接続された所定のプレート線の電位を変化させることにより、所定のメモリセルに蓄積され所定のデータを示すデータ蓄積電荷を所定のメモリセルに接続された所定のビット線に放出させて前記所定のメモリセルに記憶された前記所定のデータを読み出し、前記所定のデータが読み出された所定のメモリセルに蓄積されている電荷である参照蓄積電荷を所定のビット線に放出させるプレート線制御部と、第１センスアンプ線及び第２センスアンプ線と、所定のプレート線の電位の変化に基づいて、複数のビット線から所定のビット線を第１センスアンプ線及び第２センスアンプ線に接続するよう選択するビット線選択部と、所定のビット線を第１センスアンプ線に接続することにより、データ蓄積電荷が放出されたときの所定のビット線の電位を第１センスアンプ線に保持させ、所定のビット線を第２センスアンプ線に接続することにより、参照蓄積電荷が放出されたときの所定のビット線の電位を第２センスアンプ線に保持させるビット線接続部と、第１センスアンプ線及び第２センスアンプ線の電位に基づいて、所定のメモリセルに記憶された所定のデータを判定するセンスアンプとを備えたことを特徴とする強誘電体メモリ装置を提供する。

上記構成によれば、ビット線接続部は、プレート線が選択されて強誘電体キャパシタに蓄積された電荷がビット線に放出されたとき、すなわち、強誘電体キャパシタに記憶されたデータが読み出されたときに、当該ビット線を第１センスアンプ線に接続して当該ビット線の電位を第１センスアンプ線に保持させることとなる。すなわち、第１センスアンプ線は、強誘電体キャパシタに記憶されたデータに応じた電位を保持することとなる。

また、ビット線接続部は、データがすでに読み出された強誘電体キャパシタに蓄積された電荷がビット線に放出されたときに、当該ビット線を第２センスアンプ線に接続して当該ビット線の電位を第２センスアンプ線に保持させることとなる。ここで、例えば、第２センスアンプ線に保持させる電位は、強誘電体キャパシタに記憶された“０”データが読み出されたときの当該ビット線の電位と略等しい電位である。

すなわち、１回目の読み出し動作において所定の強誘電体キャパシタに記憶されたデータが読み出され、当該データに対応する蓄積電荷（データ蓄積電荷）が第１センスアンプ線に保持され、２回目の読み出し動作において、当該データが読み出された当該所定の強誘電体キャパシタに記憶されたデータに対応する蓄積電荷（参照蓄積電荷）が第２センスアンプ線に保持される。２回目の読み出し動作において第２センスアンプ線に放出される参照蓄積電荷は、１回目の読み出し動作において強誘電体キャパシタの分極を反転させることにより当該強誘電体キャパシタに書き込まれたデータに対応する電荷、及び１回目の読み出し動作において強誘電体キャパシタの分極を反転させずに当該強誘電体キャパシタに記憶されたデータを読み出すことにより当該強誘電体キャパシタに保持された当該データに対応する電荷を含む。参照蓄積電荷に対応するデータは、“０”データであってもよく、また、“１”データであってもよい。

したがって、上記構成によれば、例えば、強誘電体キャパシタに記憶された“０”データが読み出されたときの当該ビット線の電位に基づいて、強誘電体キャパシタに記憶されたデータを判定することができる。すなわち、自己読み出しにより強誘電体キャパシタに記憶されたデータを判定するための参照電圧を生成することができるため、強誘電体キャパシタの製造ばらつきや経時変化等があったとしても、強誘電体キャパシタに記憶されたデータを精度よく判定することができる。ひいては、誤動作が極めて少なく、信頼性の高い強誘電体メモリ装置を提供することができる。

また、上記構成によれば、プレート線の電位に基づいて、多数のビット線のうちから、第１のセンスアンプ線及び第２のセンスアンプ線に接続するビット線を選択することにより、ビット線の電位を第１センスアンプ線及び第２センスアンプ線に保持させている。したがって、上記構成によれば、多数の強誘電体キャパシタに記憶されたデータを１つのセンスアンプで読み出すことができるため、センスアンプの数を大幅に低減させることができる。ひいては、消費電力がきわめて少なく、安価な強誘電体メモリ装置を提供することができる。

当該強誘電体メモリ装置は、第２センスアンプにオフセット電圧を付加するオフセット電圧生成部をさらに備えることが好ましく、オフセット電圧生成部は、第２センスアンプ線がディスチャージされた所定のビット線の電位を保持しているときに、第２センスアンプ線にオフセット電圧を付加し、センスアンプは、オフセット電圧が付加された第２センスアンプ線の電位に基づいて、所定のデータを判定することが好ましい。

上記構成によれば、強誘電体キャパシタから電荷が放出されたときのビット線の電位にオフセット電圧を付加することにより、センスアンプが強誘電体キャパシタに記憶されたデータを判定するときの参照電圧としている。したがって、上記構成によれば、強誘電体キャパシタから放出された電荷に基づいて参照電圧を生成するため、強誘電体キャパシタの製造ばらつきや経時変化等があったとしても、強誘電体キャパシタに記憶されたデータを精度よく判定することができる。

当該強誘電体メモリ装置において、ビット線選択部は、複数のビット線と第１センスアンプ線との間にそれぞれ設けられ、各ビット線に対応するプレート線がそれぞれゲートに接続された複数の第１ＭＯＳトランジスタと、複数のビット線と第２センスアンプ線との間にそれぞれ設けられ、各ビット線に対応するプレート線がそれぞれゲートに接続された複数の第２ＭＯＳトランジスタとを有することが好ましい。

上記構成によれば、きわめて簡易な構成で、多数のビット線から第１センスアンプ線及び第２センスアンプ線に接続すべきビット線を容易に選択することができる。

当該強誘電体メモリ装置において、ビット線接続部は、複数のビット線と複数の第１ＭＯＳトランジスタとの間にそれぞれ設けられた複数の第３ＭＯＳトランジスタと、複数のビット線と複数の第２ＭＯＳトランジスタとの間にそれぞれ設けられた複数の第４ＭＯＳトランジスタとを有することが好ましい。

センスアンプがデータを判定した判定結果に基づいて、所定のビット線の電位を制御することにより、所定のビット線に接続されたメモリセルに当該データを記憶させる書き込み制御部をさらに備えたことが好ましい。

上記構成によれば、強誘電体キャパシタから読み出されたデータの判定結果に基づいて、当該強誘電体キャパシタに当該データが再書き込みされる。したがって、強誘電体キャパシタからデータが読み出されたときに、例えば、当該データと異なるデータが当該強誘電体キャパシタに書き込まれた場合等の、当該データが破壊されてしまった場合であっても、当該データを確実に再書き込みすることができる。

第１センスアンプ線及び第２センスアンプ線は、ビット線に対して略直角に配置されたが好ましい。

上記構成によれば、メモリセルブロックに配置された多数のビット線を容易に第１センスアンプ線及び第２センスアンプ線に接続させることができる。

本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成の一例を示す図である。強誘電体メモリ装置１００は、メモリセルブロック１１０と、ワード線ドライバ１２０と、プレート線制御部の一例であるプレート線ドライバ１３０と、読み出し制御回路１３２と、アドレスデコーダ１３４と、ディスチャージ部１４０と、書き込み制御部の一例である再書き込み制御部１５０と、ビット線接続部１６０と、ビット線選択部１７０と、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢと、センスアンプ線ディスチャージ部１８０と、オフセット電圧生成部１９０と、センスアンプ２１０とを備えて構成される。

メモリセルブロック１１０は、強誘電体キャパシタＣ及びｎ型ＭＯＳトランジスタＴＲからなる、アレイ状に配置された複数のメモリセルＭＣを有して構成される。また、メモリセルブロック１１０には、複数のワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）、複数のビット線ＢＬ１〜ＢＬｎ（ｎは２以上の整数）、及び複数のプレート線ＰＬ１〜ＰＬｎが配置されている。各メモリセルＭＣにおいて、ｎ型ＭＯＳトランジスタＴＲのゲートには所定のワード線ＷＬｉ（ｉは１〜ｍの整数）が接続され、強誘電体キャパシタＣの一端にはｎ型ＭＯＳトランジスタＴＲを介して所定のビット線ＢＬｊ（ｊは１〜ｎの整数）が接続されており、また、強誘電体キャパシタＣの他端には所定のプレート線ＰＬｊ（ｊは１〜ｎの整数）が接続されている。

アドレスデコーダ１３４は、外部から供給されたアドレス信号に基づいて、選択すべきワード線を示すワード線選択信号、及び選択すべきプレート線を示すプレート線選択信号を、それぞれワード線ドライバ１２０及びプレート線ドライバ１３０に供給する。また、アドレスデコーダ１３４は、メモリセルＭＣに記憶されたデータを読み出す読み出し動作において、ディスチャージ部１４０、及びビット線接続部１６０を制御するための制御信号を読み出し制御回路１３２に供給する。

ワード線ドライバ１２０及びプレート線ドライバ１３０は、それぞれ、ワード線選択信号及びプレート線選択信号に基づいて、所定のワード線ＷＬｉ及び所定のプレート線ＰＬｊの電位を変化させることにより、当該所定のワード線ＷＬｉ及び当該所定のプレート線ＰＬｊを選択する。

読み出し制御回路１３２は、アドレスデコーダ１３４から供給された制御信号に基づいて、ディスチャージ部１４０及びビット線接続部１６０の動作を制御する。具体的には、読み出し制御回路１３２は、ディスチャージ部１４０に供給するビット線プリチャージ信号ＢＬＰ、並びにビット線接続部１６０に供給するビット線接続制御信号ＳＷＡ及びＳＷＢの電位を制御することにより、ディスチャージ部１４０及びビット線接続部１６０の動作を制御する。

ディスチャージ部１４０は、ＢＬＰの電位に基づいて、各ビット線ＢＬｊを接地する。ディスチャージ部１４０は、ドレインが各ビット線ＢＬｊに接続され、ソースが接地されており、また、ゲートにＢＬＰが供給されたｎ型ＭＯＳトランジスタ１４２を有して構成されている。ディスチャージ部１４０は、ビット線ＢＬｊをディスチャージすることにより、当該ビット線ＢＬｊをプリチャージするプリチャージ部としても機能する。

ビット線選択部１７０は、ビット線ＢＬ１〜ＢＬｎから、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢに接続すべきビット線ＢＬｊを選択する。ビット線選択部１７０は、ビット線ＢＬ１〜ＢＬｎと第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢとの間にそれぞれ設けられたｎ型ＭＯＳトランジスタ１７２及び１７４を有して構成される。ビット線ＢＬｊに設けられたｎ型ＭＯＳトランジスタ１７２及び１７４のゲートには、プレート線ＰＬｊが接続されており、ｎ型ＭＯＳトランジスタ１７２及び１７４は、プレート線ＰＬｊの電位に基づいて、ビット線ＢＬｊを第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢに接続可能な状態におく。すなわち、ビット線ＢＬ１〜ＢＬｎのうち、対応するプレート線ＰＬｊが選択されているビット線ＢＬｊが、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢに接続可能な状態におかれる。

ビット線接続部１６０は、ビット線ＢＬ１〜ＢＬｎを、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢのいずれか一方に接続する。ビット線接続部１６０は、ビット線ＢＬ１〜ＢＬｎと第１センスアンプ線ＳＬＡとの間にそれぞれ設けられたｎ型ＭＯＳトランジスタ１６２、及びビット線ＢＬ１〜ＢＬｎと第２センスアンプ線ＳＬＢとの間にそれぞれ設けられたｎ型ＭＯＳトランジスタ１６４を有して構成される。ｎ型ＭＯＳトランジスタ１６２のゲートには制御信号ＳＷＡが供給され、また、ｎ型ＭＯＳトランジスタ１６４のゲートには制御信号ＳＷＢが供給されており、ｎ型ＭＯＳトランジスタ１６２及び１６４は、それぞれＳＷＡ及びＳＷＢの電位に基づいて、ビット線ＢＬ１〜ＢＬｎを第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢのいずれかに接続する。

本実施形態において、ビット線接続部１６０は、選択されたビット線ＢＬｊと第１センスアンプ線ＳＬＡとを接続することにより、強誘電体キャパシタＣに記憶されたデータが読み出されたとき、すなわち、強誘電体キャパシタＣの蓄積電荷が放出されたときの当該ビット線ＢＬｊの電位を第１センスアンプ線ＳＬＡに保持させる。また、ビット線接続部１６０は、当該ビット線ＢＬｊと第２センスアンプ線ＳＬＢとを接続させることにより、ディスチャージされた当該ビット線ＢＬｊの電位を第２センスアンプ線ＳＬＢに保持させる。

センスアンプ線ディスチャージ部１８０は、読み出し制御回路１３２から供給されたセンスアンプ線プリチャージ信号ＳＬＰに基づいて、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢをディスチャージする。センスアンプ線ディスチャージ部１８０は、ｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６を有して構成される。ｎ型ＭＯＳトランジスタ１８２は、第１センスアンプ線ＳＬＡと第２センスアンプ線ＳＬＢとの間に設けられており、ＳＬＰの電位に基づいて、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢを同電位にする。ｎ型ＭＯＳトランジスタ１８２及び１８４は、それぞれドレインが第１センスアンプ線ＳＬＡ又は第２センスアンプ線ＳＬＢに接続され、ソースが接地されており、ＳＬＰの電位に基づいて、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢを接地する。

オフセット電圧生成部１９０は、第２センスアンプ線ＳＬＢにオフセット電圧を付加する。オフセット電圧生成部１９０は、例えば、一定の電圧を生成する定電圧回路である。

センスアンプ２１０は、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢに接続されており、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢの電位に基づいて、強誘電体キャパシタＣに記憶されたデータを判定する。

本実施形態において、センスアンプ２１０は、オフセット電圧が付加された第２センスアンプ線ＳＬＢの電位を基準として、強誘電体キャパシタＣの蓄積電荷が放出されたときのビット線ＢＬｊの電位である第１センスアンプ線ＳＬＡの電位を検出することにより、当該強誘電体キャパシタＣに記憶されたデータを判定する。また、センスアンプ２１０は、当該データの判定結果を示すセンスアンプ出力信号ＳＡＯＵＴを出力する。

第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢは、ビット線ＢＬ１〜ＢＬｎに対して略直角に配置されている。本実施形態において、第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢは、１つのメモリセルブロック１１０に対して一組、すなわち、１つのメモリセルブロック１１０に対して１つのセンスアンプ２１０が設けられているが、他の例では、１つのメモリセルブロック１１０を複数の領域に分割し、各領域に対して一組の第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢが設けられるように構成されてもよい。１つのメモリセルブロック１１０とは、例えば、１つのワード線ドライバ１２０及び１つのプレート線ドライバ１３０により制御される複数のメモリセルＭＣを含むブロックである。

再書き込み制御部１５０は、強誘電体キャパシタＣから読み出されたデータを当該強誘電体キャパシタＣに再書き込みすべく、ビット線ＢＬ１〜ＢＬｎの電位を制御する。ビット線ＢＬ１〜ＢＬｎには、それぞれ、ソースにＶＣＣが供給されたｐ型ＭＯＳトランジスタ１５２及びソースが接地されたｎ型ＭＯＳトランジスタ１５４のドレインが接続されている。そして、再書き込み制御部１５０は、入力として受け取ったＳＡＯＵＴ及び再書き込み制御信号ＲＷの電位に基づいて、データが読み出されたメモリセルＭＣが接続されたビット線ＢＬｊの電位を制御することにより、当該メモリセルＭＣ(強誘電体キャパシタＣ)に当該データを再書き込みする。

図２は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図２を参照して、強誘電体メモリ装置１００の動作について説明する。図２では、実線と点線の双方が存在する期間において、実線は、強誘電体キャパシタＣに記憶されたデータが“１”である場合を示し、点線は、当該データが“０”である場合を示す。

まず、サイクルＩにおいて、読み出し制御回路１３２が、ＢＬＰ及びＳＬＰの電位をＶＣＣに変化させることにより、ビット線ＢＬ１〜ＢＬｎ並びに第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢをディスチャージする。読み出し制御回路１３２は、ビット線ＢＬ１〜ＢＬｎ並びに第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢをディスチャージした後、ＢＬＰ及びＳＬＰの電位を０Ｖとし、ビット線ＢＬ１〜ＢＬｎ並びに第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢを浮遊状態とする。

次に、サイクルＩＩにおいて、プレート線ドライバ１３０が、ビット線ＢＬ１の電位を０ＶからＶＣＣに変化させる。これにより、強誘電体キャパシタＣに記憶されたデータに基づいて、当該強誘電体キャパシタＣから蓄積電荷がビット線ＢＬ１に放出され、当該データに基づいてビット線ＢＬ１の電位が変化する。

具体的には、強誘電体キャパシタＣに“１”が記憶されている場合、強誘電体キャパシタＣの分極が反転するため、当該反転に伴う分極量の変化は大きい。したがって、強誘電体キャパシタＣからビット線ＢＬ１に多くの蓄積電荷が放出されるため、ビット線ＢＬ１の電位は大きく上昇する。

一方、強誘電体キャパシタＣに“０”が記憶されている場合、強誘電体キャパシタＣの分極は反転しないため、分極量の変化は小さい。したがって、強誘電体キャパシタＣからビット線ＢＬ１に放出される蓄積電荷は、強誘電体キャパシタＣに記憶されたデータが“１”の場合と比して少ないため、ビット線ＢＬ１の電位はあまり上昇しない。

また、プレート線ＰＬ１の電位が０ＶからＶＣＣに変化すると、ｎ型ＭＯＳトランジスタ１７２及び１７４が導通するため、ビット線ＢＬ１が第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢに接続可能な状態におかれる。

次に、読み出し制御回路１３２が、ＳＷＡの電位を０ＶからＶＣＣに変化させることにより、ビット線ＢＬ１と第１センスアンプ線ＳＬＡとを接続する。これにより、浮遊状態であった第１センスアンプ線ＳＬＡの電位がビット線ＢＬ１の電位と略同電位となる。そして、読み出し制御回路１３２は、ＳＷＡの電位をＶＣＣから０Ｖに変化させることにより、ビット線ＢＬ１と第１センスアンプ線ＳＬＡとを電気的に切り離し、強誘電体キャパシタＣに記憶されたデータが読み出されたときのビット線ＢＬ１の電位を第１センスアンプ線ＳＬＡに保持させる。

次に、プレート線ドライバ１３０がプレート線ＰＬ１の電位をＶＣＣから０Ｖに変化させることにより、プレート線ＰＬ１の電位を０Ｖとする。また、読み出し制御回路１３２がＢＬＰの電位を０ＶからＶＣＣに変化させることにより、強誘電体キャパシタＣに“０”データとして参照蓄積電荷を記憶させる。

次に、サイクルＩＩＩにおいて、読み出し制御回路１３２がビット線ＢＬ１を再度浮遊状態とした後、プレート線ドライバ１３０がプレート線ＰＬ１の電位を０ＶからＶＣＣに変化させることにより、強誘電体キャパシタＣの蓄積電荷をビット線ＢＬ１に放出させる。このとき、強誘電体キャパシタＣには“０”が記憶されているため、強誘電体キャパシタＣの分極量の変化は小さく、当該強誘電体キャパシタＣからビット線ＢＬ１に放出された蓄積電荷は少ない。したがって、ビット線ＢＬ１の電位は、サイクルＩＩにおいて当該強誘電体キャパシタＣから“０”データに基づく蓄積電荷が放出された場合のビット線ＢＬ１の電位と略同電位に上昇する。

次に、読み出し制御回路１３２が、ＳＷＢの電位を０ＶからＶＣＣに変化させることにより、ビット線ＢＬ１と第２センスアンプ線ＳＬＢとを接続する。これにより、浮遊状態であった第２センスアンプ線ＳＬＢの電位がビット線ＢＬ１の電位と略同電位となる。そして、読み出し制御回路１３２は、ＳＷＢの電位をＶＣＣから０Ｖに変化させることにより、ビット線ＢＬ１と第２センスアンプ線ＳＬＢとを電気的に切り離し、強誘電体キャパシタＣから“０”データが読み出されたときと略同電位であるビット線ＢＬ１の電位を第２センスアンプ線ＳＬＢに保持させる。

また、オフセット電圧生成部１９０は、オフセット電圧Ｖｐを生成し、第２センスアンプ線ＳＬＢに付加する。すなわち、第２センスアンプ線ＳＬＢの電位は、ビット線ＢＬ１の電位にオフセット電圧Ｖｐを加えた電位に上昇する。オフセット電圧Ｖｐは、当該オフセット電圧Ｖｐが第２センスアンプ線ＳＬＢの電位に付加されたときに、付加後の第２センスアンプ線ＳＬＢの電位が、強誘電体キャパシタＣから“１”データが読み出されたときの第１センスアンプ線ＳＬＡの電位と、“０”データが読み出されたときの第２センスアンプ線ＳＬＢの電位との間の電位となるように設定される。

ここで、上記に説明したように、参照蓄積電荷は、”０”データを記憶して用いるように限定されるものではなく、”１”データを用いるように構成してもよい。その場合には、オフセット電圧Ｖｐは負電圧としてＶｐを減じた電圧が参照電位となるように構成する。また、参照蓄積電荷に“０”データを用いる場合は、前記サイクルＩＩにおいて
強誘電体キャパシタＣに記憶されたデータが"０"である場合、その読み出された電荷を参照蓄積電荷として用いてもよい。

次に、サイクルＩＶにおいて、強誘電体キャパシタＣに記憶されたデータを判定する。まず、ＳＡＥの電位が０ＶからＶＣＣに変化し、センスアンプ２１０が動作可能な状態となる。センスアンプ２１０が動作可能な状態になると、センスアンプ２１０は、第１センスアンプ線ＳＬＡと第２センスアンプ線ＳＬＢとを比較して、当該比較結果であるＳＡＯＵＴを、強誘電体キャパシタＣに記憶されたデータを判定した判定結果として出力する。

本実施形態において、第１センスアンプ線ＳＬＡは、強誘電体キャパシタＣに記憶されたデータが読み出されたときのビット線ＢＬ１の電位を保持している。また、第２センスアンプ線ＳＬＢは、強誘電体キャパシタＣに記憶されたデータが読み出され、ビット線ＢＬ１がディスチャージされた後に、再度当該強誘電体キャパシタＣからデータを読み出したときのビット線ＢＬ１の電位にオフセット電圧Ｖｐを付加した電位を保持している。そして、センスアンプ２１０は、第２センスアンプ線ＳＬＢに保持された電位を参照電圧として、第１センスアンプ線ＳＬＡの電位と比較することにより、強誘電体キャパシタＣに記憶されたデータを判定する。

具体的には、センスアンプ２１０は、第１センスアンプ線ＳＬＡの電位が第２センスアンプ線ＳＬＢの電位より高い場合、強誘電体キャパシタＣに記憶されていたデータが“１”であると判定し、ＳＡＯＵＴとしてＨ論理（電圧ＶＣＣ）を出力する。一方、センスアンプ２１０は、第１センスアンプ線ＳＬＡの電位が第２センスアンプ線ＳＬＢの電位より低い場合、強誘電体キャパシタＣに記憶されていたデータが“０”であると判定し、ＳＡＯＵＴとしてＬ論理（電圧０Ｖ）を出力する。

次に、再書き込み制御部１５０が、ＳＡＯＵＴ及び再書き込み制御信号ＲＷに基づいて、データが読み出された強誘電体キャパシタＣに当該データを再書き込みする。具体的には、再書き込み制御部１５０は、ＳＡＯＵＴがＨ論理を示す場合、すなわち、強誘電体キャパシタＣに記憶されていたデータが“１”であると判定された場合、ＲＷがＨ論理を示す期間において、ＲＷＡの電位を０Ｖとすることによりビット線ＢＬ１の電位をＶＣＣ上昇させる。また、プレート線ドライバ１３０は、プレート線ＰＬ１の電位をＶＣＣから０Ｖに変化させる。これにより、強誘電体キャパシタＣには、プレート線ＰＬ１を基準として＋ＶＣＣの電圧がかかるため、データ“１”が再度書き込まれる。

一方、再書き込み制御部１５０は、ＳＡＯＵＴがＬ論理を示す場合、すなわち、強誘電体キャパシタＣに記憶されていたデータが“０”であると判定された場合、ＲＷがＨ論理を示す期間において、ＲＷＢの電位をＶＣＣとすることによりビット線ＢＬ１の電位を０Ｖとする。これにより、強誘電体キャパシタＣには、プレート線ＰＬ１を基準として−ＶＣＣの電圧がかかるため、データ“０”が再度書き込まれる。また、プレート線ドライバ１３０がプレート線ＰＬ１の電位をＶＣＣから０Ｖに変化させた後に、強誘電体キャパシタＣにかかる電圧は略ゼロであるため、強誘電体キャパシタＣは再度書き込まれたデータ“０”を保持する。以上の動作により、強誘電体キャパシタＣに記憶されたデータを読み出し、読み出された当該データを当該強誘電体キャパシタＣに再書き込みすることができる。

本実施形態によれば、例えば、強誘電体キャパシタＣに記憶された“０”データが読み出されたときのビット線ＢＬｊの電位に基づいて、強誘電体キャパシタＣに記憶されたデータを判定することができる。すなわち、図３に示すように、強誘電体キャパシタに記憶されたデータを判定するための参照電圧を自己読み出しにより生成することができるため、強誘電体キャパシタの製造ばらつきや経時変化等があったとしても、強誘電体キャパシタに記憶されたデータを精度よく判定することができる。ひいては、誤動作が極めて少なく、信頼性の高い強誘電体メモリ装置を提供することができる。

また、本実施形態によれば、プレート線ＰＬｊの電位に基づいて、多数のビット線、例えばビット線ＢＬ１〜ＢＬｎのうちから、第１のセンスアンプ線ＳＬＡ及び第２のセンスアンプ線ＳＬＢに接続するビット線ＢＬｊを選択することにより、当該ビット線ＢＬｊの電位を第１センスアンプ線ＳＬＡ及び第２センスアンプ線ＳＬＢに保持させている。したがって、本実施形態によれば、多数の強誘電体キャパシタＣに記憶されたデータを１つのセンスアンプ２１０で読み出すことができるため、センスアンプ２１０の数を大幅に低減させることができる。ひいては、消費電力がきわめて少なく、安価な強誘電体メモリ装置を提供することができる。

図４は、本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図４において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態に係る強誘電体メモリ装置１００の構成の一例を示す図である。 本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。 強誘電体キャパシタからデータが読み出されたときのビット線の電位と参照電圧との関係を示す図である。 本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。

符号の説明

１００・・・強誘電体メモリ装置、１１０・・・メモリセルブロック、１２０・・・ワード線ドライバ、１３０・・・プレート線ドライバ、１３２・・・読み出し制御回路、１３４・・・アドレスデコーダ、１４０・・・ディスチャージ部、１５０・・・再書き込み制御部、１６０・・・ビット線接続部、１７０・・・ビット線選択部、１８０・・・センスアンプ線ディスチャージ部、１９０・・・オフセット電圧生成部、２１０・・・センスアンプ、ＲＷ・・・再書き込み制御信号、ＳＡＯＵＴ・・・センスアンプ出力信号、ＳＬＡ・・・センスアンプ線、ＳＬＢ・・・センスアンプ線、ＳＬＰ・・・センスアンプ線プリチャージ信号、ＳＷＡ、ＳＷＢ・・・ビット線接続制御信号

Claims (8)

1. 所定のデータを記憶する、強誘電体キャパシタを有する複数のメモリセルと、
   前記複数のメモリセルにそれぞれ接続された複数のワード線、複数のビット線、及び複数のプレート線と、
   所定のメモリセルに接続された所定のプレート線の電位を変化させることにより、前記所定のメモリセルに蓄積された前記所定のデータを示すデータ蓄積電荷を前記所定のメモリセルに接続された所定のビット線に放出させて前記所定のメモリセルに記憶された前記所定のデータを読み出し、前記所定のデータが読み出された前記所定のメモリセルに蓄積されている電荷である参照蓄積電荷を前記所定のビット線に放出させるプレート線制御部と、
   第１センスアンプ線及び第２センスアンプ線と、
   前記所定のプレート線の電位の変化に基づいて、前記複数のビット線から前記所定のビット線を前記第１センスアンプ線及び前記第２センスアンプ線に接続するよう選択するビット線選択部と、
   前記所定のビット線を前記第１センスアンプ線に接続することにより、前記データ蓄積電荷が放出されたときの前記所定のビット線の電位を前記第１センスアンプ線に保持させ、前記所定のビット線を前記第２センスアンプ線に接続することにより、前記参照蓄積電荷が放出されたときの前記所定のビット線の電位を前記第２センスアンプ線に保持させるビット線接続部と、
   前記第１センスアンプ線及び前記第２センスアンプ線の電位に基づいて、前記所定のメモリセルに記憶された前記所定のデータを判定するセンスアンプと
   を備えたことを特徴とする強誘電体メモリ装置。
2. 前記第２センスアンプにオフセット電圧を付加するオフセット電圧生成部をさらに備えたことを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記オフセット電圧生成部は、前記第２センスアンプ線が前記ディスチャージされた前記所定のビット線の電位を保持しているときに、前記第２センスアンプ線に前記オフセット電圧を付加し、
   前記センスアンプは、前記オフセット電圧が付加された前記第２センスアンプ線の電位に基づいて、前記所定のデータを判定することを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 前記ビット線選択部は、
   前記複数のビット線と前記第１センスアンプ線との間にそれぞれ設けられ、各前記ビット線に対応する前記プレート線がそれぞれゲートに接続された複数の第１ＭＯＳトランジスタと、
   前記複数のビット線と前記第２センスアンプ線との間にそれぞれ設けられ、各前記ビット線に対応する前記プレート線がそれぞれゲートに接続された複数の第２ＭＯＳトランジスタと
   を有することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
5. 前記ビット線接続部は、
   前記複数のビット線と前記複数の第１ＭＯＳトランジスタとの間にそれぞれ設けられた複数の第３ＭＯＳトランジスタと、
   前記複数のビット線と前記複数の第２ＭＯＳトランジスタとの間にそれぞれ設けられた複数の第４ＭＯＳトランジスタと
   を有することを特徴とする請求項１から４のいずれか１項に記載の強誘電体メモリ装置。
6. 前記センスアンプが前記データを判定した判定結果に基づいて、前記所定のビット線の電位を制御することにより、前記所定のビット線に接続された前記メモリセルに当該データを記憶させる書き込み制御部をさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の強誘電体メモリ装置。
7. 前記第１センスアンプ線及び前記第２センスアンプ線は、前記ビット線に対して略直角に配置されたことを特徴とする請求項１から６のいずれか１項に記載の強誘電体メモリ装置。
8. 請求項１から８のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
   
   

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