JP2002197854A

JP2002197854A - 強誘電体メモリ装置

Info

Publication number: JP2002197854A
Application number: JP2000390764A
Authority: JP
Inventors: Hidekazu Sadayuki; 英一定行
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-12-22
Filing date: 2000-12-22
Publication date: 2002-07-12
Also published as: US20020080642A1; US6519175B2

Abstract

(57)【要約】【課題】１Ｔ１Ｃメモリセル構造の強誘電体メモリ装
置において、ダミーセルを用いることなくリファレンス
レベルの発生を可能とする。【解決手段】センスアンプ２０Ａの制御端子であるノ
ードＳＡＰ１とノードＳＡＰ２の間に、Ｐ型ＭＯＳトラ
ンジスタ３０を付加接続し、センスアンプ２０Ａにオフ
セットを発生させる。ノードＳＡＰ２には、センスアン
プ制御信号ＳＡＰが直接接続され、ノードＳＡＰ１に
は、Ｐ型ＭＯＳトランジスタ３０を介してセンスアンプ
制御信号ＳＡＰが接続される。また、センスアンプ２０
Ａのオフセットレベルの設定はＰ型ＭＯＳトランジスタ
３０のゲート入力であるオフセット制御信号ＯＦＳの電
位の設定によって行なう。ダミーセルを用いることな
く、リファレンスレベルを発生できるため、高速かつ信
頼性の高い強誘電体メモリ装置を提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体メモリ装置
において、特に１トランジスタ１キャパシタ（１Ｔ１
Ｃ）メモリセル構造の強誘電体メモリ装置の読み出しに
関するものである。

【０００２】

【従来の技術】１トランジスタ１キャパシタ（１Ｔ１
Ｃ）メモリセル構造の強誘電体メモリ装置では、読み出
し時にメモリセルのデータ‘０’，‘１’を判別するた
めに、リファレンスレベルを発生する必要がある。リフ
ァレンスレベルを発生させる方法の１つにダミーセルを
用いる方法がある。この方法では、例えば特開平２−３
０１０９３号公報に開示されたものが挙げられる。ここ
では、特開平２−３０１０９３号公報で開示されている
方法について、図１４を用いて説明する。

【０００３】図１４は従来の強誘電体メモリ装置の回路
図である。図１４において、強誘電体メモリ装置は、デ
ータを記憶するメモリセルＭＣ、リファレンスレベルを
発生させるダミーセルＤＭＣ、そしてメモリセルのデー
タ‘０’，‘１’を判別するセンスアンプ１０Ｃより構
成される。メモリセルＭＣはワード線ＷＬにより選択さ
れ、プレート線ＰＬを駆動することによりビット線ＢＬ
１に信号電位を発生させる。また、ダミーセルＤＭＣは
ワード線ＤＷＬにより選択され、プレート線ＤＰＬを駆
動することによりビット線ＢＬ２にリファレンス電位を
発生させる。

【０００４】ダミーセルＤＭＣの強誘電体キャパシタＤ
Ｃのキャパシタサイズは、メモリセルＭＣの強誘電体キ
ャパシタＣよりも小さいものを用いる。つまり、ダミー
セルＤＭＣの強誘電体キャパシタＤＣのサイズをメモリ
セルＭＣと異なる大きさにすることより、メモリセルＭ
Ｃのデータ‘０’と‘１’の中間レベルを発生させてい
る。リファレンスレベルの調節は、ダミーセルＤＭＣの
強誘電体キャパシタＤＣのサイズを調節することによっ
て行う。

【０００５】また、図１４ではメモリセルＭＣが１つの
場合を示しているが、通常はビット線ＢＬ１に複数のメ
モリセル、例えば６４〜２５６個のメモリセルが接続さ
れている。それに対して、ダミーセルＤＭＣは１つであ
る。

【０００６】

【発明が解決しようとする課題】上記の強誘電体メモリ
装置では、ダミーセルを用いることにより、リファレン
スレベルの発生を実現している。

【０００７】しかしながら、上記従来の強誘電体メモリ
装置では、１つのビット線に接続されるメモリセルＭＣ
の個数がダミーセルＤＭＣのそれと異なるため、ダミー
セルのアクセス頻度がメモリセルＭＣのそれよりも多く
なり、ダミーセルＤＭＣの劣化が早く進行するという問
題があった。ダミーセルＤＭＣが劣化すると、リファレ
ンスレベルが当初の設定レベルと異なってしまい、メモ
リセルＭＣのデータを正しく読み出すことができなくな
る。

【０００８】また、上記従来の強誘電体メモリ装置で
は、一定のリファレンスレベルを発生させるために、読
み出し動作を行う前にダミーセルＤＭＣに所定のデータ
を書き込む必要がある。この所定のデータは、メモリセ
ルＭＣのデータに関わらず毎回同じデータを書き込まな
ければならないため、メモリセルＭＣの書き込み期間と
は別にダミーセルＤＭＣの書き込み期間が必要となる。

【０００９】また、上記従来の強誘電体メモリ装置で
は、メモリセルＭＣの読み出し信号‘０’と‘１’の中
間レベルを発生させるように、ダミーセルＤＭＣのキャ
パシタサイズの設計を行う。しかし、このダミーセルＤ
ＭＣのキャパシタサイズの設計では、メモリセルＭＣの
‘０’と‘１’の読み出し信号のレベルと、ダミーセル
ＤＭＣ用にキャパシタサイズを変えたときの読み出し信
号のレベルをあらかじめ見積もる必要があり、その設計
が困難であるという問題があった。

【００１０】また、上記従来の強誘電体メモリ装置で
は、ダミーセルＤＭＣのキャパシタサイズは設計時に決
定し、設計後はその変更を容易に行えないので、量産化
等におけるサンプルの特性ばらつきに対して、常に読み
出し動作のマージンを確保することが困難であるという
問題があった。

【００１１】本発明の目的は、ダミーセルを用いること
なくリファレンスレベルの発生を可能とし、高速かつ信
頼性の高い強誘電体メモリ装置を提供することである。

【００１２】また、本発明の他の目的は、強誘電体メモ
リ装置の設計段階において、リファレンスレベルの設計
が容易となる強誘電体メモリ装置を提供することであ
る。

【００１３】さらに、本発明の他の目的は、強誘電体メ
モリ装置の設計後においても容易にリファレンスレベル
を変更することが可能となる強誘電体メモリ装置を提供
することである。

【００１４】

【課題を解決するための手段】本発明の請求項１記載の
強誘電体メモリ装置は、第１および第２のビット線と、
第１のメモリセルアレイを構成するように第１のビット
線に第１のメモリセルトランジスタを介して接続された
第１の強誘電体キャパシタと、第１および第２のビット
線に接続され、第１および第２のビット線に対応した第
１および第２の制御端子を有するセンスアンプと、第１
の制御端子と第２の制御端子の間に接続されてセンスア
ンプにオフセットを与えるトランジスタとを備えてい
る。

【００１５】この構成によれば、センスアンプの第１お
よび第２の制御端子間にトランジスタを付加接続するこ
とにより、ダミーセルを用いることなくリファレンスレ
ベルを発生させることができる。その結果、高速かつ信
頼性の高い強誘電体メモリ装置が可能となる。

【００１６】本発明の請求項２記載の強誘電体メモリ装
置は、請求項１記載の強誘電体メモリ装置において、セ
ンスアンプは、ゲートが第２のビット線に、ドレインが
第１のビット線に、ソースが第１の制御端子に接続され
る第１のＰ型ＭＯＳトランジスタと、ゲートが第１のビ
ット線に、ドレインが第２のビット線に、ソースが第２
の制御端子に接続される第２のＰ型ＭＯＳトランジスタ
と、ゲートが第２のビット線に、ドレインが第１のビッ
ト線に、ソースが第３の制御端子に接続される第１のＮ
型ＭＯＳトランジスタと、ゲートが第１のビット線に、
ドレインが第２のビット線に、ソースが第３の制御端子
に接続される第２のＮ型ＭＯＳトランジスタとから構成
されている。

【００１７】また、トランジスタは、ソース・ドレイン
が第１および第２の制御端子に接続される第３のＰ型Ｍ
ＯＳトランジスタからなり、第２の制御端子にセンスア
ンプの制御信号が入力される。

【００１８】この構成によれば、請求項１記載の強誘電
体メモリ装置と同様の作用を有する。

【００１９】本発明の請求項３記載の強誘電体メモリ装
置は、請求項１記載の強誘電体メモリ装置において、セ
ンスアンプは、ゲートが第２のビット線に、ドレインが
第１のデータ線に、ソースが第１の制御端子に接続され
る第１のＰ型ＭＯＳトランジスタと、ゲートが第１のビ
ット線に、ドレインが第２のデータ線に、ソースが第２
の制御端子に接続される第２のＰ型ＭＯＳトランジスタ
とから構成されている。

【００２０】また、トランジスタは、ソース・ドレイン
が第１および第２の制御端子に接続される第３のＰ型Ｍ
ＯＳトランジスタからなり、第２の制御端子にセンスア
ンプの制御信号が入力される。

【００２１】この構成によれば、請求項１記載の強誘電
体メモリ装置と同様の作用を有する。

【００２２】本発明の請求項４記載の強誘電体メモリ装
置は、請求項１記載の強誘電体メモリ装置において、セ
ンスアンプは、ゲートが第２のビット線に、ドレインが
第１のビット線に、ソースが第１の制御端子に接続され
る第１のＮ型ＭＯＳトランジスタと、ゲートが第１のビ
ット線に、ドレインが第２のビット線に、ソースが第２
の制御端子に接続される第２のＮ型ＭＯＳトランジスタ
と、ゲートが第２のビット線に、ドレインが第１のビッ
ト線に、ソースが第３の制御端子に接続される第１のＰ
型ＭＯＳトランジスタと、ゲートが第１のビット線に、
ドレインが第２のビット線に、ソースが第３の制御端子
に接続される第２のＰ型ＭＯＳトランジスタとから構成
されている。

【００２３】また、トランジスタは、ソース・ドレイン
が第１および第２の制御端子に接続される第３のＮ型Ｍ
ＯＳトランジスタからなり、第２の制御端子にセンスア
ンプの制御信号が入力される。

【００２４】この構成によれば、請求項１記載の強誘電
体メモリ装置と同様の作用を有する。

【００２５】本発明の請求項５記載の強誘電体メモリ装
置は、請求項１記載の強誘電体メモリ装置において、セ
ンスアンプは、ゲートが第２のビット線に、ドレインが
第１のデータ線に、ソースが第１の制御端子に接続され
る第１のＮ型ＭＯＳトランジスタと、ゲートが第１のビ
ット線に、ドレインが第２のデータ線に、ソースが第２
の制御端子に接続される第２のＮ型ＭＯＳトランジスタ
とから構成されている。

【００２６】また、トランジスタは、ソース・ドレイン
が第１および第２の制御端子に接続される第３のＮ型Ｍ
ＯＳトランジスタからなり、第２の制御端子にセンスア
ンプの制御信号が入力される。

【００２７】この構成によれば、請求項１記載の強誘電
体メモリ装置と同様の作用を有する。

【００２８】本発明の請求項６記載の強誘電体メモリ装
置は、請求項２または３記載の強誘電体メモリ装置にお
いて、第３のＰ型ＭＯＳトランジスタのゲート電位をＶ
ｇ、しきい値電圧をＶｔｐ、センスアンプのオフセット
レベルをＶｏｆｆｓｅｔとしたとき、Ｖｏｆｆｓｅｔ＝Ｖｇ−Ｖｔｐの関係にもとづいて、第３のＰ型ＭＯＳトランジスタの
ゲート電位Ｖｇを設定することによりセンスアンプのオ
フセットレベルＶｏｆｆｓｅｔを設定することを特徴と
する。

【００２９】この構成によれば、オフセット発生用のＭ
ＯＳトランジスタのゲート電位を設定することによりセ
ンスアンプのオフセットレベルを設定することができる
ため、強誘電体メモリ装置の設計段階において、リファ
レンスレベルの設計を容易にすることが可能となる。

【００３０】本発明の請求項７記載の強誘電体メモリ装
置は、請求項４または５記載の強誘電体メモリ装置にお
いて、第３のＮ型ＭＯＳトランジスタのゲート電位をＶ
ｇ、しきい値電圧をＶｔｎ、センスアンプのオフセット
レベルをＶｏｆｆｓｅｔ、電源電圧をＶＤＤとしたと
き、Ｖｏｆｆｓｅｔ＝Ｖｇ−Ｖｔｎ−ＶＤＤの関係にもとづいて、第３のＮ型ＭＯＳトランジスタの
ゲート電位Ｖｇを設定することによりセンスアンプのオ
フセットレベルＶｏｆｆｓｅｔを設定することを特徴と
する。

【００３１】この構成によれば、オフセット発生用のＭ
ＯＳトランジスタのゲート電位を設定することによりセ
ンスアンプのオフセットレベルを設定することができる
ため、強誘電体メモリ装置の設計段階において、リファ
レンスレベルの設計を容易にすることが可能となる。

【００３２】本発明の請求項８記載の強誘電体メモリ装
置は、請求項６記載の強誘電体メモリ装置において、第
３のＰ型ＭＯＳトランジスタのゲートに入力する電位を
設定するオフセット制御信号発生回路と、第３のＰ型Ｍ
ＯＳトランジスタのゲートに接続されたパッドとをさら
に備えることを特徴とする。

【００３３】この構成によれば、オフセット制御信号発
生回路およびパッドを設けたことにより、第３のＰ型Ｍ
ＯＳトランジスタのゲート電位を調整することができ
る。これによって、センスアンプのオフセットレベルを
調整することが可能となる。その結果、強誘電体メモリ
装置の設計後においても容易にリファレンスレベルを変
更することができるため、量産化等におけるサンプルの
特性ばらつきに対して、常に読み出し動作のマージンを
確保することが可能となる。

【００３４】本発明の請求項９記載の強誘電体メモリ装
置は、請求項８記載の強誘電体メモリ装置において、オ
フセット制御信号発生回路は、第１の所定の電圧と第２
の所定の電圧とが各々印加される第１および第２の端子
と、第１および第２の端子の間に直列に接続された複数
の抵抗と、複数の抵抗の各々に並列に接続された複数の
ヒューズと、複数の抵抗のいずれかの接続点よりオフセ
ット制御信号を出力する第３の端子とを備えることを特
徴とする。

【００３５】この構成によれば、請求項８記載の強誘電
体メモリ装置と同様の作用を有するほか、設計後におい
ても。リファレンスレベルを調整することができるた
め、量産化等におけるサンプルの特性バラツキに対し
て、常に読み出し動作のマージンを確保することができ
る。

【００３６】本発明の請求項１０記載の強誘電体メモリ
装置は、請求項８記載の強誘電体メモリ装置において、
オフセット制御信号発生回路は、第１の所定の電圧と第
２の所定の電圧とが各々印加される第１および第２の端
子と、第１および第２の端子の間に直列に接続された複
数の抵抗と、複数の抵抗の各々に並列に接続された複数
のスイッチと、複数の抵抗のいずれかの接続点よりオフ
セット制御信号を出力する第３の端子と、複数のスイッ
チの設定を記憶する第２のメモリセルアレイと、第２の
メモリセルアレイのデータを読み出し、複数のスイッチ
のオン／オフを制御する手段と、第２のメモリセルアレ
イにチップ外部よりデータを書き込む手段と、第２のメ
モリセルアレイのデータをチップ外部に読み出す手段と
をさらに備えることを特徴とする。

【００３７】この構成によれば、請求項８記載の強誘電
体メモリ装置と同様の作用を有するほか、切断加工を要
するヒューズを使用していないため、チップをパッケー
ジに封止したあとでも、オフセットレベルの設定するこ
とができる。

【００３８】本発明の請求項１１記載の強誘電体メモリ
装置は、請求項７記載の強誘電体メモリ装置において、
第３のＮ型ＭＯＳトランジスタのゲートに入力する電位
を設定するオフセット制御信号発生回路と、第３のＮ型
ＭＯＳトランジスタのゲートに接続されたパッドとをさ
らに備えている。

【００３９】この構成によれば、オフセット制御信号発
生回路およびパッドを設けたことにより、第３のＮ型Ｍ
ＯＳトランジスタのゲート電位を調整することができ
る。これによって、センスアンプのオフセットレベルを
調整することが可能となる。その結果、強誘電体メモリ
装置の設計後においても容易にリファレンスレベルを変
更することができるため、量産化等におけるサンプルの
特性ばらつきに対して、常に読み出し動作のマージンを
確保することが可能となる。

【００４０】本発明の請求項１２記載の強誘電体メモリ
装置は、請求項１１記載の強誘電体メモリ装置におい
て、オフセット制御信号発生回路は、第１の所定の電圧
と第２の所定の電圧とが各々印加される第１および第２
の端子と、第１および第２の端子の間に直列に接続され
た複数の抵抗と、複数の抵抗の各々に並列に接続された
複数のヒューズと、複数の抵抗のいずれかの接続点より
オフセット制御信号を出力する第３の端子とを備えるこ
とを特徴とする。

【００４１】この構成によれば、請求項１１記載の強誘
電体メモリ装置と同様の作用を有するほか、設計後にお
いても。リファレンスレベルを調整することができるた
め、量産化等におけるサンプルの特性バラツキに対し
て、常に読み出し動作のマージンを確保することができ
る。

【００４２】本発明の請求項１３記載の強誘電体メモリ
装置は、請求項１１記載の強誘電体メモリ装置におい
て、オフセット制御信号発生回路は、第１の所定の電圧
と第２の所定の電圧とが各々印加される第１および第２
の端子と、第１および第２の端子の間に直列に接続され
た複数の抵抗と、複数の抵抗の各々に並列に接続された
複数のスイッチと、複数の抵抗のいずれかの接続点より
オフセット制御信号を出力する第３の端子と、複数のス
イッチの設定を記憶する第２のメモリセルアレイと、第
２のメモリセルアレイのデータを読み出し、複数のスイ
ッチのオン／オフを制御する手段と、第２のメモリセル
アレイにチップ外部よりデータを書き込む手段と、第２
のメモリセルアレイのデータをチップ外部に読み出す手
段とを備えることを特徴とする。

【００４３】この構成によれば、請求項１１記載の強誘
電体メモリ装置と同様の作用を有するほか、切断加工を
要するヒューズを使用していないため、チップをパッケ
ージに封止したあとでも、オフセットレベルの設定する
ことができる。

【００４４】本発明の請求項１４記載の強誘電体メモリ
装置は、請求項２，３，４または５記載の強誘電体メモ
リ装置において、第１の制御端子と第２の制御端子を所
定の電圧にプリチャージする手段を備えることを特徴と
する。

【００４５】この構成によれば、プリチャージ回路を設
けることにより、センスアンプの制御端子のプリチャー
ジが確実に行えるため、より高い精度で読み出し動作を
行うことができる。

【００４６】本発明の請求項１５記載の強誘電体メモリ
装置は、請求項１記載の強誘電体メモリ装置において、
第１のメモリセルアレイを構成するように第２のビット
線に第２のメモリセルトランジスタを介して接続された
第２の強誘電体キャパシタと、第１の強誘電体キャパシ
タのデータを読み出すときはセンスアンプの制御信号を
第２の制御端子に接続し、第２の強誘電体キャパシタの
データを読み出すときはセンスアンプの制御信号を第１
の制御端子に接続する選択回路とをさらに備えることを
特徴とする。

【００４７】この構成によれば、選択回路を設けること
により、第１のビット線だけでなく第２のビット線に対
しても、メモリセルを接続してデータを読み出すことが
できるため、より高密度のメモリセルアレイを構成する
ことが可能となる。

【００４８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００４９】図１は本発明の第１の実施の形態における
強誘電体メモリ装置の構成を示す回路図である。図１に
おいて、１０Ａはメモリセルアレイ、Ｔｒ１はメモリセ
ルトランジスタ、Ｃ１は強誘電体キャパシタ、ＭＣ１は
メモリセル、ＷＬ１はワード線、ＢＬ１，ＢＬ２はビッ
ト線、ＰＬ１はプレート線、２０Ａはセンスアンプ、２
１，２２はＰ型ＭＯＳトランジスタ、２３，２４はＮ型
ＭＯＳトランジスタ、３０はＰ型ＭＯＳトランジスタで
ある。

【００５０】強誘電体キャパシタＣ１は一方の端子がプ
レート線ＰＬ１に接続され、もう一方の端子がメモリセ
ルトランジスタＴｒ１のソース・ドレインに接続され
る。メモリセルトランジスタＴｒ１は、ゲートがワード
線ＷＬ１に接続され、ソース・ドレインが強誘電体キャ
パシタＣ１とビット線ＢＬ１に接続されている。メモリ
セルＭＣは、強誘電体キャパシタＣ１とメモリセルトラ
ンジスタＴｒ１より構成される単位を示す。また、メモ
リセルアレイ１０は、複数のメモリセル、複数のワード
線、複数のビット線から構成されるブロックを示すが、
図１においてはそれらをすべて１つずつとしている。メ
モリセルＭＣ１は、ワード線ＷＬ１により選択され、プ
レート線ＰＬ１を駆動することにより、ビット線ＢＬ１
に強誘電体キャパシタＣ１のデータが読み出される。

【００５１】センスアンプ２０Ａは、クロスカップル型
のセンスアンプである。つまりＰ型ＭＯＳトランジスタ
２１，２２のゲートがそれぞれビット線ＢＬ２およびビ
ット線ＢＬ１に接続され、ドレインがそれぞれビット線
ＢＬ１およびビット線ＢＬ２に接続され、ソースがそれ
ぞれノード（第１の制御端子）ＳＡＰ１およびノード
（第２の制御端子）ＳＡＰ２に接続されている。ノード
ＳＡＰ２にはセンスアンプ制御信号ＳＡＰが加えられ
る。

【００５２】また、Ｎ型ＭＯＳトランジスタ２３，２４
のゲートがそれぞれビット線ＢＬ２およびビット線ＢＬ
１に接続され、ドレインがそれぞれビット線ＢＬ１およ
びビット線ＢＬ２に接続され、ソースがともにセンスア
ンプ制御信号ＳＡＮが加えられるノード（第３の制御端
子）ＳＡＮ０に接続されている。

【００５３】そして、センスアンプ２０Ａは、センスア
ンプ制御信号ＳＡＰおよびＳＡＮにより、ビット線ＢＬ
１，ＢＬ２のデータを感知し、そのデータを増幅する。

【００５４】Ｐ型ＭＯＳトランジスタ３０は、ゲートが
オフセット制御信号ＯＦＳのラインに接続され、ソース
・ドレインがノードＳＡＰ１およびノードＳＡＰ２に接
続されている。センスアンプ制御信号ＳＡＰは、上述し
たように、ノードＳＡＰ２に接続されている。センスア
ンプ制御信号ＳＡＰの信号は、ノードＳＡＰ２には直接
伝達されるが、ノードＳＡＰ１に対しては、Ｐ型ＭＯＳ
トランジスタ３０を介して伝達される。

【００５５】以下、本発明の第１の実施の形態における
強誘電体メモリ装置の読み出しの動作について図２を参
照しながら説明する。図２は第１の実施の形態における
強誘電体メモリ装置の動作を示すタイムシーケンス図
で、（ａ）は制御信号の電位、（ｂ）はメモリセルデー
タ‘０’読み出し時のビット線ＢＬ１，ＢＬ２の電位、
（ｃ）はメモリセルデータ‘１’読み出し時のビット線
ＢＬ１，ＢＬ２の電位である。

【００５６】図２における制御信号のＬｏｗ（ローレベ
ル）時の電位は接地電圧ＶＳＳ、Ｈｉｇｈ（ハイレベ
ル）時の電位は電源電圧ＶＤＤとするが、内部電源回路
を使用している場合は、Ｈｉｇｈ時の電位を内部電圧Ｖ
ＩＮＴにしてもよい。

【００５７】また、ここでは、オフセット制御信号ＯＦ
Ｓの電位は接地電圧ＶＳＳ一定とし、Ｐ型ＭＯＳトラン
ジスタ３０のしきい値電圧Ｖｔｐの絶対値は、メモリセ
ルＭＣ１のデータ‘０’読み出し時のビット線信号電圧
（接地電圧ＶＳＳを基準とする電位差）とデータ‘１’
読み出し時のビット線信号電圧（接地電圧ＶＳＳを基準
とする電位差）の中間値とする。

【００５８】なお、本実施の形態ではビット線を接地電
圧ＶＳＳプリチャージとし、センスアンプ２０ＡのＮ型
ＭＯＳトランジスタ２３，２４はデータ感知としては作
用しないため、センスアンプ制御信号ＳＡＮの電位は接
地電圧ＶＳＳ一定とする。

【００５９】メモリセルＭＣ１のデータが‘０’の場合
を説明する。制御信号のシーケンスは図２（ａ）、ビッ
ト線ＢＬ１，ＢＬ２のシーケンスは図２（ｂ）である。
時間ｔ０以前の段階で、ビット線ＢＬ１およびＢＬ２を
接地電圧ＶＳＳにプリチャージしておく。

【００６０】時間ｔ０でワード線ＷＬ１をＨｉｇｈにし
て、メモリセルトランジスタＴｒ１をオンし、時間ｔ１
でプレート線ＰＬ１をＨｉｇｈにすると、強誘電体キャ
パシタＣ１の電荷がプレート線ＰＬ１とビット線ＢＬ１
の間で再分配されることにより、ビット線ＢＬ１に強誘
電体キャパシタＣ１の信号が読み出される。

【００６１】つぎに、時間ｔ２でセンスアンプ制御信号
ＳＡＰをＬｏｗからＨｉｇｈに遷移させる。ノードＳＡ
Ｐ２はセンスアンプ制御信号ＳＡＰに直接接続されてい
るため、ノードＳＡＰ２の電位とセンスアンプ制御信号
ＳＡＰの電位は同じになる。一方、ノードＳＡＰ１はノ
ードＳＡＰ２の電位がＰ型ＭＯＳトランジスタ３０のし
きい値電圧｜Ｖｔｐ｜以上になるまで接地電圧ＶＳＳの
ままである。

【００６２】センスアンプ制御信号ＳＡＰの電位が｜Ｖ
ｔｐ｜を超えた時点で、Ｐ型ＭＯＳトランジスタ３０が
オンし、ノードＳＡＰ１の電位がセンスアンプ制御信号
ＳＡＰに追随して上昇する。このときＰ型ＭＯＳトラン
ジスタ２１のソースであるノードＳＡＰ１は、Ｐ型ＭＯ
Ｓトランジスタ２２のソースであるノードＳＡＰ２より
も｜Ｖｔｐ｜低い状態であり、この差がセンスアンプ２
０Ａのオフセットレベルとなる。図２（ｂ）中の点線が
そのオフセットレベルを示し、見かけ上のビット線ＢＬ
２の電位となる。

【００６３】結局、このセンスアンプ２０Ａのオフセッ
トレベルは、ビット線ＢＬ１に対するリファレンスレベ
ルとなる。データ‘０’読み出し時では、ビット線ＢＬ
１の電位がオフセットレベルよりも小さいため、ビット
線ＢＬ１は接地電圧ＶＳＳに、ビット線ＢＬ２は電源電
圧ＶＤＤまで増幅される。

【００６４】以上のような動作により、メモリセルＭＣ
１のデータ‘０’を読み出すことができる。

【００６５】また、メモリセルＭＣ１のデータが‘１’
である場合は、図２（ｃ）に示すようにビット線ＢＬ１
の信号電位が点線で示されるオフセットレベルよりも大
きいため、ビット線ＢＬ１は電源電圧ＶＤＤに、ビット
線ＢＬ２は接地電圧ＶＳＳにまで増幅され、データ
‘１’を読み出すことができる。

【００６６】以上のように、ノードＳＡＰ１，ＳＡＰ２
の間にＰ型ＭＯＳトランジスタ３０を付加接続し、セン
スアンプ２０Ａにオフセットを発生させることにより、
ダミーセルを用いることなく、リファレンスレベルを発
生させることができる。

【００６７】図３は本発明の第２の実施の形態における
強誘電体メモリ装置の構成を示す回路図である。図３に
おいて、１０はメモリセルアレイ、Ｔｒ１はメモリセル
トランジスタ、Ｃ１は強誘電体キャパシタ、ＭＣ１はメ
モリセル、ＷＬ１はワード線、ＢＬ１，ＢＬ２はビット
線、ＤＬ１，ＤＬ２はデータ線、ＰＬ１はプレート線、
２０Ｂはセンスアンプ、２５，２６はＰ型ＭＯＳトラン
ジスタ、３０はＰ型ＭＯＳトランジスタである。

【００６８】メモリセルアレイ１０およびＰ型ＭＯＳト
ランジスタ３０の構成は、第１の実施の形態を示す図１
と同様のものである。図１の構成と異なるのは、データ
線ＤＬ１，ＤＬ２が追加されている点と、センスアンプ
２０Ｂにおいて、Ｐ型ＭＯＳトランジスタ２５のゲート
がビット線ＢＬ１に、ドレインがデータ線ＤＬ１に、ソ
ースがノードＳＡＰ２に接続され、Ｐ型ＭＯＳトランジ
スタ２６のゲートがビット線ＢＬ２に、ドレインがデー
タ線ＤＬ２に、ソースがノードＳＡＰ１に接続されてい
る点である。

【００６９】第２の実施の形態の動作についても、図３
のＰ型ＭＯＳトランジスタ２５を図１におけるＰ型ＭＯ
Ｓトランジスタ２２、図３のＰ型ＭＯＳトランジスタ２
６を図１におけるＰ型ＭＯＳトランジスタ２１と対応さ
せれば、第１の実施の形態の動作を示す図２と同様とな
る。つまり、Ｐ型ＭＯＳトランジスタ３０により、セン
スアンプ制御信号ＳＡＰの伝達が、ノードＳＡＰ２より
もノードＳＡＰ１の方が遅くなり、センスアンプ２０Ｂ
にオフセットが発生する。

【００７０】以上のように、第２の実施の形態で示した
回路構成においても、Ｐ型ＭＯＳトランジスタ３０によ
り、センスアンプ２０Ｂにオフセットを発生でき、ダミ
ーセルを用いることなく、リファレンスレベルを発生で
きる。

【００７１】図４は本発明の第３の実施の形態における
強誘電体メモリ装置の構成を示す回路図である。図４に
おいて、１０Ａはメモリセルアレイ、Ｔｒ１はメモリセ
ルトランジスタ、Ｃ１は強誘電体キャパシタ、ＭＣ１は
メモリセル、ＷＬ１はワード線、ＢＬ１，ＢＬ２はビッ
ト線、ＰＬ１はプレート線、２０Ａはセンスアンプ、２
１，２２はＰ型ＭＯＳトランジスタ、２３，２４はＮ型
ＭＯＳトランジスタ、３１はＮ型ＭＯＳトランジスタで
ある。

【００７２】メモリセルアレイ１０Ａの構成は、第１の
実施の形態を示す図１と同様のものである。図１の構成
と異なるのは、センスアンプ２０Ａにおいて、Ｐ型ＭＯ
Ｓトランジスタ２１，２２のソースがともにセンスアン
プ制御信号ＳＡＰが加えられるノード（第３の制御端
子）ＳＡＰ０に接続され、Ｎ型ＭＯＳトランジスタ２
３，２４のソースがそれぞれノード（第１の制御端子）
ＳＡＮ１およびノード（第２の制御端子）ＳＡＮ２に接
続される点と、図１におけるＰ型ＭＯＳトランジスタ３
０の代わりにＮ型ＭＯＳトランジスタ３１のゲートがオ
フセット制御信号ＯＦＳのラインに接続され、ソース・
ドレインがノードＳＡＮ１およびノードＳＡＮ２に接続
され、センスアンプ制御信号ＳＡＮのラインがノードＳ
ＡＮ２に接続されている点である。

【００７３】以下、本発明の第３の実施の形態における
強誘電体メモリ装置の読み出しの動作について図５を参
照しながら説明する。図５は第３の実施の形態の強誘電
体メモリ装置の動作を示すタイムシーケンス図で、
（ａ）は制御信号の電位、（ｂ）はメモリセルデータ
‘０’読み出し時のビット線ＢＬ１，ＢＬ２の電位、
（ｃ）はメモリセルデータ‘１’読み出し時のビット線
ＢＬ１，ＢＬ２の電位である。

【００７４】図５における制御信号のＬｏｗ時の電位は
接地電圧ＶＳＳ、Ｈｉｇｈ時の電位は電源電圧ＶＤＤと
するが、内部電源回路を使用している場合は、Ｈｉｇｈ
時の電位を内部電圧ＶＩＮＴにしてもよい。

【００７５】また、ここでは、オフセット制御信号ＯＦ
Ｓの電位は電源電圧ＶＤＤ一定とし、Ｎ型ＭＯＳトラン
ジスタ３１のしきい値電圧Ｖｔｎは、メモリセルＭＣ１
のデータ‘０’読み出し時のビット線信号電圧（電源電
圧ＶＤＤを基準とする電位差）の絶対値とデータ‘１’
読み出し時のビット線信号電圧（電源電圧ＶＤＤを基準
とする電位差）の絶対値の中間値とする。

【００７６】なお、本実施の形態ではビット線を電源電
圧ＶＤＤプリチャージとし、センスアンプ２０ＡのＰ型
ＭＯＳトランジスタ２１，２２はデータ感知としては作
用しないため、センスアンプ制御信号ＳＡＰの電位は電
源電圧ＶＤＤ一定とする。

【００７７】メモリセルＭＣ１のデータが‘０’の場合
を説明する。制御信号のシーケンスは図５（ａ）、ビッ
ト線ＢＬ１，ＢＬ２のシーケンスは図５（ｂ）である。
時間ｔ０以前の段階で、ビット線ＢＬ１およびＢＬ２を
電源電圧ＶＤＤにプリチャージしておく。

【００７８】時間ｔ０でワード線ＷＬ１をＨｉｇｈにし
て、メモリセルトランジスタＴｒ１をオンし、時間ｔ１
でプレート線ＰＬ１をＬｏｗにすると、強誘電体キャパ
シタＣ１の電荷がプレート線ＰＬ１とビット線ＢＬ１の
間で再分配されることにより、ビット線ＢＬ１に強誘電
体キャパシタＣ１の信号が読み出される。

【００７９】つぎに、時間ｔ２でセンスアンプ制御信号
ＳＡＮをＨｉｇｈからＬｏｗに遷移させる。ノードＳＡ
Ｎ２はセンスアンプ制御信号ＳＡＮに直接接続されてい
るため、ノードＳＡＮ２の電位とセンスアンプ制御信号
ＳＡＮの電位は同じになる。一方、ノードＳＡＮ１はノ
ードＳＡＮ２の電位がＶＤＤ−Ｖｔｎ以下になるまで電
源電圧ＶＤＤのままである。

【００８０】センスアンプ制御信号ＳＡＮの電位がＶＤ
Ｄ−Ｖｔｎより下がった時点で、Ｎ型ＭＯＳトランジス
タ３１がオンし、ノードＳＡＮ１の電位がセンスアンプ
制御信号ＳＡＮに追随して下降する。このときＮ型ＭＯ
Ｓトランジスタ２３のソースであるノードＳＡＮ１は、
Ｎ型ＭＯＳトランジスタ２４のソースであるノードＳＡ
Ｎ２よりもＶｔｎ高い状態であり、この差がセンスアン
プのオフセットレベルとなる。図５（ｂ）中の点線がそ
のオフセットレベルを示し、見かけ上のビット線ＢＬ２
の電位となる。

【００８１】結局、このセンスアンプのオフセットレベ
ルは、ビット線ＢＬ１に対するリファレンスレベルとな
る。データ‘０’読み出し時では、ビット線ＢＬ１の電
位がオフセットレベルよりも小さいため、ビット線ＢＬ
１は接地電圧ＶＳＳに、ビット線ＢＬ２は電源電圧ＶＤ
Ｄまで増幅される。

【００８２】以上のような動作により、メモリセルＭＣ
１のデータ‘０’を読み出すことができる。また、メモ
リセルＭＣ１のデータが‘１’である場合は、図５
（ｃ）に示すようにビット線ＢＬ１の信号電位が点線で
示されるオフセットレベルよりも大きいため、ビット線
ＢＬ１は電源電圧ＶＤＤに、ビット線ＢＬ２は接地電圧
ＶＳＳにまで増幅され、データ‘１’を読み出すことが
できる。

【００８３】以上のように、ノードＳＡＮ１，ＳＡＮ２
の間にＮ型ＭＯＳトランジスタ３１を付加接続し、セン
スアンプ２０Ａにオフセットを発生させることにより、
ダミーセルを用いることなく、リファレンスレベルを発
生させることができる。

【００８４】図６は本発明の第４の実施の形態における
強誘電体メモリ装置の構成を示す回路図である。図６に
おいて、１０Ａはメモリセルアレイ、Ｔｒ１はメモリセ
ルトランジスタ、Ｃ１は強誘電体キャパシタ、ＭＣ１は
メモリセル、ＷＬ１はワード線、ＢＬ１，ＢＬ２はビッ
ト線、ＤＬ１，ＤＬ２はデータ線、ＰＬ１はプレート
線、２０Ｃはセンスアンプ、２７，２８はＮ型ＭＯＳト
ランジスタ、３１はＮ型ＭＯＳトランジスタである。

【００８５】メモリセルアレイ１０ＡおよびＮ型ＭＯＳ
トランジスタ３１の構成は、第３の実施の形態を示す図
４と同様のものである。図４の構成と異なるのは、デー
タ線ＤＬ１，ＤＬ２が追加されている点と、センスアン
プ２０Ｃにおいて、Ｎ型ＭＯＳトランジスタ２７のゲー
トがビット線ＢＬ１に、ドレインがデータ線ＤＬ１に、
ソースがノードＳＡＮ２に接続され、Ｎ型ＭＯＳトラン
ジスタ２８のゲートがビット線ＢＬ２に、ドレインがデ
ータ線ＤＬ２に、ソースがノードＳＡＮ１に接続されて
いる点である。

【００８６】第４の実施の形態の動作についても、図６
のＮ型ＭＯＳトランジスタ２７を図４におけるＮ型ＭＯ
Ｓトランジスタ２５、図６のＮ型ＭＯＳトランジスタ２
８を図４におけるＮ型ＭＯＳトランジスタ２４と対応さ
せれば、第３の実施の形態を示す図５と同様のものとな
る。つまり、Ｎ型ＭＯＳトランジスタ３１により、セン
スアンプ制御信号ＳＡＮの伝達が、ノードＳＡＮ２より
もノードＳＡＮ１の方が遅くなり、センスアンプ２０Ｃ
にオフセットが発生する。

【００８７】以上のように、第４の実施の形態で示した
回路構成においても、Ｎ型ＭＯＳトランジスタ３１によ
り、センスアンプにオフセットを発生でき、ダミーセル
を用いることなく、リファレンスレベルを発生できる。

【００８８】つぎに、本発明の第１または第２の実施の
形態における強誘電体メモリ装置のオフセットレベル設
定について図７を参照しながら説明する。

【００８９】図７は、図１または図３のＰ型ＭＯＳトラ
ンジスタ３０のゲート入力であるオフセット制御信号Ｏ
ＦＳの電位Ｖｇとセンス動作時のオフセットレベルＶｏ
ｆｆｓｅｔの関係を示したグラフである。横軸はオフセ
ット制御信号ＯＦＳの電位Ｖｇ、縦軸はセンス動作時の
オフセットレベルＶｏｆｆｓｅｔである。

【００９０】オフセットレベルＶｏｆｆｓｅｔは、Ｐ型
ＭＯＳトランジスタ３０におけるトランジスタがオンす
るソースの電位となる。例えば、ゲート入力が接地電圧
ＶＳＳの場合は、ソース電位を−Ｖｔｐにすれば、Ｐ型
ＭＯＳトランジスタ３０がオンするため、オフセットレ
ベルＶｏｆｆｓｅｔは−Ｖｔｐとなる。

【００９１】結局、オフセットレベルＶｏｆｆｓｅｔ
は、Ｐ型ＭＯＳトランジスタ３０のゲート電位をＶｇ、
Ｐ型ＭＯＳトランジスタ３０のしきい値電圧をＶｔｐと
したとき、Ｖｏｆｆｓｅｔ＝Ｖｇ−Ｖｔｐで表される。

【００９２】上記第１または第２の実施の形態の強誘電
体メモリ装置の動作説明では、Ｐ型ＭＯＳトランジスタ
３０のしきい値電圧Ｖｔｐの絶対値を、メモリセルＭＣ
１のデータ‘０’読み出し時のビット線信号電圧（接地
電圧ＶＳＳを基準とする電位差）とデータ‘１’読み出
し時のビット線信号電圧（接地電圧ＶＳＳを基準とする
電位差）の中間値としたが、あらかじめ、メモリセルＭ
Ｃ１のデータ‘０’読み出し時のビット線信号電圧と、
データ‘１’読み出し時のビット線信号電圧、そしてＰ
型ＭＯＳトランジスタ３０のしきい値電圧Ｖｔｐが分か
れば、図７に示した関係より最適なオフセット制御信号
ＯＦＳの電位Ｖｇを設定することができる。

【００９３】つぎに、本発明の第３または第４の実施の
形態における強誘電体メモリ装置のオフセットレベル設
定について図８を参照しながら説明する。

【００９４】図８は、図４または図６のＮ型ＭＯＳトラ
ンジスタ３１のゲート入力であるオフセット制御信号Ｏ
ＦＳの電位とセンス動作時のオフセットレベルＶｏｆｆ
ｓｅｔの関係を示したグラフである。横軸はオフセット
制御信号ＯＦＳの電位Ｖｇ、縦軸はセンス動作時のオフ
セットレベルＶｏｆｆｓｅｔである。

【００９５】オフセットレベルＶｏｆｆｓｅｔは電源電
圧ＶＤＤを基準としてある。オフセットレベルＶｏｆｆ
ｓｅｔは、Ｎ型ＭＯＳトランジスタ３１におけるトラン
ジスタがオンするソースの電位をＶｓｏｎとしたとき、
Ｖｓｏｎ−ＶＤＤとなる。例えば、ゲート入力が電源電
圧ＶＤＤの場合は、ソース電位をＶＤＤ−Ｖｔｎにすれ
ば、Ｎ型ＭＯＳトランジスタがオンするため、オフセッ
トレベルＶｏｆｆｓｅｔは−Ｖｔｎとなる。

【００９６】結局、オフセットレベルＶｏｆｆｓｅｔ
は、Ｎ型ＭＯＳトランジスタ３１のゲート電位をＶｇ、
Ｎ型ＭＯＳトランジスタ３１のしきい値電圧をＶｔｎ、
電源電圧ＶＤＤとしたとき、Ｖｏｆｆｓｅｔ＝（Ｖｇ−Ｖｔｎ）−ＶＤＤで表される。

【００９７】上記第３または第４の実施の形態の強誘電
体メモリ装置の動作説明では、Ｎ型ＭＯＳトランジスタ
３１のしきい値電圧Ｖｔｎを、メモリセルＭＣ１のデー
タ‘０’読み出し時のビット線信号電圧（電源電圧ＶＤ
Ｄを基準とする電位差）の絶対値とデータ‘１’読み出
し時のビット線信号電圧（電源電圧ＶＤＤを基準とする
電位差）の絶対値の中間値としたが、あらかじめ、メモ
リセルＭＣ１のデータ‘０’読み出し時のビット線信号
電圧と、データ‘１’読み出し時のビット線信号電圧、
そしてＮ型ＭＯＳトランジスタ３１のしきい値電圧Ｖｔ
ｎが分かれば、図８に示した関係より最適なオフセット
制御信号ＯＦＳの電位Ｖｇを設定することができる。

【００９８】つぎに、本発明の第５の実施の形態におけ
る強誘電体メモリ装置について、図９を参照しながら説
明する。

【００９９】図９は、本発明の第１〜第４の実施の形態
の強誘電体メモリ装置の回路図を示す図１、図３、図
４、図６におけるオフセット制御信号ＯＦＳを発生する
回路を示す回路図である。図９において、Ｒ１〜Ｒ６は
抵抗、Ｆ１〜Ｆ６はヒューズ、６０Ａはパッドである。
上記の抵抗およびヒューズの数は任意であるが、図９で
は６つの場合を示している。

【０１００】抵抗Ｒ１〜Ｒ６は、電源電圧ＶＤＤと接地
電圧ＶＳＳの間に直列に接続されている。ヒューズＦ１
〜Ｆ６はそれぞれ抵抗Ｒ１〜Ｒ６に並列に接続されてい
る。オフセット制御信号ＯＦＳは抵抗Ｒ３と抵抗Ｒ４の
間、すなわち抵抗Ｒ３，Ｒ４の接続点から出力される。
パッド６０Ａはオフセット制御信号ＯＦＳに接続され、
チップ外部よりオフセット制御信号ＯＦＳを観測するこ
とと、チップ外部よりオフセット制御信号ＯＦＳに所定
の電圧を印加することを可能とする。

【０１０１】抵抗Ｒ１〜Ｒ６の抵抗をヒューズＦ１〜Ｆ
６の抵抗よりも大きくすることにより、ヒューズＦ１〜
Ｆ６を切断するか否かで、オフセット制御信号ＯＦＳの
電位を電源電圧ＶＤＤから接地電圧ＶＳＳまで任意に設
定することができる。例えば、ヒューズＦ１〜Ｆ４を切
断すれば、オフセット制御信号ＯＦＳの電位は、（Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４））×ＶＤＤに設定される。

【０１０２】なお、図９では、電源電圧ＶＤＤと接地電
圧ＶＳＳの間に抵抗Ｒ１〜Ｒ６を直列接続しているが、
電源電圧ＶＤＤの代わりに内部電圧ＶＩＮＴ、接地電圧
ＶＳＳの代わりに基板電圧ＶＢＢ等の負の電圧を用いて
もよい。特に、接地電圧ＶＳＳの代わりに基板電圧ＶＢ
Ｂ等の負の電圧を用いた場合は、第１および第２の実施
の形態において、図７に示すオフセット制御信号ＯＦＳ
とオフセットレベルの関係より、オフセットレベルを０
Ｖまで設定することが可能となる。また、抵抗Ｒ１〜Ｒ
６の変わりにノーマリーオンのトランジスタを用いても
同様の効果が得られる。

【０１０３】つぎに、図９のオフセット制御信号発生回
路の使用方法について説明する。まず、パッド６０Ａに
チップ外部よりさまざまな電圧を印加しながら強誘電体
メモリ装置の読み出し動作の試験を行う。その結果、試
験対象のチップに対して最適なオフセット制御信号ＯＦ
Ｓの設定電位を検出することができる。つぎに、その設
定電位をもとにヒューズＦ１〜Ｆ６をレーザーカッター
等を用いて切断すれば、その試験対象のチップに対して
最適なオフセット制御信号ＯＦＳの電圧を設定すること
ができる。そして、上記の手続きの１チップ毎に行え
ば、１チップ毎に最適なオフセット制御信号ＯＦＳの電
位を設定することができる。

【０１０４】なお、パッド６０Ａは上記ではチップ外部
から電圧を印加する手段として用いていたが、パッド６
０Ａを介してオフセット制御信号ＯＦＳの電位を測定す
ることで、オフセット制御信号発生回路が所望のオフセ
ット制御信号ＯＦＳを発生しているかどうかの試験を行
うことも可能となる。

【０１０５】以上のように、図９のオフセット制御信号
発生回路を用いることにより、設計後においてもリファ
レンスレベルを調整することができるため、量産化等に
おけるサンプルの特性バラツキに対して、常に読み出し
動作のマージンを確保することができる。

【０１０６】つぎに、本発明の第６の実施の形態におけ
る強誘電体メモリ装置について、図１０、図１１を参照
しながら説明する。

【０１０７】図１０は、本発明の第１〜第４の実施の形
態の強誘電体メモリ装置の回路図を示す図１、図３、図
４、図６におけるオフセット制御信号ＯＦＳを発生させ
る回路を示すブロック図である。図１０において、６０
Ｂはパッド、７０はオフセット制御信号発生回路、８０
はオフセット設定用メモリセルアレイ、９０はオフセッ
ト設定回路、１００は書き込み回路、１１０は読み出し
回路である。

【０１０８】パッド６０Ｂの構成は、上記第５の実施の
形態の強誘電体メモリ装置を示す図９と同様のものであ
る。オフセット制御信号発生回路７０は、オフセット制
御信号ＯＦＳを発生する回路である。オフセット設定用
メモリセルアレイ８０は、本体メモリセルとは別に設け
られたオフセット設定データを格納するメモリセルアレ
イである。オフセット設定回路９０は、オフセット設定
用メモリセルアレイ８０のデータを読み出し、そのデー
タにもとづいてオフセット制御信号発生回路７０の設定
を行う回路である。書き込み回路１００は、チップ外部
より入力されるデータをオフセット設定用メモリセルア
レイ８０に書きこむ回路である。読み出し回路１１０
は、オフセット設定用メモリセルアレイ８０のデータを
チップ外部に読み出す回路である。なお、書き込み回路
１００および読み出し回路１１０における、チップ外部
から入出力されるデータは、図１０においてＩ／Ｏと示
してある。

【０１０９】図１１は、図１０におけるオフセット制御
信号発生回路７０の具体構成を示す回路図である。図１
１において、Ｒ１〜Ｒ６は抵抗、ＳＷ７１〜ＳＷ７６は
スイッチ、７１〜７６はインバータ、７１ａ〜７６ａは
Ｎ型ＭＯＳトランジスタ、７１ｂ〜７６ｂはＰ型ＭＯＳ
トランジスタである。上記の抵抗、スイッチ、インバー
タの数は任意であるが、図１１では６つの場合を示して
いる。また、制御信号ＲＯ１〜ＲＯ６は、図１０におけ
るオフセット設定回路９０より出力される。

【０１１０】抵抗Ｒ１〜Ｒ６は、電源電圧ＶＤＤと接地
電圧ＶＳＳの間に直列に接続されている。オフセット制
御信号ＯＦＳは抵抗Ｒ３と抵抗Ｒ４の間、すなわち抵抗
Ｒ３，Ｒ４の接続点から出力される。インバータ７１〜
７６はそれぞれ制御信号ＲＯ１〜ＲＯ６を入力とし、制
御信号ＲＯ１〜ＲＯ６の反転データを出力する。

【０１１１】スイッチＳＷ７１〜ＳＷ７６はそれぞれ抵
抗Ｒ１〜Ｒ６に並列に接続され、Ｎ型ＭＯＳトランジス
タ７１ａ〜７６ａのゲート入力はそれぞれインバータ７
１〜７６の出力とし、Ｐ型ＭＯＳトランジスタ７１ｂ〜
７６ｂのゲート入力はそれぞれ制御信号ＲＯ１〜ＲＯ６
としている。

【０１１２】制御信号ＲＯ１〜ＲＯ６をＨｉｇｈにする
ことにより、それぞれスイッチＳＷ７１〜ＳＷ７６をオ
ンすることができる。また、制御信号ＲＯ１〜ＲＯ６を
Ｌｏｗにすることにより、それぞれスイッチＳＷ７１〜
ＳＷ７６をオフすることができる。

【０１１３】抵抗Ｒ１〜Ｒ６の抵抗をスイッチＳＷ７１
〜ＳＷ７６のオン抵抗よりも大きくすることにより、ス
イッチＳＷ７１〜ＳＷ７６のオン／オフ状態により、オ
フセット制御信号ＯＦＳの電位を電源電圧ＶＤＤから接
地電圧ＶＳＳまで任意に設定することができる。例え
ば、制御信号ＲＯ１〜ＲＯ４をＨｉｇｈ、ＲＯ５〜ＲＯ
６をＬｏｗにすると、オフセット制御信号ＯＦＳの電位
は、（Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４））×ＶＤＤに設定される。

【０１１４】なお、図１１では、電源電圧ＶＤＤと接地
電圧ＶＳＳの間に抵抗Ｒ１〜Ｒ６を直列接続している
が、電源電圧ＶＤＤの代わりに内部電圧ＶＩＮＴ、接地
電圧ＶＳＳの代わりに基板電圧ＶＢＢ等の負の電圧を用
いてよい。特に、接地電圧ＶＳＳの代わりに基板電圧Ｖ
ＢＢ等の負の電圧を用いた場合は、第１および第２の実
施の形態において、図７に示すオフセット制御信号ＯＦ
Ｓとオフセットレベルの関係より、オフセットレベルを
０Ｖまで設定することが可能となる。また、抵抗Ｒ１〜
Ｒ６の変わりにノーマリーオンのトランジスタを用いて
も同様の効果が得られる。

【０１１５】つぎに、オフセット制御信号ＯＦＳの設定
および図１０、図１１のオフセット制御信号発生回路の
使用方法について説明する。

【０１１６】まず、オフセット制御信号ＯＦＳの設定に
ついて説明する。所望のオフセットレベルにもとづいた
制御信号ＲＯ１〜ＲＯ６のデータをＩ／Ｏ端子より、書
き込み回路１００を通じて、オフセット設定用メモリセ
ルアレイ８０に書き込む。オフセット設定回路９０は、
そのデータをオフセット設定用メモリセルアレイ８０か
ら読み出し、オフセット制御信号発生回路７０に制御信
号ＲＯ１〜ＲＯ６を出力する。オフセット制御信号発生
回路７０では、上で説明したように、制御信号ＲＯ１〜
ＲＯ６の信号にもとづいてオフセット制御信号ＯＦＳを
発生する。以上の方法により、外部よりオフセット制御
信号ＯＦＳを設定することができる。

【０１１７】つぎに、図１０、図１１のオフセット制御
信号発生回路の使用方法について説明する。まず、上で
説明したオフセット制御信号ＯＦＳの設定方法により、
さまざまなオフセット制御信号ＯＦＳの電位を設定しな
がら強誘電体メモリ装置の読み出し動作の試験を行う。
その結果、試験対象のチップに対して最適なオフセット
制御信号ＯＦＳの設定電位を検出することができる。つ
ぎに、その設定電位を再度設定すれば、その試験対象の
チップに対して最適なオフセット制御信号ＯＦＳの電位
を設定することができる。そして、上記の手続きの１チ
ップ毎に行えば、１チップ毎に最適なオフセット制御信
号ＯＦＳの電圧を設定することができる。

【０１１８】なお、読み出し回路１１０は、オフセット
設定用メモリセルアレイ８０のデータを外部に出力する
回路である。この回路の使用により、オフセット設定用
メモリセルアレイ８０に正しくデータを書き込むことが
できたか否かを試験することができる。

【０１１９】また、パッド６０Ｂは、上記オフセット制
御信号ＯＦＳの設定方法を用いなくともチップ外部から
オフセット制御信号ＯＦＳの電圧を印加することを可能
とする。パッド６０Ｂを用いて、外部よりさまざまな電
圧を印加しながら強誘電体メモリ装置の読み出し動作の
試験を行ない、最適なオフセット制御信号ＯＦＳの電位
を検出してもよい。その他に、パッド６０Ｂを介してオ
フセット制御信号ＯＦＳの電位を測定することで、オフ
セット制御信号発生回路７０が所望のオフセット制御信
号ＯＦＳの電位を発生しているか否かの試験を行うこと
も可能となる。

【０１２０】以上のように、図１０、図１１のオフセッ
ト制御信号発生回路を用いることにより、設計後におい
てもリファレンスレベルを調整することができるため、
量産化等におけるサンプルの特性バラツキに対して、常
に読み出し動作のマージンを確保することができる。

【０１２１】また、図１０、図１１の回路を用いたとき
の特徴として、切断加工を必要とするヒューズを用いて
いないため、チップをパッケージに封止したあとでも、
オフセット制御信号ＯＦＳの電位を設定することができ
る。

【０１２２】図１２は本発明の第７の実施の形態におけ
る強誘電体メモリ装置の構成を示す回路図である。図１
２において、１０Ｂはメモリセルアレイ、Ｔｒ１，Ｔｒ
２はメモリセルトランジスタ、Ｃ１，Ｃ２は強誘電体キ
ャパシタ、ＭＣ１，ＭＣ２はメモリセル、ＷＬ１，ＷＬ
２はワード線、ＢＬ１，ＢＬ２はビット線、ＰＬ１，Ｐ
Ｌ２はプレート線、２０Ａはセンスアンプ、２１，２２
はＰ型ＭＯＳトランジスタ、２３，２４はＮ型ＭＯＳト
ランジスタ、３０はＰ型ＭＯＳトランジスタ、４０はプ
リチャージ回路、４１，４２はＮ型ＭＯＳトランジス
タ、５０は選択回路、ＳＷ１，ＳＷ２はスイッチ、５１
はインバータ、５２，５５はＮ型ＭＯＳトランジスタ、
５３，５４はＰ型ＭＯＳトランジスタである。

【０１２３】メモリセルトランジスタＴｒ１、強誘電体
キャパシタＣ１、メモリセルＭＣ１、ワード線ＷＬ１、
ビット線ＢＬ１，ＢＬ２、プレート線ＰＬ１、センスア
ンプ２０Ａ、Ｐ型ＭＯＳトランジスタ２１，２２、Ｎ型
ＭＯＳトランジスタ２３，２４、Ｐ型ＭＯＳトランジス
タ３０の構成は、第１の実施の形態を示す図１と同様の
ものである。

【０１２４】図１の構成と異なるのは、メモリセルアレ
イ１０Ｂにおいて、メモリセルトランジスタＴｒ２、強
誘電体キャパシタＣ２、メモリセルＭＣ２、ワード線Ｗ
Ｌ２、プレート線ＰＬ２を付加した点と、プリチャージ
回路４０および選択回路５０を付加した点である。

【０１２５】メモリセルＭＣ２がメモリセルＭＣ１と異
なる点は、メモリセルトランジスタＴｒ２の一方のソー
ス・ドレインがビット線ＢＬ２に接続されている点であ
る。メモリセルＭＣ２は、ワード線ＷＬ２により選択さ
れ、プレート線ＰＬ２を駆動することにより、ビット線
ＢＬ２に強誘電体キャパシタＣ２のデータが読み出され
る。

【０１２６】プリチャージ回路４０は、ノードＳＡＰ
１，ＳＡＰ２を接地電圧ＶＳＳにプリチャージする回路
である。Ｎ型ＭＯＳトランジスタ４１，４２のゲートは
ともにプリチャージ信号ＳＰＣに接続され、ソースはと
もに接地電圧ＶＳＳに接続され、ドレインはそれぞれノ
ードＳＡＰ１およびＳＡＰ２に接続される。プリチャー
ジ信号ＳＰＣをＨｉｇｈにすることにより、Ｎ型ＭＯＳ
トランジスタ４１，４２をオンして、ノードＳＡＰ１お
よびＳＡＰ２を接地電圧ＶＳＳにプリチャージする。

【０１２７】選択回路５０は、センスアンプ制御信号Ｓ
ＡＰをノードＳＡＰ１に接続するかノードＳＡＰ２に接
続するかを選択する回路である。インバータ５１は選択
信号ＳＥＬを入力とし、選択信号ＳＥＬの反転信号を出
力する。

【０１２８】スイッチＳＷ１はＮ型ＭＯＳトランジスタ
５２のゲートをインバータ５１の出力、Ｐ型ＭＯＳトラ
ンジスタ５３のゲートを選択信号ＳＥＬとするトランス
ミッションゲートで、センスアンプ制御信号ＳＡＰをノ
ードＳＡＰ１に接続する。スイッチＳＷ２はＰ型ＭＯＳ
トランジスタ５４のゲートをインバータ５１の出力、Ｎ
型ＭＯＳトランジスタ５５のゲートを選択信号ＳＥＬと
するトランスミッションゲートで、センスアンプ制御信
号ＳＡＰをノードＳＡＰ２に接続する。

【０１２９】選択信号ＳＥＬの入力がＬｏｗの場合はス
イッチＳＷ１がオン、スイッチＳＷ２がオフとなり、セ
ンスアンプ制御信号ＳＡＰをノードＳＡＰ１に接続す
る。また、選択信号ＳＥＬの入力がＨｉｇｈの場合はス
イッチＳＷ１がオフ、スイッチＳＷ２がオンとなり、セ
ンスアンプ制御信号ＳＡＰをノードＳＡＰ２に接続す
る。リファレンスレベルを調整することができるため、
量産化等におけるサンプルの特性バラツキに対して、常
に読み出し動作のマージンを確保することができる。

【０１３０】以下、本発明の第７の実施の形態における
強誘電体メモリ装置の読み出しの動作について図１３を
参照しながら説明する。図１３は第７の実施の形態の強
誘電体メモリ装置の動作を示すタイムシーケンス図で、
（ａ）は制御信号の電位、（ｂ）はメモリセルデータ
‘０’読み出し時のビット線ＢＬ１，ＢＬ２の電位、
（ｃ）はメモリセルデータ‘１’読み出し時のビット線
ＢＬ１，ＢＬ２の電位である。

【０１３１】ここでは、メモリセルＭＣ１のデータを読
み出す場合を説明する。図１３における制御信号のＬｏ
ｗ時の電位は接地電圧ＶＳＳ、Ｈｉｇｈ時の電位は電源
電圧ＶＤＤとするが、内部電源回路を使用している場合
は、Ｈｉｇｈ時の電位を内部電圧ＶＩＮＴにしてもよ
い。また、ここでは、オフセット制御信号ＯＦＳの電位
は接地電圧ＶＳＳ一定とし、Ｐ型ＭＯＳトランジスタ３
０のしきい値電圧Ｖｔｐの絶対値は、メモリセルＭＣ１
のデータ‘０’読み出し時のビット線信号電圧（接地電
圧ＶＳＳを基準とする電位差）とデータ‘１’読み出し
時のビット線信号電圧（接地電圧ＶＳＳを基準とする電
位差）の中間値とする。

【０１３２】なお、本実施の形態ではビット線を接地電
圧ＶＳＳプリチャージとし、センスアンプ２０ＡのＮ型
ＭＯＳトランジスタ２３、２４はデータ感知としては作
用しないため、センスアンプ制御信号ＳＡＮの電位は接
地電圧ＶＳＳ一定とする。

【０１３３】メモリセルＭＣ１のデータが‘０’の場合
を説明する。制御信号のシーケンスは図１３（ａ）、ビ
ット線ＢＬ１，ＢＬ２のシーケンスは図１３（ｂ）であ
る。時間ｔ０以前の段階で、ビット線ＢＬ１およびＢＬ
２を接地電圧ＶＳＳにプリチャージしておく。

【０１３４】なお、時間ｔ０，ｔ１，ｔ２の動作につい
ては、第１の実施の形態の動作を示す図２と同様である
ため、説明を簡略する。

【０１３５】時間ｔ０，ｔ１を経て、メモリセルＭＣ１
のデータをビット線ＢＬ１に読み出したあと、時間ｔａ
で、プリチャージ信号ＳＰＣをＨｉｇｈにすると、Ｎ型
ＭＯＳトランジスタ４１，４２がオンして、ノードＳＡ
Ｐ１，ＳＡＰ２を接地電圧ＶＳＳにプリチャージする。

【０１３６】つぎに、時間ｔｂで選択信号ＳＥＬをＨｉ
ｇｈにして、スイッチＳＷ１をオフ、スイッチＳＷ２を
オンにする。この選択動作により、ノードＳＡＰ２はセ
ンスアンプ制御信号ＳＡＰに接続され、ノードＳＡＰ１
はＰ型ＭＯＳトランジスタ３０を介してセンスアンプ制
御信号ＳＡＰに接続される。その後はｔ２でセンスアン
プ制御信号ＳＡＰを駆動することにより、ビット線ＢＬ
１，ＢＬ２のデータを増幅する。

【０１３７】メモリセルＭＣ２のデータを読み出すとき
は、ワード線の選択をＷＬ１からＷＬ２に、プレート線
の選択をＰＬ１からＰＬ２に、選択信号ＳＥＬのＨｉｇ
ｈ入力をＬｏｗ入力に変更すればよい。選択信号ＳＥＬ
のＨｉｇｈ入力をＬｏｗ入力に変更することによって、
選択回路５０において、スイッチＳＷ１がオン、スイッ
チＳＷ２がオフとなり、ノードＳＡＰ１はセンスアンプ
制御信号ＳＡＰに接続され、ノードＳＡＰ２はＰ型ＭＯ
Ｓトランジスタ３０を介してセンスアンプ制御信号ＳＡ
Ｐに接続される。また、メモリセルＭＣ２のデータはビ
ット線ＢＬ２に読み出される。

【０１３８】なお、上記動作では、選択信号ＳＥＬの起
動をプリチャージ信号ＳＰＣのあとに行ったが、プリチ
ャージ信号ＳＰＣに先だって行ってもよい。また、選択
信号ＳＥＬの起動とプリチャージ信号ＳＰＣの起動をワ
ード線ＷＬ１の起動とプレート線ＰＬ１の起動のあとに
行ったが、ワード線ＷＬ１の起動とプレート線ＰＬ１の
起動に先だって行ってもよい。

【０１３９】プリチャージ回路４０を設けることによ
り、第１の実施の形態の強誘電体メモリ装置に対して、
ノードＳＡＰ１およびＳＡＰ２のプリチャージが確実に
行えるため、読み出し精度の高い回路構成を実現でき
る。

【０１４０】また、選択回路５０を設けることにより、
第１の実施の形態の強誘電体メモリ装に対して、ビット
線ＢＬ２にもメモリセルを接続してデータを読み出すこ
とができるため、より高密度のメモリセルアレイを実現
することができる。

【０１４１】なお、上記第７の実施の形態の強誘電体メ
モリは、上記第１の実施の形態の強誘電体メモリ装置に
プリチャージ回路４０および選択回路５０を付加した構
成としているが、上記第２〜第４の実施の形態の強誘電
体メモリ装置に対してもプリチャージ回路４０および選
択回路５０を付加することで、同様の効果が得られるこ
とは明白である。このとき、第３および第４の実施の形
態の強誘電体メモリ装置では、プリチャージ回路４０の
構成として、Ｎ型ＭＯＳトランジスタ４１，４２の代わ
りにＰ型ＭＯＳトランジスタを用い、電源電圧ＶＤＤに
プリチャージする構成にする等の変更が必要である。

【０１４２】ここで、各実施の形態の効果について説明
する。

【０１４３】上記第１または第２の実施の形態の強誘電
体メモリ装置によると、Ｐ型ＭＯＳトランジスタ３０に
よりセンスアンプ２０Ａまたは２０Ｂにオフセットレベ
ルを発生するため、ダミーセルを用いることなくリファ
レンスレベルを発生させることができる。そのため、メ
モリセルとダミーセルのアクセス頻度の違いによる、リ
ファレンスレベルの変動の問題は発生しない。また、ダ
ミーセルに所定のデータを書き込む期間も必要としな
い。したがって、高速かつ信頼性の高い強誘電体メモリ
装置が可能となる。

【０１４４】上記第３または第４の実施の形態の強誘電
体メモリ装置によると、Ｎ型ＭＯＳトランジスタ３１に
よりセンスアンプ２０Ａまたは２０Ｃにオフセットレベ
ルを発生するため、ダミーセルを用いることなくリファ
レンスレベルを発生させることができる。そのため、メ
モリセルとダミーセルのアクセス頻度の違いによる、リ
ファレンスレベルの変動の問題は発生しない。また、ダ
ミーセルに所定のデータを書き込む期間も必要としな
い。したがって、信頼性の高い強誘電体メモリ装置が可
能となる。

【０１４５】また、オフセットレベルの設定について
は、オフセット制御信号ＯＦＳの電位を変えることによ
り、オフセットレベルを変更することができるため、強
誘電体メモリ装置の設計段階において、リファレンスレ
ベルの設計を容易にすることが可能となる。

【０１４６】上記第５または第６の実施の形態の強誘電
体メモリ装置によると、抵抗Ｒ１〜Ｒ６とヒューズＦ１
〜Ｆ６あるいはスイッチＳＷ７１〜ＳＷ７６を用いるこ
とにより、強誘電体メモリ装置の設計後においても容易
にリファレンスレベルを変更することができるため、量
産化等におけるサンプルの特性ばらつきに対して、常に
読み出し動作のマージンを確保することが可能となる。

【０１４７】上記第７の実施の形態の強誘電体メモリ装
置によると、上記第１〜第４の実施の形態の強誘電体メ
モリ装置の特徴に加え、プリチャージ回路４０を設ける
ことにより、ノードＳＡＰ１およびノードＳＡＰ２のプ
リチャージが確実に行えるため、より高い精度で読み出
し動作を行うことが可能となる。また、選択回路５０を
設けることによりビット線ＢＬ２に対してもメモリセル
を接続してデータを読み出すことができるため、より高
密度のメモリセルアレイを構成することが可能となる。

【０１４８】

【発明の効果】本発明の請求項１〜請求項５記載の強誘
電体メモリ装置によれば、センスアンプの制御端子間に
トランジスタを付加することにより、ダミーセルを用い
ることなくリファレンスレベルを発生させることができ
るため、高速かつ信頼性の高い強誘電体メモリ装置が可
能となる。

【０１４９】本発明の請求項６または請求項７の強誘電
体メモリ装置によれば、オフセット発生用のＭＯＳトラ
ンジスタのゲート電位を設定することによりセンスアン
プのオフセットレベルを設定することができるため、強
誘電体メモリ装置の設計段階において、リファレンスレ
ベルの設計を容易にすることが可能となる。

【０１５０】本発明の請求項８記載の強誘電体メモリ装
置によれば、オフセット制御信号発生回路およびパッド
を設けたことにより、第３のＰ型ＭＯＳトランジスタの
ゲート電位を調整することができる。これによって、セ
ンスアンプのオフセットレベルを調整することが可能と
なる。その結果、強誘電体メモリ装置の設計後において
も容易にリファレンスレベルを変更することができるた
め、量産化等におけるサンプルの特性ばらつきに対し
て、常に読み出し動作のマージンを確保することが可能
となる。

【０１５１】本発明の請求項９記載の強誘電体メモリ装
置によれば、請求項８記載の強誘電体メモリ装置と同様
の効果を奏するほか、設計後においても。リファレンス
レベルを調整することができるため、量産化等における
サンプルの特性バラツキに対して、常に読み出し動作の
マージンを確保することができる。

【０１５２】本発明の請求項１０記載の強誘電体メモリ
装置によれば、請求項８記載の強誘電体メモリ装置と同
様の効果を奏するほか、切断加工を要するヒューズを使
用していないため、チップをパッケージに封止したあと
でも、オフセットレベルの設定することができる。

【０１５３】本発明の請求項１１記載の強誘電体メモリ
装置によれば、オフセット制御信号発生回路およびパッ
ドを設けたことにより、第３のＮ型ＭＯＳトランジスタ
のゲート電位を調整することができる。これによって、
センスアンプのオフセットレベルを調整することが可能
となる。その結果、強誘電体メモリ装置の設計後におい
ても容易にリファレンスレベルを変更することができる
ため、量産化等におけるサンプルの特性ばらつきに対し
て、常に読み出し動作のマージンを確保することが可能
となる。

【０１５４】本発明の請求項１２記載の強誘電体メモリ
装置によれば、請求項１１記載の強誘電体メモリ装置と
同様の効果を奏するほか、設計後においても。リファレ
ンスレベルを調整することができるため、量産化等にお
けるサンプルの特性バラツキに対して、常に読み出し動
作のマージンを確保することができる。

【０１５５】本発明の請求項１３記載の強誘電体メモリ
装置によれば、請求項１１記載の強誘電体メモリ装置と
同様の効果を奏するほか、切断加工を要するヒューズを
使用していないため、チップをパッケージに封止したあ
とでも、オフセットレベルの設定することができる。

【０１５６】本発明の請求項１４の強誘電体メモリ装置
によれば、プリチャージ回路を設けることにより、セン
スアンプの制御端子のプリチャージが確実に行えるた
め、より高い精度で読み出し動作を行うことができる。

【０１５７】本発明の請求項１５の強誘電体メモリ装置
によれば、選択回路を設けることにより、第１のビット
線だけでなく第２のビット線に対しても、メモリセルを
接続してデータを読み出すことができるため、より高密
度のメモリセルアレイを構成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における強誘電体メ
モリ装置の構成を示す回路図である。

【図２】本発明の第１の実施の形態における強誘電体メ
モリ装置の動作を示すタイムシーケンス図である。

【図３】本発明の第２の実施の形態における強誘電体メ
モリ装置の構成を示す回路図である。

【図４】本発明の第３の実施の形態における強誘電体メ
モリ装置の構成を示す回路図である。

【図５】本発明の第３の実施の形態における強誘電体メ
モリ装置の動作を示すタイムシーケンス図である。

【図６】本発明の第４の実施の形態における強誘電体メ
モリ装置の構成を示す回路図である。

【図７】本発明の第１または第２の実施の形態における
強誘電体メモリ装置のオフセットレベル設定について、
オフセット設定信号ＯＦＳとオフセットレベルの関係を
示すグラフである。

【図８】本発明の第３または第４の実施の形態における
強誘電体メモリ装置のオフセットレベル設定について、
オフセット設定信号ＯＦＳとオフセットレベルの関係を
示すグラフである。

【図９】本発明の第５の実施の形態における強誘電体メ
モリ装置の構成を示す回路図である。

【図１０】本発明の第６の実施の形態における強誘電体
メモリ装置の構成を示すブロック図である。

【図１１】本発明の第６の実施の形態における強誘電体
メモリ装置の構成を示す回路図である。

【図１２】本発明の第７の実施の形態における強誘電体
メモリ装置の構成を示す回路図である。

【図１３】本発明の第７の実施の形態における強誘電体
メモリ装置の動作を示すタイムシーケンス図である。

【図１４】従来の強誘電体メモリ装置を示す回路図であ
る。

【符号の説明】

１０Ａ，１０Ｂメモリセルアレイ２０Ａ，２０Ｂ，２０Ｃセンスアンプ２１，２２，２５，２６Ｐ型ＭＯＳトランジスタ２３，２４，２７，２８Ｎ型ＭＯＳトランジスタ３０Ｐ型ＭＯＳトランジスタ３１Ｎ型ＭＯＳトランジスタ４０プリチャージ回路４１，４２Ｎ型ＭＯＳトランジスタ５０選択回路５１インバータ５２，５５Ｎ型ＭＯＳトランジスタ５３，５４Ｐ型ＭＯＳトランジスタ６０Ａ，６０Ｂパッド７０オフセット制御信号発生回路７１〜７６インバータ７４ａ〜７６ａＮ型ＭＯＳトランジスタ７４ｂ〜７６ｂＰ型ＭＯＳトランジスタ８０オフセット設定用メモリセルアレイ９０オフセット設定回路１００書き込み回路１１０読み出し回路ＭＣ，ＭＣ１，ＭＣ２メモリセルＤＭＣダミーメモリセルＣ，ＤＣ，Ｃ１，Ｃ２強誘電体キャパシタＴｒ，ＤＴｒ，Ｔｒ１，Ｔｒ２メモリセルトランジ
スタＷＬ，ＤＷＬ，ＷＬ１，ＷＬ２ワード線ＢＬ１，ＢＬ２ビット線ＤＬ１，ＤＬ２データ線ＰＬ，ＤＰＬ，ＰＬ１，ＰＬ２プレート線ＳＡＰ０，ＳＡＰ１，ＳＡＰ２ノードＳＡＮ０，ＳＡＮ１，ＳＡＮ２ノードＳＷ１，ＳＷ２，ＳＷ７１〜ＳＷ７６スイッチＲ１〜Ｒ６抵抗Ｆ１〜Ｆ６ヒューズ

Claims

【特許請求の範囲】

【請求項１】第１および第２のビット線と、第１のメ
モリセルアレイを構成するように前記第１のビット線に
第１のメモリセルトランジスタを介して接続された第１
の強誘電体キャパシタと、前記第１および第２のビット
線に接続され、前記第１および第２のビット線に対応し
た第１および第２の制御端子を有するセンスアンプと、
前記第１の制御端子と前記第２の制御端子の間に接続さ
れて前記センスアンプにオフセットを与えるトランジス
タとを備えた強誘電体メモリ装置。
【請求項２】前記センスアンプは、ゲートが前記第２
のビット線に、ドレインが前記第１のビット線に、ソー
スが前記第１の制御端子に接続される第１のＰ型ＭＯＳ
トランジスタと、ゲートが前記第１のビット線に、ドレ
インが前記第２のビット線に、ソースが前記第２の制御
端子に接続される第２のＰ型ＭＯＳトランジスタと、ゲ
ートが前記第２のビット線に、ドレインが前記第１のビ
ット線に、ソースが第３の制御端子に接続される第１の
Ｎ型ＭＯＳトランジスタと、ゲートが前記第１のビット
線に、ドレインが前記第２のビット線に、ソースが前記
第３の制御端子に接続される第２のＮ型ＭＯＳトランジ
スタとから構成され、前記トランジスタは、ソース・ドレインが前記第１およ
び第２の制御端子に接続される第３のＰ型ＭＯＳトラン
ジスタからなり、前記第２の制御端子に前記センスアン
プの制御信号が入力されることを特徴とする請求項１記
載の強誘電体メモリ装置。
【請求項３】前記センスアンプは、ゲートが前記第２
のビット線に、ドレインが第１のデータ線に、ソースが
前記第１の制御端子に接続される第１のＰ型ＭＯＳトラ
ンジスタと、ゲートが前記第１のビット線に、ドレイン
が第２のデータ線に、ソースが前記第２の制御端子に接
続される第２のＰ型ＭＯＳトランジスタとから構成さ
れ、前記トランジスタは、ソース・ドレインが前記第１およ
び第２の制御端子に接続される第３のＰ型ＭＯＳトラン
ジスタからなり、前記第２の制御端子に前記センスアン
プの制御信号が入力されることを特徴とする請求項１記
載の強誘電体メモリ装置。
【請求項４】前記センスアンプは、ゲートが前記第２
のビット線に、ドレインが第１のビット線に、ソースが
前記第１の制御端子に接続される第１のＮ型ＭＯＳトラ
ンジスタと、ゲートが前記第１のビット線に、ドレイン
が第２のビット線に、ソースが前記第２の制御端子に接
続される第２のＮ型ＭＯＳトランジスタと、ゲートが前
記第２のビット線に、ドレインが前記第１のビット線
に、ソースが第３の制御端子に接続される第１のＰ型Ｍ
ＯＳトランジスタと、ゲートが前記第１のビット線に、
ドレインが前記第２のビット線に、ソースが前記第３の
制御端子に接続される第２のＰ型ＭＯＳトランジスタと
から構成され、前記トランジスタは、ソース・ドレインが前記第１およ
び第２の制御端子に接続される第３のＮ型ＭＯＳトラン
ジスタからなり、前記第２の制御端子に前記センスアン
プの制御信号が入力されることを特徴とする請求項１記
載の強誘電体メモリ装置。
【請求項５】前記センスアンプは、ゲートが前記第２
のビット線に、ドレインが第１のデータ線に、ソースが
前記第１の制御端子に接続される第１のＮ型ＭＯＳトラ
ンジスタと、ゲートが前記第１のビット線に、ドレイン
が第２のデータ線に、ソースが前記第２の制御端子に接
続される第２のＮ型ＭＯＳトランジスタとから構成さ
れ、前記トランジスタは、ソース・ドレインが前記第１およ
び第２の制御端子に接続される第３のＮ型ＭＯＳトラン
ジスタからなり、前記第２の制御端子に前記センスアン
プの制御信号が入力されることを特徴とする請求項１記
載の強誘電体メモリ装置。
【請求項６】前記第３のＰ型ＭＯＳトランジスタのゲ
ート電位をＶｇ、しきい値電圧をＶｔｐ、前記センスア
ンプのオフセットレベルをＶｏｆｆｓｅｔとしたとき、Ｖｏｆｆｓｅｔ＝Ｖｇ−Ｖｔｐの関係にもとづいて、前記第３のＰ型ＭＯＳトランジス
タのゲート電位Ｖｇを設定することにより前記センスア
ンプのオフセットレベルＶｏｆｆｓｅｔを設定すること
を特徴とする請求項２または３記載の強誘電体メモリ装
置。
【請求項７】前記第３のＮ型ＭＯＳトランジスタのゲ
ート電位をＶｇ、しきい値電圧をＶｔｎ、前記センスア
ンプのオフセットレベルをＶｏｆｆｓｅｔ、電源電圧を
ＶＤＤとしたとき、Ｖｏｆｆｓｅｔ＝Ｖｇ−Ｖｔｎ−ＶＤＤの関係にもとづいて、前記第３のＮ型ＭＯＳトランジス
タのゲート電位Ｖｇを設定することにより前記センスア
ンプのオフセットレベルＶｏｆｆｓｅｔを設定すること
を特徴とする請求項４または５記載の強誘電体メモリ装
置。
【請求項８】前記第３のＰ型ＭＯＳトランジスタのゲ
ートに入力する電位を設定するオフセット制御信号発生
回路と、前記第３のＰ型ＭＯＳトランジスタのゲートに
接続されたパッドとをさらに備えることを特徴とする請
求項６記載の強誘電体メモリ装置。
【請求項９】前記オフセット制御信号発生回路は、第
１の所定の電圧と第２の所定の電圧とが各々印加される
第１および第２の端子と、前記第１および第２の端子の
間に直列に接続された複数の抵抗と、前記複数の抵抗の
各々に並列に接続された複数のヒューズと、前記複数の
抵抗のいずれかの接続点よりオフセット制御信号を出力
する第３の端子とを備えることを特徴とする請求項８記
載の強誘電体メモリ装置。
【請求項１０】前記オフセット制御信号発生回路は、
第１の所定の電圧と第２の所定の電圧とが各々印加され
る第１および第２の端子と、前記第１および第２の端子
の間に直列に接続された複数の抵抗と、前記複数の抵抗
の各々に並列に接続された複数のスイッチと、前記複数
の抵抗のいずれかの接続点よりオフセット制御信号を出
力する第３の端子と、前記複数のスイッチの設定を記憶
する第２のメモリセルアレイと、前記第２のメモリセル
アレイのデータを読み出し、前記複数のスイッチのオン
／オフを制御する手段と、前記第２のメモリセルアレイ
にチップ外部よりデータを書き込む手段と、前記第２の
メモリセルアレイのデータをチップ外部に読み出す手段
とをさらに備えることを特徴とする請求項８記載の強誘
電体メモリ装置。
【請求項１１】前記第３のＮ型ＭＯＳトランジスタの
ゲートに入力する電位を設定するオフセット制御信号発
生回路と、前記第３のＮ型ＭＯＳトランジスタのゲート
に接続されたパッドとをさらに備えた請求項７記載の強
誘電体メモリ装置。
【請求項１２】前記オフセット制御信号発生回路は、
第１の所定の電圧と第２の所定の電圧とが各々印加され
る第１および第２の端子と、前記第１および第２の端子
の間に直列に接続された複数の抵抗と、前記複数の抵抗
の各々に並列に接続された複数のヒューズと、前記複数
の抵抗のいずれかの接続点よりオフセット制御信号を出
力する第３の端子とを備えることを特徴とする請求項１
１記載の強誘電体メモリ装置。
【請求項１３】前記オフセット制御信号発生回路は、
第１の所定の電圧と第２の所定の電圧とが各々印加され
る第１および第２の端子と、前記第１および第２の端子
の間に直列に接続された複数の抵抗と、前記複数の抵抗
の各々に並列に接続された複数のスイッチと、前記複数
の抵抗のいずれかの接続点よりオフセット制御信号を出
力する第３の端子と、前記複数のスイッチの設定を記憶
する第２のメモリセルアレイと、前記第２のメモリセル
アレイのデータを読み出し、前記複数のスイッチのオン
／オフを制御する手段と、前記第２のメモリセルアレイ
にチップ外部よりデータを書き込む手段と、前記第２の
メモリセルアレイのデータをチップ外部に読み出す手段
とを備えることを特徴とする請求項１１記載の強誘電体
メモリ装置。
【請求項１４】前記第１の制御端子と前記第２の制御
端子を所定の電圧にプリチャージする手段を備えること
を特徴とする請求項２，３，４または５記載の強誘電体
メモリ装置。
【請求項１５】前記第１のメモリセルアレイを構成す
るように前記第２のビット線に第２のメモリセルトラン
ジスタを介して接続された第２の強誘電体キャパシタ
と、前記第１の強誘電体キャパシタのデータを読み出す
ときは前記センスアンプの制御信号を前記第２の制御端
子に接続し、前記第２の強誘電体キャパシタのデータを
読み出すときは前記センスアンプの制御信号を第１の制
御端子に接続する選択回路とをさらに備えることを特徴
とする請求項１記載の強誘電体メモリ装置。