JP3476479B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に、セル状態検出回路を有する電気的書き込み可
能な半導体記憶装置に関する。
り、特に、セル状態検出回路を有する電気的書き込み可
能な半導体記憶装置に関する。
【０００２】近年、電気的書き込み可能な半導体記憶装
置、例えばＥＰＲＯＭ（Erasable and Programmable Re
ad Only Memory）、ＥＥＰＲＯＭ（Electrically Erasa
bleand Programmable Read Only Memory ）、またはフ
ラッシュＥＥＰＲＯＭなどは、マイクロコンピュータシ
ステムのプログラム／データ記憶用に広く使用されてい
る。これらの半導体記憶装置は、メモリセル内に蓄えら
れた電荷量の多少により情報を記憶しているため、信頼
性の高い素子の開発には、プログラム時に書き込まれる
電荷量を正しく測定できることが望ましい。また、シス
テムの信頼性を高めるためにも、書き込んだ後の電荷量
を測定できることが望ましい。
置、例えばＥＰＲＯＭ（Erasable and Programmable Re
ad Only Memory）、ＥＥＰＲＯＭ（Electrically Erasa
bleand Programmable Read Only Memory ）、またはフ
ラッシュＥＥＰＲＯＭなどは、マイクロコンピュータシ
ステムのプログラム／データ記憶用に広く使用されてい
る。これらの半導体記憶装置は、メモリセル内に蓄えら
れた電荷量の多少により情報を記憶しているため、信頼
性の高い素子の開発には、プログラム時に書き込まれる
電荷量を正しく測定できることが望ましい。また、シス
テムの信頼性を高めるためにも、書き込んだ後の電荷量
を測定できることが望ましい。
【０００３】更に、近年の高集積半導体記憶装置では、
セルの微細化が進んでいるため、セルトランジスタはプ
ロセスのバラツキや各種の汚染に敏感になっており、書
き込み後のセル状態だけでなく、消去後のセルの状態を
詳しく測定することも重要となっている。
セルの微細化が進んでいるため、セルトランジスタはプ
ロセスのバラツキや各種の汚染に敏感になっており、書
き込み後のセル状態だけでなく、消去後のセルの状態を
詳しく測定することも重要となっている。
【０００４】
【従来の技術】図５乃至図８により、従来のＥＰＲＯＭ
におけるセル状態検出について説明する。
におけるセル状態検出について説明する。
【０００５】図５に、ＥＰＲＯＭにおけるセルとその周
辺回路の概略図を示す。同図において、２０はロウデコ
ーダ回路、３０はセンス回路、４０は情報を記憶するセ
ルが配設されたセルマトリクス、５０はコラムゲート回
路である。コラムゲート回路５０においてＴYO〜ＴYNは
コラムゲートランジスタ、セルマトリクス４０において
Ｔ00〜ＴMNはセルトランジスタであり、これらはすべて
Ｎチャネルトランジスタである。ロウデコーダ回路２０
の出力Ｘ0 〜ＸM は、セルトランジスタＴ00〜ＴMNのゲ
ートに接続され、図示しないコラムデコーダ回路の出力
がコラムゲートトランジスタのゲートＹ0 〜ＹN に接続
されている。
辺回路の概略図を示す。同図において、２０はロウデコ
ーダ回路、３０はセンス回路、４０は情報を記憶するセ
ルが配設されたセルマトリクス、５０はコラムゲート回
路である。コラムゲート回路５０においてＴYO〜ＴYNは
コラムゲートランジスタ、セルマトリクス４０において
Ｔ00〜ＴMNはセルトランジスタであり、これらはすべて
Ｎチャネルトランジスタである。ロウデコーダ回路２０
の出力Ｘ0 〜ＸM は、セルトランジスタＴ00〜ＴMNのゲ
ートに接続され、図示しないコラムデコーダ回路の出力
がコラムゲートトランジスタのゲートＹ0 〜ＹN に接続
されている。
【０００６】上記構成において、図示しないロウアドレ
ス入力回路により選択されたロウデコーダ入力（Ｘ0 〜
ＸM の一つ）と、図示しないコラムアドレス入力回路に
より選択されたコラムデコーダの出力（Ｙ0 〜ＹNの一
つ）とにより選択されたビット線（Ｂ0 〜ＢN の一つ）
の交点にあるセル（Ｔ00〜ＴMNの一つ）を流れる電流
が、センス回路３０によって検出され、出力回路（図示
せず）によってセル情報として出力される。
ス入力回路により選択されたロウデコーダ入力（Ｘ0 〜
ＸM の一つ）と、図示しないコラムアドレス入力回路に
より選択されたコラムデコーダの出力（Ｙ0 〜ＹNの一
つ）とにより選択されたビット線（Ｂ0 〜ＢN の一つ）
の交点にあるセル（Ｔ00〜ＴMNの一つ）を流れる電流
が、センス回路３０によって検出され、出力回路（図示
せず）によってセル情報として出力される。
【０００７】図６に、上記ＥＰＲＯＭのセル構造の概念
図を示す。セルは二重ポリシリコンゲートトランジスタ
であり、同図に示すように、上部ゲート（コントロール
ゲート、以下「ＣＧ」という）１００はロウデコーダ回
路２０の出力に接続されている。下部ゲート（フローテ
ィングゲート、以下「ＦＧ」という）１１０は他の回路
と電気的に絶縁され電荷蓄積層として動作する。ＣＧ１
００にＶCC（５Ｖ）が印加されると、ＦＧ１１０は、Ｃ
Ｇ１００との間に形成される容量により電位が上昇し、
ＦＧ１１０に電荷が蓄積されていない状態（消去状態）
では、約３Ｖ程度になる。ＦＧ１１０に電荷が蓄積され
ている状態（書き込み状態）では、蓄積された電荷量に
応じてＦＧ１１０の電位が決まり、電荷（電子）が多い
ほどＦＧ１１０の電位は低くなる。
図を示す。セルは二重ポリシリコンゲートトランジスタ
であり、同図に示すように、上部ゲート（コントロール
ゲート、以下「ＣＧ」という）１００はロウデコーダ回
路２０の出力に接続されている。下部ゲート（フローテ
ィングゲート、以下「ＦＧ」という）１１０は他の回路
と電気的に絶縁され電荷蓄積層として動作する。ＣＧ１
００にＶCC（５Ｖ）が印加されると、ＦＧ１１０は、Ｃ
Ｇ１００との間に形成される容量により電位が上昇し、
ＦＧ１１０に電荷が蓄積されていない状態（消去状態）
では、約３Ｖ程度になる。ＦＧ１１０に電荷が蓄積され
ている状態（書き込み状態）では、蓄積された電荷量に
応じてＦＧ１１０の電位が決まり、電荷（電子）が多い
ほどＦＧ１１０の電位は低くなる。
【０００８】図７に、上記ＥＰＲＯＭセルのゲート電位
とセル電流の関係図を示す。同図において、（１）はＦ
Ｇ１１０電位とセル電流の関係を示し、（２）、（３）
はＣＧ１００の電位とセル電流の関係を示しているが、
（２）はＦＧ１１０に蓄積された電荷が少ない場合を、
（３）はＦＧ１１０に蓄積された電荷が多い場合を示し
いてる。セルトランジスタに流れる電流はＦＧ１１０の
電位によって決まるため、ＦＧ１１０の電位とセル電流
の関係は、ＦＧ１１０に蓄積された電荷量には依存しな
い。一方、ＣＧ１００の電位とセル電流の関係において
は、同一のＣＧ１００電位に対するＦＧ１１０の電位
は、ＦＧ１１０に蓄積されている電荷量に依存するた
め、同一ＣＧ１００の電位に対するセル電流は、電荷が
少ない時のセル電流の方が、多い時のセル電流より多く
なる。
とセル電流の関係図を示す。同図において、（１）はＦ
Ｇ１１０電位とセル電流の関係を示し、（２）、（３）
はＣＧ１００の電位とセル電流の関係を示しているが、
（２）はＦＧ１１０に蓄積された電荷が少ない場合を、
（３）はＦＧ１１０に蓄積された電荷が多い場合を示し
いてる。セルトランジスタに流れる電流はＦＧ１１０の
電位によって決まるため、ＦＧ１１０の電位とセル電流
の関係は、ＦＧ１１０に蓄積された電荷量には依存しな
い。一方、ＣＧ１００の電位とセル電流の関係において
は、同一のＣＧ１００電位に対するＦＧ１１０の電位
は、ＦＧ１１０に蓄積されている電荷量に依存するた
め、同一ＣＧ１００の電位に対するセル電流は、電荷が
少ない時のセル電流の方が、多い時のセル電流より多く
なる。
【０００９】セル電流がセンス回路３０によって定まる
センス電流より多い場合には、センス回路３０はセルが
消去状態にあると判断し、少ない場合は書き込み状態に
あると判断する。従って、通常の動作状態ではセル電流
とセンス電流の大小の比較の結果が出力されるのみであ
り、セルの詳しい状態は不明である。セルの詳しい状態
を知るためには、ＣＧ１００の電位を変化させることで
セル電流を変化させ、出力が変化するＣＧ１００の電位
（セル電流がセンス電流に一致するＣＧの電位）を求め
る必要がある。
センス電流より多い場合には、センス回路３０はセルが
消去状態にあると判断し、少ない場合は書き込み状態に
あると判断する。従って、通常の動作状態ではセル電流
とセンス電流の大小の比較の結果が出力されるのみであ
り、セルの詳しい状態は不明である。セルの詳しい状態
を知るためには、ＣＧ１００の電位を変化させることで
セル電流を変化させ、出力が変化するＣＧ１００の電位
（セル電流がセンス電流に一致するＣＧの電位）を求め
る必要がある。
【００１０】図５に示す回路においては、ＣＧ１００の
電位（ロウデコーダ回路２０の出力Ｘ0 〜ＸM ）はロウ
デコーダ回路２０の電源ＶCCによってきまっている。Ｃ
Ｇ１００の電位を変化させるためにＶCCの電位を変化さ
せた場合、ＶCCはセンス回路３０にも同時に入力されて
いるため、ＶCCを変化させるとセンス回路３０の特性
（センス電流）も変化してしまい、ＶCCの変化（ΔＶC
C）と同一のセル電流を流すためのＣＧ１００の電位の
変化（ΔＶCG）とが、必ずしも同一にならないという欠
点が生じる。
電位（ロウデコーダ回路２０の出力Ｘ0 〜ＸM ）はロウ
デコーダ回路２０の電源ＶCCによってきまっている。Ｃ
Ｇ１００の電位を変化させるためにＶCCの電位を変化さ
せた場合、ＶCCはセンス回路３０にも同時に入力されて
いるため、ＶCCを変化させるとセンス回路３０の特性
（センス電流）も変化してしまい、ＶCCの変化（ΔＶC
C）と同一のセル電流を流すためのＣＧ１００の電位の
変化（ΔＶCG）とが、必ずしも同一にならないという欠
点が生じる。
【００１１】図８に、上記の欠点を改善するセル状態検
出回路を備えたＥＰＲＯＭの概略図を示す。同図におい
て、図５に示したものと同一のものには同一記号を付
し、その説明を援用する。図８に示す構成において図５
と異なるところは、点線内に示す回路を新たに付け加え
た部分であり、点線内に示す回路１０はロウデコーダ回
路２０の電源切替え回路である。電源切替え回路１０は
セル状態検出回路を形成するもので、Ｔ0 、Ｔ1 は、Ｎ
チャネルディプリーショントランジスタであり、電源切
替え用トランジスタとして構成したものである。
出回路を備えたＥＰＲＯＭの概略図を示す。同図におい
て、図５に示したものと同一のものには同一記号を付
し、その説明を援用する。図８に示す構成において図５
と異なるところは、点線内に示す回路を新たに付け加え
た部分であり、点線内に示す回路１０はロウデコーダ回
路２０の電源切替え回路である。電源切替え回路１０は
セル状態検出回路を形成するもので、Ｔ0 、Ｔ1 は、Ｎ
チャネルディプリーショントランジスタであり、電源切
替え用トランジスタとして構成したものである。
【００１２】図８におけるセル状態の検出動作を以下に
説明する。電源切替え回路１０において、通常の動作時
には、電源切替え用トランジスタＴ0 のゲート信号Ｒは
“Ｈ”、電源切替え用トランジスタＴ1 のゲート信号Ｍ
は“Ｌ”とされ、その結果、ロウデコーダ回路２０の内
部電源（ＶINT ）はＶCCとなる。この場合のセルの読出
し動作は、図５に示す回路の場合と同じであるため詳細
は省略する。これに対してセル状態検出時には、電源切
替え用トランジスタＴ0 のゲート信号Ｒは“Ｌ”、電源
切替え用トランジスタＴ1 のゲート信号Ｍは“Ｈ”とさ
れ、その結果、ロウデコーダ回路２０の内部電源（ＶIN
T ）はＶPPとなり、ロウデコーダ回路２０の“Ｈ”レベ
ルはＶPPとなる。
説明する。電源切替え回路１０において、通常の動作時
には、電源切替え用トランジスタＴ0 のゲート信号Ｒは
“Ｈ”、電源切替え用トランジスタＴ1 のゲート信号Ｍ
は“Ｌ”とされ、その結果、ロウデコーダ回路２０の内
部電源（ＶINT ）はＶCCとなる。この場合のセルの読出
し動作は、図５に示す回路の場合と同じであるため詳細
は省略する。これに対してセル状態検出時には、電源切
替え用トランジスタＴ0 のゲート信号Ｒは“Ｌ”、電源
切替え用トランジスタＴ1 のゲート信号Ｍは“Ｈ”とさ
れ、その結果、ロウデコーダ回路２０の内部電源（ＶIN
T ）はＶPPとなり、ロウデコーダ回路２０の“Ｈ”レベ
ルはＶPPとなる。
【００１３】上記構成とすることにより、セルのゲート
（ＣＧ）に加える電圧と、センス回路３０の電源電圧Ｖ
CCとは独立に変化させることができることになる。従っ
て、電源電圧ＶCCを一定に保ったまま電源切替え回路１
０に供給する電源ＶPPの電圧を変化させ、センス回路３
０の出力が変化する点を求めれば、ＶPPの変化（ΔＶP
P）とＣＧ１００電位の変化（ΔＶCG）は同一となるた
め、正確なセル状態の検出を可能にしていた。
（ＣＧ）に加える電圧と、センス回路３０の電源電圧Ｖ
CCとは独立に変化させることができることになる。従っ
て、電源電圧ＶCCを一定に保ったまま電源切替え回路１
０に供給する電源ＶPPの電圧を変化させ、センス回路３
０の出力が変化する点を求めれば、ＶPPの変化（ΔＶP
P）とＣＧ１００電位の変化（ΔＶCG）は同一となるた
め、正確なセル状態の検出を可能にしていた。
【００１４】
【発明が解決しようとする課題】しかしながら、図８に
示した従来のセル状態検出回路においては、電源切替え
用トランジシスタにＮチャネルディプリーショントラン
ジスタを使用しているため、電源切替え回路１０に供給
されるＶPP電圧がＶCC電圧より高い場合にはＶINT は正
しくＶPPとなるが、ＶPP電圧がＶCC電圧より低い場合、
より正確には、電源切替え用トランジシスタＴ0 の閾値
電圧をＶth0 （Ｖth0 ＞０）とした場合、ＶINT が−Ｖ
th0 以下になると、電源切替え用トランジスタＴ0 が導
通するためＶINT からＶCCへ電流が流れてしまい、ＶIN
T の値が正しく決まらないという問題が生じていた。
示した従来のセル状態検出回路においては、電源切替え
用トランジシスタにＮチャネルディプリーショントラン
ジスタを使用しているため、電源切替え回路１０に供給
されるＶPP電圧がＶCC電圧より高い場合にはＶINT は正
しくＶPPとなるが、ＶPP電圧がＶCC電圧より低い場合、
より正確には、電源切替え用トランジシスタＴ0 の閾値
電圧をＶth0 （Ｖth0 ＞０）とした場合、ＶINT が−Ｖ
th0 以下になると、電源切替え用トランジスタＴ0 が導
通するためＶINT からＶCCへ電流が流れてしまい、ＶIN
T の値が正しく決まらないという問題が生じていた。
【００１５】従って、図８に示した従来の回路において
は、書き込まれたセルの状態は正しく測定できるが、消
去後のセルの状態は正しく測定できないという欠点を有
していた。
は、書き込まれたセルの状態は正しく測定できるが、消
去後のセルの状態は正しく測定できないという欠点を有
していた。
【００１６】本発明は、以上の点に鑑み、セル状態検出
において消去後のセルの状態も正しい測定が可能となる
導体記憶装置を提供することを目的とする。
において消去後のセルの状態も正しい測定が可能となる
導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】図１に、本発明の原理構
成図を示す。同図において、図５および図８と同一のも
のには同一の符号を付し、その説明を援用する。
成図を示す。同図において、図５および図８と同一のも
のには同一の符号を付し、その説明を援用する。
【００１８】 上記目的を達成するための本発明の手段
は、情報記憶用のセルトランジスタを含む複数のセルを
配列したメモリセルアレイであるセルマトリクス４０
と、セルトランジスタのゲートを選択するロウデコーダ
２０と、前記セルトランジスタを流れる電流を検出して
記憶されている情報を判定するセンス回路３０と、を有
する書き替え可能な半導体記憶装置であって、消去後の
セル状態検出時に、前記ロウデコーダ２０の出力電圧を
電源電圧以上の電圧値に切り替える電圧切替え手段１
と、同じく消去後のセル状態検出時に、前記センス回路
３０における前記セルトランジスタに対するロードの電
流供給能力が通常動作時より高くなるように切り替える
ロード切替え手段（Ｔ２）と、を備えて構成する。
は、情報記憶用のセルトランジスタを含む複数のセルを
配列したメモリセルアレイであるセルマトリクス４０
と、セルトランジスタのゲートを選択するロウデコーダ
２０と、前記セルトランジスタを流れる電流を検出して
記憶されている情報を判定するセンス回路３０と、を有
する書き替え可能な半導体記憶装置であって、消去後の
セル状態検出時に、前記ロウデコーダ２０の出力電圧を
電源電圧以上の電圧値に切り替える電圧切替え手段１
と、同じく消去後のセル状態検出時に、前記センス回路
３０における前記セルトランジスタに対するロードの電
流供給能力が通常動作時より高くなるように切り替える
ロード切替え手段（Ｔ２）と、を備えて構成する。
【００１９】
【作用】本発明では、消去後のセル状態検出時にはセン
ス回路のセンス電流を通常の読出し状態より、例えば大
きく設定するようにして、解決しようとするものであ
る。すなわち、セル状態検出時に、電圧切替え手段１に
よりローデコーダ２０の出力電圧が切り替えられ、これ
によりセルマトリクス４０の選択されたセルトランジス
タのゲート電圧が変えられ、その時のセンス回路３０の
読み出し結果によりセル状態が判定される。この時、電
圧切替え手段１により切換えられた電圧が、情報を消去
後のセル状態検出時のように不安定になる場合には、ロ
ード切替え手段２によりセンス回路３０におけるロード
能力を通常動作時より実効的に、例えば大きくする。す
なわちセンス電流を通常動作時の読出し状態とは変えて
判定が行われる。これにより、情報を消去後のセル状態
の測定が可能となる。
ス回路のセンス電流を通常の読出し状態より、例えば大
きく設定するようにして、解決しようとするものであ
る。すなわち、セル状態検出時に、電圧切替え手段１に
よりローデコーダ２０の出力電圧が切り替えられ、これ
によりセルマトリクス４０の選択されたセルトランジス
タのゲート電圧が変えられ、その時のセンス回路３０の
読み出し結果によりセル状態が判定される。この時、電
圧切替え手段１により切換えられた電圧が、情報を消去
後のセル状態検出時のように不安定になる場合には、ロ
ード切替え手段２によりセンス回路３０におけるロード
能力を通常動作時より実効的に、例えば大きくする。す
なわちセンス電流を通常動作時の読出し状態とは変えて
判定が行われる。これにより、情報を消去後のセル状態
の測定が可能となる。
【００２０】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。 第１の実施例 図２に、本発明第１の実施例のＥＰＲＯＭの概略図を示
す。
明する。 第１の実施例 図２に、本発明第１の実施例のＥＰＲＯＭの概略図を示
す。
【００２１】同図において、図５および図８と同一のも
のには同一の符号を付して、その説明を援用する。本実
施例では、図２に示すように、電圧切替え手段として、
図８に示した構成と同じ電源切替え回路１０が構成さ
れ、ロード切替え手段として、センス回路３０にロード
トランジスタＴ2 が付加されて構成されている。ロード
トランジスタＴ2 は、消去状態のセル状態検出動作時に
導通し、センス電流を通常時より増加させる。
のには同一の符号を付して、その説明を援用する。本実
施例では、図２に示すように、電圧切替え手段として、
図８に示した構成と同じ電源切替え回路１０が構成さ
れ、ロード切替え手段として、センス回路３０にロード
トランジスタＴ2 が付加されて構成されている。ロード
トランジスタＴ2 は、消去状態のセル状態検出動作時に
導通し、センス電流を通常時より増加させる。
【００２２】図２に示す回路動作を以下に説明する。電
源切替え回路１０では、通常の動作時には、ゲート信号
Ｒは“Ｈ”、ゲート信号Ｍは“Ｌ”とされ、その結果、
ロウデコーダ回路２０の内部電源（ＶINT ）はＶCCにさ
れる。また、ロードトランジスタＴ2 のゲート信号Ｍ´
も“Ｌ”レベルにされていて、ロードトランジスタＴ2
は非導通であるから、センス回路３０のセンス電流はセ
ルの消去後の状態、および書き込み後の状態から決めら
れる通常動作時における最適状態にある。
源切替え回路１０では、通常の動作時には、ゲート信号
Ｒは“Ｈ”、ゲート信号Ｍは“Ｌ”とされ、その結果、
ロウデコーダ回路２０の内部電源（ＶINT ）はＶCCにさ
れる。また、ロードトランジスタＴ2 のゲート信号Ｍ´
も“Ｌ”レベルにされていて、ロードトランジスタＴ2
は非導通であるから、センス回路３０のセンス電流はセ
ルの消去後の状態、および書き込み後の状態から決めら
れる通常動作時における最適状態にある。
【００２３】そして、情報を書き込み後のセル状態検出
時には、電源切替え回路１０では、ゲート信号Ｒは
“Ｌ”、ゲート信号Ｍは“Ｈ”とされ、その結果、ロウ
デコーダ回路２０の内部電源（ＶINT ）はＶPPとなり、
ロウデコーダ回路２０の“Ｈ”レベルはＶPPにされる。
このとき、ロードトランジスタＴ2 のゲート信号Ｍ´は
同じく“Ｌ”にされている。この状態におけるセル状態
検出は、図８で説明した動作と同じである。なお、この
ときゲート信号Ｍ´が“Ｈ”であっても、センス回路３
０のセンス電流が増加するため、出力を変化させるのに
必要なＶPPの値は、ゲート信号Ｍ´が“Ｌ”の時よりも
高くなるが、ＶPP電圧の差（ΔＶPP）とＣＧ電圧の差
（ΔＶCG）は同一であり本質的な差はない。
時には、電源切替え回路１０では、ゲート信号Ｒは
“Ｌ”、ゲート信号Ｍは“Ｈ”とされ、その結果、ロウ
デコーダ回路２０の内部電源（ＶINT ）はＶPPとなり、
ロウデコーダ回路２０の“Ｈ”レベルはＶPPにされる。
このとき、ロードトランジスタＴ2 のゲート信号Ｍ´は
同じく“Ｌ”にされている。この状態におけるセル状態
検出は、図８で説明した動作と同じである。なお、この
ときゲート信号Ｍ´が“Ｈ”であっても、センス回路３
０のセンス電流が増加するため、出力を変化させるのに
必要なＶPPの値は、ゲート信号Ｍ´が“Ｌ”の時よりも
高くなるが、ＶPP電圧の差（ΔＶPP）とＣＧ電圧の差
（ΔＶCG）は同一であり本質的な差はない。
【００２４】そして、情報を消去後のセル状態検出時に
は、電源切替え回路１０では、同じくゲート信号Ｒは
“Ｌ”、ゲート信号Ｍは“Ｈ”とされ、その結果、ロウ
デコーダ回路２０の内部電源（ＶINT ）はＶPPとなり、
ロウデコーダ回路２０の“Ｈ”レベルはＶPPにされる。
このとき、ロードトランジスタＴ2 のゲート信号Ｍ´は
“Ｈ”にされる。これにより、ロードトランジスタＴ2
が導通することで、センス回路３０のセンス電流が増加
するため、セル電流がセンス電流に対応した大きな値と
なるＣＧ電圧（ＶPP）で初めて出力が変化する。即ち、
消去後のセルの状態をＶPPに比較的高い電圧を加えた状
態で検出することができる。
は、電源切替え回路１０では、同じくゲート信号Ｒは
“Ｌ”、ゲート信号Ｍは“Ｈ”とされ、その結果、ロウ
デコーダ回路２０の内部電源（ＶINT ）はＶPPとなり、
ロウデコーダ回路２０の“Ｈ”レベルはＶPPにされる。
このとき、ロードトランジスタＴ2 のゲート信号Ｍ´は
“Ｈ”にされる。これにより、ロードトランジスタＴ2
が導通することで、センス回路３０のセンス電流が増加
するため、セル電流がセンス電流に対応した大きな値と
なるＣＧ電圧（ＶPP）で初めて出力が変化する。即ち、
消去後のセルの状態をＶPPに比較的高い電圧を加えた状
態で検出することができる。
【００２５】図３に、上記第１の実施例の詳細な構成図
を示す。同図において、図２、図５、および図８と同一
のものには同一の符号を付し、その説明を援用する。図
３に示すように、センス回路３０には通常動作時に使用
されるロードトランジスタＴ3 と、セルの状態を検出す
る検出回路３５が備えられている。検出回路３５はデー
タバス線ＢＵＳのレベルからセルの状態を検出する。検
出回路３５の出力を変化させるデータバス線ＢＵＳのレ
ベルを与えるロードトランジスタＴ3 の電流がセンス電
流である。
を示す。同図において、図２、図５、および図８と同一
のものには同一の符号を付し、その説明を援用する。図
３に示すように、センス回路３０には通常動作時に使用
されるロードトランジスタＴ3 と、セルの状態を検出す
る検出回路３５が備えられている。検出回路３５はデー
タバス線ＢＵＳのレベルからセルの状態を検出する。検
出回路３５の出力を変化させるデータバス線ＢＵＳのレ
ベルを与えるロードトランジスタＴ3 の電流がセンス電
流である。
【００２６】情報を消去後のセルの状態を検出する場合
には、ロード切替え手段として備えられたロードトラン
ジスタＴ2 が導通するため、センス回路３０のロードは
ロードトランジスタＴ2 とロードトランジスタＴ3 を合
わせたものとなる。従って、データバス線ＢＵＳを、検
出回路３５の出力を変化させるレベルにするためには、
大きなセル電流が必要となり、ＣＧ電圧は通常動作時よ
り高いレベルが必要となる。
には、ロード切替え手段として備えられたロードトラン
ジスタＴ2 が導通するため、センス回路３０のロードは
ロードトランジスタＴ2 とロードトランジスタＴ3 を合
わせたものとなる。従って、データバス線ＢＵＳを、検
出回路３５の出力を変化させるレベルにするためには、
大きなセル電流が必要となり、ＣＧ電圧は通常動作時よ
り高いレベルが必要となる。
【００２７】第２の実施例
図４に、本発明第２の実施例のＥＰＲＯＭの構成図を示
す。図４において、図３に示した第１の実施例と同一の
ものは同一の符号を付して、その説明を省略する。本実
施例では、図４に示すように、情報蓄積用のメモリセル
アレイ４０の他に、レファレンスセルＴRXを設けるとと
もに、レファレンスセルＴRXに対して、コラムゲートト
ランジスタＴRYおよびロードトランジシスタＴ4 が接続
されいてる。なお、この回路においては、コラムゲート
トランジスタＴRYは、コラムゲート回路５０のコラムゲ
ートトランジスタＴY0〜ＴYNと、レファレンスセルＴRX
は、セルマトリクス４０のセルトランジスタＴ00〜ＴMN
と同一ディメンションであるが、ロードトランジスタＴ
4 はロードトランジスタＴ3 の略２倍のディメンション
になっている。また、レファレンスセルＴRXは常に消去
状態で動作する。
す。図４において、図３に示した第１の実施例と同一の
ものは同一の符号を付して、その説明を省略する。本実
施例では、図４に示すように、情報蓄積用のメモリセル
アレイ４０の他に、レファレンスセルＴRXを設けるとと
もに、レファレンスセルＴRXに対して、コラムゲートト
ランジスタＴRYおよびロードトランジシスタＴ4 が接続
されいてる。なお、この回路においては、コラムゲート
トランジスタＴRYは、コラムゲート回路５０のコラムゲ
ートトランジスタＴY0〜ＴYNと、レファレンスセルＴRX
は、セルマトリクス４０のセルトランジスタＴ00〜ＴMN
と同一ディメンションであるが、ロードトランジスタＴ
4 はロードトランジスタＴ3 の略２倍のディメンション
になっている。また、レファレンスセルＴRXは常に消去
状態で動作する。
【００２８】上記構成とする本実施例のＥＰＲＯＭで
は、情報の読み出しにおいて、１本のデータバス線のレ
ベルによりセルの状態を読み出すのでなく、データバス
線ＤＢＵＳのレベルとレファレンスバス線ＲＢＵＳのレ
ベルを比較することでセルの状態を読み出すようにされ
ている。すなわち、消去状態のセルを読出す場合には、
セルマトリクス４０の情報蓄積用セル（Ｔ00〜ＴMN）を
流れる電流と、レファレンスセルＴRXを流れる電流は略
同一であるが、ロードトランジスタＴ3 ，Ｔ4 の能力が
異なるため、データバス線ＤＢＵＳのレベルはレファレ
ンスバス線ＲＢＵＳのレベルより低くなる。これを検出
回路３６で検出して消去状態と判定するようになされて
いる。また、書き込み状態のセルを読み出す場合には、
セルのフローティングゲートに電荷が蓄積しいてるた
め、情報蓄積用セル（Ｔ00〜ＴMN）を流れる電流はレフ
ァレンスセルＴRXを流れる電流よりかなり小さくなり、
データバス線ＤＢＵＳのレベルはレファレンスバス線Ｒ
ＢＵＳのレベルより高くなる。これを検出して書き込み
状態と認識するようになされている。
は、情報の読み出しにおいて、１本のデータバス線のレ
ベルによりセルの状態を読み出すのでなく、データバス
線ＤＢＵＳのレベルとレファレンスバス線ＲＢＵＳのレ
ベルを比較することでセルの状態を読み出すようにされ
ている。すなわち、消去状態のセルを読出す場合には、
セルマトリクス４０の情報蓄積用セル（Ｔ00〜ＴMN）を
流れる電流と、レファレンスセルＴRXを流れる電流は略
同一であるが、ロードトランジスタＴ3 ，Ｔ4 の能力が
異なるため、データバス線ＤＢＵＳのレベルはレファレ
ンスバス線ＲＢＵＳのレベルより低くなる。これを検出
回路３６で検出して消去状態と判定するようになされて
いる。また、書き込み状態のセルを読み出す場合には、
セルのフローティングゲートに電荷が蓄積しいてるた
め、情報蓄積用セル（Ｔ00〜ＴMN）を流れる電流はレフ
ァレンスセルＴRXを流れる電流よりかなり小さくなり、
データバス線ＤＢＵＳのレベルはレファレンスバス線Ｒ
ＢＵＳのレベルより高くなる。これを検出して書き込み
状態と認識するようになされている。
【００２９】本実施例において、情報を消去後のセル状
態を検出する場合には、電源切替え回路１０のゲート信
号Ｒを“Ｌ”、ゲート信号Ｍを“Ｈ”にされ、これによ
りローデコーダ回路２０の内部電源（ＶINT ）はＶPPと
なり、ロウデコーダ回路２０の“Ｈ”レベルはＶPPにさ
れる。同時に、ロードトランジスタＴ2 のゲート信号Ｍ
´は“Ｈ”にされ、ロードトランジスタＴ2 は導通状態
にされる。これによりロードトランジスタの能力が実効
的に増加し、データバス線ＤＢＵＳのレベルをレファレ
ンスバス線ＲＢＵＳのレベルより低くするためには、よ
り高いＣＧ電圧（ＶPP電圧）が必要となる。従って、Ｃ
Ｇ電圧の高い状態で、消去後のセル状態の検出が可能に
なる。
態を検出する場合には、電源切替え回路１０のゲート信
号Ｒを“Ｌ”、ゲート信号Ｍを“Ｈ”にされ、これによ
りローデコーダ回路２０の内部電源（ＶINT ）はＶPPと
なり、ロウデコーダ回路２０の“Ｈ”レベルはＶPPにさ
れる。同時に、ロードトランジスタＴ2 のゲート信号Ｍ
´は“Ｈ”にされ、ロードトランジスタＴ2 は導通状態
にされる。これによりロードトランジスタの能力が実効
的に増加し、データバス線ＤＢＵＳのレベルをレファレ
ンスバス線ＲＢＵＳのレベルより低くするためには、よ
り高いＣＧ電圧（ＶPP電圧）が必要となる。従って、Ｃ
Ｇ電圧の高い状態で、消去後のセル状態の検出が可能に
なる。
【００３０】なお、上記第２の実施例においては、情報
を消去後のセル状態検出時に、セルマトリクス４０の情
報蓄積用セルに接続されたロードを増加させているが、
同様の効果は、（１）レファレンスセルＴRXに接続され
ているロードトランジスタＴ4 の能力を減少させる。
（２）レファレンスセルＴRXの能力を実効的に増加させ
る、ことでも実現される。
を消去後のセル状態検出時に、セルマトリクス４０の情
報蓄積用セルに接続されたロードを増加させているが、
同様の効果は、（１）レファレンスセルＴRXに接続され
ているロードトランジスタＴ4 の能力を減少させる。
（２）レファレンスセルＴRXの能力を実効的に増加させ
る、ことでも実現される。
【００３１】例えば、上記（１）の場合には、ロードト
ランジスタＴ2 に代わりに、ロードトランジスタＴ4 の
ロード能力を減少させるロード切替え手段として、図４
に点線で示すように、ロードトランジスタＴ4 と並列に
接続されるロードトランジスタＴ5 を設けることにより
達成される。この場合、ロードトランジスタＴ5 のゲー
ト信号Ｒ１は、通常動作時には“Ｈ”レベルにされ、情
報を消去後のセル状態検出時には“Ｌ”レベルにされ
て、ロードトランジスタＴ4 のロード能力は通常動作時
よりも実効的に減少する。また、上記（２）の場合に
は、ロードトランジスタＴ2 の代わりに、レファレンス
セルＴRXの能力を実効的に増加させるレファレンス切替
え手段として、図４に点線で示すように、レファレンス
セルＴRXと並列に接続されるレファレンストランジスタ
Ｔ6 を設けることにより達成される。この場合、レファ
レンストランジスタＴ6 のゲート信号Ｒ２は、通常動作
時には“Ｌ”レベルにされ、情報を消去後のセル状態検
出時には“Ｈ”レベルにされて、レファレンスセルＴRX
の能力は通常時よりも実効的に増加する。
ランジスタＴ2 に代わりに、ロードトランジスタＴ4 の
ロード能力を減少させるロード切替え手段として、図４
に点線で示すように、ロードトランジスタＴ4 と並列に
接続されるロードトランジスタＴ5 を設けることにより
達成される。この場合、ロードトランジスタＴ5 のゲー
ト信号Ｒ１は、通常動作時には“Ｈ”レベルにされ、情
報を消去後のセル状態検出時には“Ｌ”レベルにされ
て、ロードトランジスタＴ4 のロード能力は通常動作時
よりも実効的に減少する。また、上記（２）の場合に
は、ロードトランジスタＴ2 の代わりに、レファレンス
セルＴRXの能力を実効的に増加させるレファレンス切替
え手段として、図４に点線で示すように、レファレンス
セルＴRXと並列に接続されるレファレンストランジスタ
Ｔ6 を設けることにより達成される。この場合、レファ
レンストランジスタＴ6 のゲート信号Ｒ２は、通常動作
時には“Ｌ”レベルにされ、情報を消去後のセル状態検
出時には“Ｈ”レベルにされて、レファレンスセルＴRX
の能力は通常時よりも実効的に増加する。
【００３２】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、書き込み状態のセルだけでなく消去状
態のセルの詳細な測定が可能となるため、高品質の素子
の開発や、書き込み可能な半導体記憶装置を使ったシス
テムの信頼性向上に寄与するところが大である。
憶装置によれば、書き込み状態のセルだけでなく消去状
態のセルの詳細な測定が可能となるため、高品質の素子
の開発や、書き込み可能な半導体記憶装置を使ったシス
テムの信頼性向上に寄与するところが大である。
【図１】本発明の原理構成図である。
【図２】本発明第１の実施例のＥＰＲＯＭの概略図であ
る。
る。
【図３】第１の実施例の詳細な構成図である。
【図４】本発明第２の実施例の構成図である。
【図５】ＥＰＲＯＭにおけるセルとその周辺回路の概略
図である。
図である。
【図６】ＥＰＲＯＭのセル構造の概念図である。
【図７】ゲート電圧とセル電流の関係図である。
【図８】従来のセル状態検出回路を備えたＥＰＲＯＭの
概略図である。
概略図である。
１…電圧切替え手段
２…ロード切替え手段
１０…電源切替え回路
２０…ロウデコーダ回路
３０…センス回路
３５、３６…検出回路
４０…セルマトリクス
５０…コラムゲート回路
Ｔ2 、Ｔ3 、Ｔ4 、Ｔ5 …ロードトランジスタ
Ｔ6 …レファレンストランジスタ
ＴRX…レファレンスセル
ＴRY…コラムゲートトランジスタ
ＤＢＵＳ…データバス線
ＲＢＵＳ…レファレンスバス線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−26900（ＪＰ，Ａ)
特開 平３−162796（ＪＰ，Ａ)
特開 昭62−88200（ＪＰ，Ａ)
特開 昭62−222498（ＪＰ，Ａ)
特開 平３−214497（ＪＰ，Ａ)
特開 平２−254700（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
Claims (4)
- 【請求項１】 情報記憶用のセルトランジスタを含む複
数のセルを配列したメモリセルアレイ（４０）と、前記
セルトランジスタのゲートを選択するロウデコーダ（２
０）と、前記セルトランジスタを流れる電流を検出して
記憶されている情報を判定するセンス回路（３０）と、
を有する書き替え可能な半導体記憶装置であって、消去後の セル状態検出時に、前記ロウデコーダ（２０）
の出力電圧を電源電圧以上の電圧値に切り替える電圧切
替え手段（１）と、 同じく消去後のセル状態検出時に、前記センス回路（３
０）における前記セルトランジスタに対するロードの電
流供給能力が通常動作時より高くなるように切り替える
ロード切替え手段（Ｔ２）と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 情報記憶用のセルトランジスタを含む複
数のセルを配設したメモリセルアレイ（４０）と、前記
セルトランジスタのゲートを選択するロウデコーダ（２
０）と、情報読み出し時に使用されるレファレンスセル
（ＴＲＸ）と、前記セルトランジスタを流れる電流およ
び前記レファレンスセル（ＴＲＸ）を流れる電流を比較
して記憶されている情報を判定するセンス回路（３０）
と、を有する書き替え可能な半導体記憶装置であって、消去後の セル状態検出時に、前記ロウデコーダ（２０）
の出力電圧を電源電圧以上の電圧値に切り替える電圧切
替え手段（１）と、 同じく消去後のセル状態検出時に、前記センス回路（３
０）における前記セルトランジスタに対するロードの電
流供給能力が通常動作時より高くなるように切り替える
ロード切替え手段（Ｔ２）と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】 情報記憶用のセルトランジスタを含む複
数のセルを配設したメモリセルアレイ（４０）と、前記
セルトランジスタのゲートを選択するロウデコーダ（２
０）と、情報読み出し時に使用されるレファレンスセル
（ＴＲＸ）と、前記セルトランジスタを流れる電流およ
び前記レファレンスセル（ＴＲＸ）を流れる電流を比較
して記憶されている情報を判定するセンス回路（３０）
と、を有する書き替え可能な半導体記憶装置であって、 消去後のセル状態検出時に、前記ロウデコーダ（２０）
の出力電圧を電源電圧以上の電圧値に切り替える電圧切
替え手段（１）と、 同じく消去後のセル状態検出時に、前記センス回路（３
０）における前記レファレンスセル（ＴＲＸ）に対する
ロードの電流供給能力が通常動作時より低くなるように
切り替えるロード切替え手段（Ｔ５）と、 を有することを特徴とする半導体記憶装置。 - 【請求項４】 情報記憶用のセルトランジスタを含む複
数のセルを配設したメモリセルアレイ（４０）と、前記
セルトランジスタのゲートを選択するロウデコーダ（２
０）と、情報読み出し時に使用されるレファレンスセル
（ＴＲＸ）と、前記セルトランジスタを流れる電流およ
び前記レファレンスセル（ＴＲＸ）を流れる電流を比較
して記憶されている情報を判定するセンス回路（３０）
と、を有する書き替え可能な半導体記憶装置であって、 消去後のセル状態検出時に、前記ロウデコーダ（２０）
の出力電圧を電源電圧以上の電圧値に切り替える電圧切
替え手段（１）と、 同じく消去後のセル状態検出時に、前記レファレンスセ
ル（ＴＲＸ）の電流供給能力が通常動作時より高くなる
ように切り替えるレファレンス切替え手段（Ｔ６）と、 を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004091A JP3476479B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004091A JP3476479B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581887A JPH0581887A (ja) | 1993-04-02 |
| JP3476479B2 true JP3476479B2 (ja) | 2003-12-10 |
Family
ID=17053581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24004091A Expired - Lifetime JP3476479B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3476479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012079399A (ja) * | 2010-09-10 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-09-19 JP JP24004091A patent/JP3476479B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581887A (ja) | 1993-04-02 |
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|---|---|---|---|
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