JPH10261768A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10261768A JPH10261768A JP6461197A JP6461197A JPH10261768A JP H10261768 A JPH10261768 A JP H10261768A JP 6461197 A JP6461197 A JP 6461197A JP 6461197 A JP6461197 A JP 6461197A JP H10261768 A JPH10261768 A JP H10261768A
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- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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- G11C2211/5634—Reference cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 フローティングゲートを有するリファレンス
セル用のトランジスタの個数が増加しても、各トランジ
スタのチャンネル電流設定時間を増加させない。 【解決手段】 センスアンプ１３と、フローティングゲ
ートを有する複数のトランジスタ４５〜４８を有し、各
トランジスタがセンスアンプでの論理値の判定時に比較
の基準となる複数の異なる信号レベルを生成するリファ
レンス回路と、比較対象に応じてリファレンス回路の生
成する異なる信号レベルを選択し、センスアンプに接続
する選択回路４１とを備える半導体集積回路において、
複数のトランジスタ４５〜４８のフローティングゲート
は共通に接続されている。
セル用のトランジスタの個数が増加しても、各トランジ
スタのチャンネル電流設定時間を増加させない。 【解決手段】 センスアンプ１３と、フローティングゲ
ートを有する複数のトランジスタ４５〜４８を有し、各
トランジスタがセンスアンプでの論理値の判定時に比較
の基準となる複数の異なる信号レベルを生成するリファ
レンス回路と、比較対象に応じてリファレンス回路の生
成する異なる信号レベルを選択し、センスアンプに接続
する選択回路４１とを備える半導体集積回路において、
複数のトランジスタ４５〜４８のフローティングゲート
は共通に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、閾値レベルの異な
るセンスアンプを形成するために使用されるフローティ
ングゲートを有するトランジスタで構成されるリファレ
ンス回路を備える半導体集積回路に関し、特に複雑な機
能を実現するために多種類の基準（リファレンス）レベ
ルを必要とするフラッシュメモリに関する。
るセンスアンプを形成するために使用されるフローティ
ングゲートを有するトランジスタで構成されるリファレ
ンス回路を備える半導体集積回路に関し、特に複雑な機
能を実現するために多種類の基準（リファレンス）レベ
ルを必要とするフラッシュメモリに関する。
【０００２】
【従来の技術】近年、高集積化が可能な電気的に消去可
能な不揮発性メモリとしてフラッシュメモリが広く使用
されている。図１は、フラッシュメモリのメモリセルの
構造を示す図である。図示のように、メモリセルのトラ
ンジスタ構造は、Ｐ型基板１にＮ型拡散領域２及び３が
ある間隔をおいて形成され、更にフローティングゲート
（ＦＧ）４とコントロールゲート（ＣＧ）５がＰ型基板
１の上方に形成され、これらが酸化膜６で被覆された構
造である。また、Ｎ型拡散領域２、３にはソース電極７
及びドレイン電極９が接続され、コントロールゲート５
にはゲート電極８が接続されている。このように、フラ
ッシュメモリは、コントロールゲートとフローティング
ゲートの２層構造であり、フローティングゲートの電荷
量によりメモリセルを構成するトランジスタのチャンネ
ル電流が変化するのを利用して情報の記憶を行う。例え
ば、Ｎチャンネル型のトランジスタセルの場合には、フ
ローティングゲートに電子が注入されている時にはチャ
ンネル電流が少なくなり、注入されていない時にはチャ
ンネル電流が多くなる。そこで、ゲート電極に正電圧を
印加し、ドレイン電極に正の低い電圧を印加し、ソース
電極を接地した時に導通する状態を論理値の“０”に対
応させ、トランジスタが非導通の状態に論理値の“１”
を対応させる。
能な不揮発性メモリとしてフラッシュメモリが広く使用
されている。図１は、フラッシュメモリのメモリセルの
構造を示す図である。図示のように、メモリセルのトラ
ンジスタ構造は、Ｐ型基板１にＮ型拡散領域２及び３が
ある間隔をおいて形成され、更にフローティングゲート
（ＦＧ）４とコントロールゲート（ＣＧ）５がＰ型基板
１の上方に形成され、これらが酸化膜６で被覆された構
造である。また、Ｎ型拡散領域２、３にはソース電極７
及びドレイン電極９が接続され、コントロールゲート５
にはゲート電極８が接続されている。このように、フラ
ッシュメモリは、コントロールゲートとフローティング
ゲートの２層構造であり、フローティングゲートの電荷
量によりメモリセルを構成するトランジスタのチャンネ
ル電流が変化するのを利用して情報の記憶を行う。例え
ば、Ｎチャンネル型のトランジスタセルの場合には、フ
ローティングゲートに電子が注入されている時にはチャ
ンネル電流が少なくなり、注入されていない時にはチャ
ンネル電流が多くなる。そこで、ゲート電極に正電圧を
印加し、ドレイン電極に正の低い電圧を印加し、ソース
電極を接地した時に導通する状態を論理値の“０”に対
応させ、トランジスタが非導通の状態に論理値の“１”
を対応させる。
【０００３】フローティングゲートに電荷を注入して論
理値“１”の状態にするには、ゲート電極に高電圧を印
加し、ドレイン電極に正電圧を印加し、ソース電極を接
地することにより行う。また、記憶された状態を消去す
るには、一旦全セルのフローティングゲートに電荷を注
入した後、ゲート電極を接地し、ドレイン電極をフロー
ティング状態にし、ソース電極に高電圧を印加して、フ
ローティングゲートから電荷を引き抜く。消去の方法に
は、ゲート電極に負電圧を印加する方法などもある。
理値“１”の状態にするには、ゲート電極に高電圧を印
加し、ドレイン電極に正電圧を印加し、ソース電極を接
地することにより行う。また、記憶された状態を消去す
るには、一旦全セルのフローティングゲートに電荷を注
入した後、ゲート電極を接地し、ドレイン電極をフロー
ティング状態にし、ソース電極に高電圧を印加して、フ
ローティングゲートから電荷を引き抜く。消去の方法に
は、ゲート電極に負電圧を印加する方法などもある。
【０００４】図２は、図１に示したメモリセルで構成し
たフラッシュメモリのセルブロック１１とその周辺の回
路部を示す図である。図２において、Ｙゲート選択回路
１２はＮチャンネル型ＦＥＴトランジスタからなり、各
トランジスタのゲートにはコラムデコーダ１７からのコ
ラムアドレス信号が印加される。また、１つのセルブロ
ック１１は図１に示した構造のメモリセルからなり、行
方向に配列されたトランジスタの各ゲートにはロウデコ
ーダからのロウアドレス信号がワード線を介して印加さ
れる。列方向に配列されたトランジスタの各ドレイン
は、ビット線を介してＹゲート選択回路内のトランジス
タに接続され、ソースはソース電源回路１８に接続され
る。更に、センスアンプ１３、ライトアンプ１４はＹゲ
ート選択回路１２の各トランジスタのドレインに接続さ
れる。このようなフラッシュメモリにおいて、書き込み
時にはロウアドレスとコラムアドレスを選択することに
より、セルブロックの１個のトランジスタにライトバッ
ファからのデータが書き込まれる。また、読み出し時に
は、同様にロウアドレスとコラムアドレスを選択するこ
とにより、セルブロックの１個のトランジスタがセンス
アンプに接続された状態になり、その状態に応じてセン
スアンプの出力が変化する。更に、消去時には、ロウデ
コーダ１５の出力するロウアドレス信号をすべてゼロレ
ベルにした上で、ソース電源回路１８からすべてのメモ
リセルのソースに高電圧を印加され、セルブロック内の
すべてのメモリセルのデータが消去される。書き込み動
作や消去動作の後には、書き込みや消去が正常に行われ
たかを確認するため、動作後のデータを読み出して確認
するヴェリファイ動作が行われる。
たフラッシュメモリのセルブロック１１とその周辺の回
路部を示す図である。図２において、Ｙゲート選択回路
１２はＮチャンネル型ＦＥＴトランジスタからなり、各
トランジスタのゲートにはコラムデコーダ１７からのコ
ラムアドレス信号が印加される。また、１つのセルブロ
ック１１は図１に示した構造のメモリセルからなり、行
方向に配列されたトランジスタの各ゲートにはロウデコ
ーダからのロウアドレス信号がワード線を介して印加さ
れる。列方向に配列されたトランジスタの各ドレイン
は、ビット線を介してＹゲート選択回路内のトランジス
タに接続され、ソースはソース電源回路１８に接続され
る。更に、センスアンプ１３、ライトアンプ１４はＹゲ
ート選択回路１２の各トランジスタのドレインに接続さ
れる。このようなフラッシュメモリにおいて、書き込み
時にはロウアドレスとコラムアドレスを選択することに
より、セルブロックの１個のトランジスタにライトバッ
ファからのデータが書き込まれる。また、読み出し時に
は、同様にロウアドレスとコラムアドレスを選択するこ
とにより、セルブロックの１個のトランジスタがセンス
アンプに接続された状態になり、その状態に応じてセン
スアンプの出力が変化する。更に、消去時には、ロウデ
コーダ１５の出力するロウアドレス信号をすべてゼロレ
ベルにした上で、ソース電源回路１８からすべてのメモ
リセルのソースに高電圧を印加され、セルブロック内の
すべてのメモリセルのデータが消去される。書き込み動
作や消去動作の後には、書き込みや消去が正常に行われ
たかを確認するため、動作後のデータを読み出して確認
するヴェリファイ動作が行われる。
【０００５】フラッシュメモリでは、セルの微細化によ
る高集積化が進められており、従来以上にデータの信頼
性を保証するのが難しくなってきている。そのため、書
き込み動作（“１”から“０”にする。）、消去動作
（“０”から“１”にする。）のヴェリファイ動作の時
に、それぞれで信頼性の保証できるように基準レベルを
少しずつ変えた複数の基準レベルを用意し、動作に応じ
て基準レベルを選択している。
る高集積化が進められており、従来以上にデータの信頼
性を保証するのが難しくなってきている。そのため、書
き込み動作（“１”から“０”にする。）、消去動作
（“０”から“１”にする。）のヴェリファイ動作の時
に、それぞれで信頼性の保証できるように基準レベルを
少しずつ変えた複数の基準レベルを用意し、動作に応じ
て基準レベルを選択している。
【０００６】センスアンプは、フラッシュメモリに限ら
ずメモリセルに機構されたデータを読み出すのに広く使
用される。センスアンプの方式には、大きく分けて、セ
ンスアンプ自体に設定されたレベルを基準にデータの
“０”と“１”を判定する方式と、基準をつくり出すリ
ファレンスセルとの比較によって判定する方式の２通り
がある。センスアンプ自体にレベルを設定する方式は、
「０」と「１」のレベル範囲が十分に離れており、単に
「０」と「１」のレベルの判定を行えばよい場合に使用
される。これに対してリファレンスセルで基準を生成す
る方式は、回路が複雑でリファレンスセルを所定の状態
に設定する必要があるため製造工程も複雑になるが、リ
ファレンスセルの設定レベルを調整することにより任意
のレベルが生成できるという利点がある。現在ではリフ
ァレンスセルを設ける方式が主流になっており、特に上
記のような複数の基準レベルを用意する必要のある場合
には、複数のレベルの異なるリファレンスセルを設ける
方式が行われており、読み出し用、書き込み検証用（書
き込みヴェリファイ用）、消去検証用（消去ヴェリファ
イ用）など複数のリファレンスセルを用意している。
ずメモリセルに機構されたデータを読み出すのに広く使
用される。センスアンプの方式には、大きく分けて、セ
ンスアンプ自体に設定されたレベルを基準にデータの
“０”と“１”を判定する方式と、基準をつくり出すリ
ファレンスセルとの比較によって判定する方式の２通り
がある。センスアンプ自体にレベルを設定する方式は、
「０」と「１」のレベル範囲が十分に離れており、単に
「０」と「１」のレベルの判定を行えばよい場合に使用
される。これに対してリファレンスセルで基準を生成す
る方式は、回路が複雑でリファレンスセルを所定の状態
に設定する必要があるため製造工程も複雑になるが、リ
ファレンスセルの設定レベルを調整することにより任意
のレベルが生成できるという利点がある。現在ではリフ
ァレンスセルを設ける方式が主流になっており、特に上
記のような複数の基準レベルを用意する必要のある場合
には、複数のレベルの異なるリファレンスセルを設ける
方式が行われており、読み出し用、書き込み検証用（書
き込みヴェリファイ用）、消去検証用（消去ヴェリファ
イ用）など複数のリファレンスセルを用意している。
【０００７】複数のリファレンスセルはそれぞれチャン
ネル電流が異なる所定の値であることが要求される。チ
ャンネル電流を異ならせるには、各種の方法があるが、
従来はフラッシュメモリのメモリセルと同様に、リファ
レンスセルをフローティングゲートを有するトランジス
タで構成し、フローティングゲートに注入する電荷量を
製造の試験工程で設定することにより、リファレンスセ
ルのチャンネル電流が正確に所定値になるように調整し
ていた。図３は、従来のリファレンスセル回路の例を示
す回路図である。複数個のチャンネル電流の異なる不揮
発性トランジスタ３２から３５を独立に設け、セレクト
／書き込み・消去制御回路３１で、動作に応じていずれ
かのトランジスタをセンスアンプ１３に接続し、比較の
基準として使用する。各不揮発性トランジスタ３２から
３５は図１に示したメモリセルと同様のフローティング
ゲートを有しており、フローティングゲートに注入され
た電荷量でチャンネル電流が異なるようになっている。
フローティングゲートへの電荷の注入は、製造時の試験
工程で各トランジスタ毎に電荷の注入とチャンネル電流
の測定を繰り返し行うことにより所定のチャンネル電流
になるように設定している。セレクト／書き込み・消去
制御回路３１は、上記のリファレンスセルのチャンネル
電流設定モードでは、選択されたトランジスタの電流を
直接又は増幅して電極パッドに出力する機能が設けられ
ており、外部の測定器のプローブをこの電極パッドに接
触させてチャンネル電流の測定を行う。
ネル電流が異なる所定の値であることが要求される。チ
ャンネル電流を異ならせるには、各種の方法があるが、
従来はフラッシュメモリのメモリセルと同様に、リファ
レンスセルをフローティングゲートを有するトランジス
タで構成し、フローティングゲートに注入する電荷量を
製造の試験工程で設定することにより、リファレンスセ
ルのチャンネル電流が正確に所定値になるように調整し
ていた。図３は、従来のリファレンスセル回路の例を示
す回路図である。複数個のチャンネル電流の異なる不揮
発性トランジスタ３２から３５を独立に設け、セレクト
／書き込み・消去制御回路３１で、動作に応じていずれ
かのトランジスタをセンスアンプ１３に接続し、比較の
基準として使用する。各不揮発性トランジスタ３２から
３５は図１に示したメモリセルと同様のフローティング
ゲートを有しており、フローティングゲートに注入され
た電荷量でチャンネル電流が異なるようになっている。
フローティングゲートへの電荷の注入は、製造時の試験
工程で各トランジスタ毎に電荷の注入とチャンネル電流
の測定を繰り返し行うことにより所定のチャンネル電流
になるように設定している。セレクト／書き込み・消去
制御回路３１は、上記のリファレンスセルのチャンネル
電流設定モードでは、選択されたトランジスタの電流を
直接又は増幅して電極パッドに出力する機能が設けられ
ており、外部の測定器のプローブをこの電極パッドに接
触させてチャンネル電流の測定を行う。
【０００８】
【発明が解決しようとする課題】図３に示すように、従
来のリファレンスセル回路では、リファレンスレベルの
個数分トランジスタが独立に設けられており、それぞれ
のチャンネル電流は別々に設定されていた。チャンネル
電流を設定するには、各トランジスタ毎に電荷の注入と
チャンネル電流の測定を繰り返し行う必要があり、試験
時間が長くなりコストアップをもたらすという問題が生
じている。
来のリファレンスセル回路では、リファレンスレベルの
個数分トランジスタが独立に設けられており、それぞれ
のチャンネル電流は別々に設定されていた。チャンネル
電流を設定するには、各トランジスタ毎に電荷の注入と
チャンネル電流の測定を繰り返し行う必要があり、試験
時間が長くなりコストアップをもたらすという問題が生
じている。
【０００９】近年、フラッシュメモリなどでは、高集積
化に伴って一層の精密な制御が必要になっており、基準
レベルの種類も増加する傾向にある。また、従来は１メ
モリセルで１ビットのデータを記憶していたが、１メモ
リセルで多値データを記憶する多値化も検討されてお
り、そのような場合には基準レベルの種類の飛躍的な増
加が予測される。これに対応してリファレンスセル回路
の個数を増加させ、それぞれを所定のチャンネル電流に
設定する場合には、試験時間の大幅な増加が予測され
る。
化に伴って一層の精密な制御が必要になっており、基準
レベルの種類も増加する傾向にある。また、従来は１メ
モリセルで１ビットのデータを記憶していたが、１メモ
リセルで多値データを記憶する多値化も検討されてお
り、そのような場合には基準レベルの種類の飛躍的な増
加が予測される。これに対応してリファレンスセル回路
の個数を増加させ、それぞれを所定のチャンネル電流に
設定する場合には、試験時間の大幅な増加が予測され
る。
【００１０】本発明は、このような問題を解決するため
のもので、たとえリファレンスセル回路におけるフロー
ティングゲートを有するリファレンスセル用のトランジ
スタの個数が増加しても、各トランジスタのチャンネル
電流を設定する時間が増加しないようにすることを目的
とする。
のもので、たとえリファレンスセル回路におけるフロー
ティングゲートを有するリファレンスセル用のトランジ
スタの個数が増加しても、各トランジスタのチャンネル
電流を設定する時間が増加しないようにすることを目的
とする。
【００１１】
【課題を解決するための手段】図４は、本発明の半導体
集積回路の基本構成を示す図である。図４に示すよう
に、本発明の半導体集積回路では、上記目的を実現する
ため、異なる基準信号レベルを生成する複数のトランジ
スタのフローティングゲートを共通に接続し、全トラン
ジスタのチャンネル電流の設定を同時に行えるようにす
る。各トランジスタは、チャンネル長又はチャンネル幅
又はその両方を異ならせることによりチャンネル電流を
異ならせ、製造プロセスによる誤差をフローティングゲ
ートへの電荷の注入量で調整する。
集積回路の基本構成を示す図である。図４に示すよう
に、本発明の半導体集積回路では、上記目的を実現する
ため、異なる基準信号レベルを生成する複数のトランジ
スタのフローティングゲートを共通に接続し、全トラン
ジスタのチャンネル電流の設定を同時に行えるようにす
る。各トランジスタは、チャンネル長又はチャンネル幅
又はその両方を異ならせることによりチャンネル電流を
異ならせ、製造プロセスによる誤差をフローティングゲ
ートへの電荷の注入量で調整する。
【００１２】すなわち、本発明の半導体集積回路は、セ
ンスアンプ１３と、フローティングゲートを有する複数
のトランジスタ４５、４６、４７、４８を有し、各トラ
ンジスタがセンスアンプでの論理値の判定時に比較の基
準となる複数の異なる信号レベルを生成するリファレン
ス回路と、比較対象に応じてリファレンス回路の生成す
る異なる信号レベルを選択し、センスアンプに接続する
選択回路（セレクタ回路）４１とを備える半導体集積回
路において、複数のトランジスタのフローティングゲー
トは共通に接続されていることを特徴とする。各トラン
ジスタは、異なるチャンネル電流になるように、チャン
ネル長又はチャンネル幅又はその両方を異ならせる。
ンスアンプ１３と、フローティングゲートを有する複数
のトランジスタ４５、４６、４７、４８を有し、各トラ
ンジスタがセンスアンプでの論理値の判定時に比較の基
準となる複数の異なる信号レベルを生成するリファレン
ス回路と、比較対象に応じてリファレンス回路の生成す
る異なる信号レベルを選択し、センスアンプに接続する
選択回路（セレクタ回路）４１とを備える半導体集積回
路において、複数のトランジスタのフローティングゲー
トは共通に接続されていることを特徴とする。各トラン
ジスタは、異なるチャンネル電流になるように、チャン
ネル長又はチャンネル幅又はその両方を異ならせる。
【００１３】また、フローティングゲートへの電荷の注
入時に、いずれか１つのトランジスタのチャンネル電流
を測定するため、複数のトランジスタのうちの１つの信
号レベルを電極パッド４４に出力するためのモニタ回路
４３が設けられている。フローティングゲートに電荷を
注入又はフローティングゲートから電荷を引き出すため
の電荷調整用トランジスタを別に設けてもよく、この電
荷調整用トランジスタも同様にフローティングゲートを
有し、それは他のリファレンスセル用ののトランジスタ
のフローテングゲートに接続される。この場合、上記の
モニタ回路は、電荷調整用トランジスタの信号レベルを
電極パッドに出力するように設けられる。
入時に、いずれか１つのトランジスタのチャンネル電流
を測定するため、複数のトランジスタのうちの１つの信
号レベルを電極パッド４４に出力するためのモニタ回路
４３が設けられている。フローティングゲートに電荷を
注入又はフローティングゲートから電荷を引き出すため
の電荷調整用トランジスタを別に設けてもよく、この電
荷調整用トランジスタも同様にフローティングゲートを
有し、それは他のリファレンスセル用ののトランジスタ
のフローテングゲートに接続される。この場合、上記の
モニタ回路は、電荷調整用トランジスタの信号レベルを
電極パッドに出力するように設けられる。
【００１４】従来からトランジスタのチャンネル長によ
りチャンネル電流が異なることが知られているが、本願
発明者は、更に、フローティングゲートを共通化し、そ
の電荷注入量を変化させると、チャンネル長に比例した
チャンネル電流の関係を維持したままチャンネル電流が
変化することを発見した。製造工程においては、チャン
ネル長は正確な比率で製作することが可能であり、チャ
ンネル電流の比率に基づいて各トランジスタのチャンネ
ル長を正確に製作した上で、製造プロセスによるチャン
ネル電流の誤差をフローティングゲートに注入する電荷
量を調整すれば、各トランジスタのチャンネル電流を正
確に設定することができる。図５は、共通なフローティ
ングゲートを有する３個のチャンネル長の異なるトラン
ジスタのゲート−ソース間電圧Ｖｇｓとチャンネル電流
Ｉｄｓの関係を示す図であり、各トランジスタにおいて
Ｖｇｓに比例してＩｄｓが変化し、しかも比率が維持さ
れていることが分かる。
りチャンネル電流が異なることが知られているが、本願
発明者は、更に、フローティングゲートを共通化し、そ
の電荷注入量を変化させると、チャンネル長に比例した
チャンネル電流の関係を維持したままチャンネル電流が
変化することを発見した。製造工程においては、チャン
ネル長は正確な比率で製作することが可能であり、チャ
ンネル電流の比率に基づいて各トランジスタのチャンネ
ル長を正確に製作した上で、製造プロセスによるチャン
ネル電流の誤差をフローティングゲートに注入する電荷
量を調整すれば、各トランジスタのチャンネル電流を正
確に設定することができる。図５は、共通なフローティ
ングゲートを有する３個のチャンネル長の異なるトラン
ジスタのゲート−ソース間電圧Ｖｇｓとチャンネル電流
Ｉｄｓの関係を示す図であり、各トランジスタにおいて
Ｖｇｓに比例してＩｄｓが変化し、しかも比率が維持さ
れていることが分かる。
【００１５】以上のように、本発明の半導体集積回路に
おいては、チャンネル長でリファレンスセル用の各トラ
ンジスタのチャンネル電流の比率を設定し、製造プロセ
スによるチャンネル電流のばらつきは共通なフローティ
ングゲートへの書き込みにより行うため、正確なチャン
ネル電流の設定が可能である。しかもフローティングゲ
ートへの書き込みとチャンネル電流の測定を繰り返す調
整動作は１個のトランジスタで行えば、他のトランジス
タの調整も同時に行われることになるので、試験時間は
大幅に低減される。また、フローティングゲートへの書
き込みとチャンネル電流の測定を繰り返す調整動作は１
個のトランジスタで行えばよいため、制御回路やモニタ
回路も１つ設ければよく、スペースを節約することがで
きるので、チップ面積を低減できる。このような試験時
間の低減とチップ面積の低減は、製造コストを低減する
ことになる。
おいては、チャンネル長でリファレンスセル用の各トラ
ンジスタのチャンネル電流の比率を設定し、製造プロセ
スによるチャンネル電流のばらつきは共通なフローティ
ングゲートへの書き込みにより行うため、正確なチャン
ネル電流の設定が可能である。しかもフローティングゲ
ートへの書き込みとチャンネル電流の測定を繰り返す調
整動作は１個のトランジスタで行えば、他のトランジス
タの調整も同時に行われることになるので、試験時間は
大幅に低減される。また、フローティングゲートへの書
き込みとチャンネル電流の測定を繰り返す調整動作は１
個のトランジスタで行えばよいため、制御回路やモニタ
回路も１つ設ければよく、スペースを節約することがで
きるので、チップ面積を低減できる。このような試験時
間の低減とチップ面積の低減は、製造コストを低減する
ことになる。
【００１６】なお、トランジスタのチャンネル電流は、
チャンネル幅でも異なるので、チャンネル幅でレファレ
ンスセル用の各トランジスタのチャンネル電流の比率を
設定し、製造プロセスによるチャンネル電流のばらつき
を共通なフローティングゲートへの書き込みで調整する
ようにしてもよく、チャンネル長とチャンネル幅の両方
で各トランジスタのチャンネル電流の比率を設定するよ
うにしてもよい。
チャンネル幅でも異なるので、チャンネル幅でレファレ
ンスセル用の各トランジスタのチャンネル電流の比率を
設定し、製造プロセスによるチャンネル電流のばらつき
を共通なフローティングゲートへの書き込みで調整する
ようにしてもよく、チャンネル長とチャンネル幅の両方
で各トランジスタのチャンネル電流の比率を設定するよ
うにしてもよい。
【００１７】
【発明の実施の形態】図６は、本発明の実施例のフラッ
シュメモリの全体構成を示すブロック図であり、８ビッ
ト出力の例を示している。従って、メモリセルブロック
１１は８個のセルブロックで構成されている。図６にお
いて、参照番号５１はアドレス入力端子であり、アドレ
ス入力端子に入力されたアドレス信号はアドレスバッフ
ァ５２でチップ内に取り込まれた後、ロウデコーダ１５
とコラムデコーダ１７に送られる。なお、他の制御信号
は省略してある。ロウデコーダ１５は、アドレスバッフ
ァ５２から送られたロウ（行）アドレス信号をデコード
して、メモリセルブロック１１のアクセスするワード線
を活性化する。コラムデコーダ１７は、アドレスバッフ
ァ５２から送られたコラム（列）アドレス信号をデコー
ドして、ブロック毎にアクセスするビット線に接続され
るＹ選択ゲート１２のトランジスタをオン状態にする。
Ｙ選択ゲート１２にはブロック毎にセンスアンプ１３が
接続されており、センスアンプ１３の出力が入出力バッ
ファ５４から出力される。本実施例では、このセンスア
ンプ１３の部分が、図７に示すような構成を有する。
シュメモリの全体構成を示すブロック図であり、８ビッ
ト出力の例を示している。従って、メモリセルブロック
１１は８個のセルブロックで構成されている。図６にお
いて、参照番号５１はアドレス入力端子であり、アドレ
ス入力端子に入力されたアドレス信号はアドレスバッフ
ァ５２でチップ内に取り込まれた後、ロウデコーダ１５
とコラムデコーダ１７に送られる。なお、他の制御信号
は省略してある。ロウデコーダ１５は、アドレスバッフ
ァ５２から送られたロウ（行）アドレス信号をデコード
して、メモリセルブロック１１のアクセスするワード線
を活性化する。コラムデコーダ１７は、アドレスバッフ
ァ５２から送られたコラム（列）アドレス信号をデコー
ドして、ブロック毎にアクセスするビット線に接続され
るＹ選択ゲート１２のトランジスタをオン状態にする。
Ｙ選択ゲート１２にはブロック毎にセンスアンプ１３が
接続されており、センスアンプ１３の出力が入出力バッ
ファ５４から出力される。本実施例では、このセンスア
ンプ１３の部分が、図７に示すような構成を有する。
【００１８】図７に示すように、センスアンプ１３に
は、セレクト回路６１と、フローティングゲートが共通
に接続されたトランジスタ６２から６５及び７２と、書
き込み・消去制御回路７１で構成されるリファレンス回
路が接続されている。トランジスタ６２から６５及び７
２は近接して並列に配置される。トランジスタ６２から
６５は、異なるチャンネル電流になるように、チャンネ
ル長又はチャンネル幅又はその両方を異ならせてある。
セレクト回路６１は、このフラッシュメモリの全体の制
御部（図示せず）の出力する選択信号に応じて、トラン
ジスタ６２から６５のいずれかをセンスアンプ１３に接
続する。センスアンプ１３は、選択されたトランジスタ
と、Ｙ選択ゲート１２を介して接続されるアクセスされ
たメモリセルのチャンネル電流を比較して論理値を決定
して出力する。
は、セレクト回路６１と、フローティングゲートが共通
に接続されたトランジスタ６２から６５及び７２と、書
き込み・消去制御回路７１で構成されるリファレンス回
路が接続されている。トランジスタ６２から６５及び７
２は近接して並列に配置される。トランジスタ６２から
６５は、異なるチャンネル電流になるように、チャンネ
ル長又はチャンネル幅又はその両方を異ならせてある。
セレクト回路６１は、このフラッシュメモリの全体の制
御部（図示せず）の出力する選択信号に応じて、トラン
ジスタ６２から６５のいずれかをセンスアンプ１３に接
続する。センスアンプ１３は、選択されたトランジスタ
と、Ｙ選択ゲート１２を介して接続されるアクセスされ
たメモリセルのチャンネル電流を比較して論理値を決定
して出力する。
【００１９】トランジスタ７２は、フローティングゲー
トへの電荷の注入と電荷の引抜きを行うためのトランジ
スタであり、このトランジスタ７２でフローティングゲ
ートへの電荷の注入と電荷の引抜きを行うことにより、
トランジスタ６２から６５のチャンネル電流が変化す
る。トランジスタ７２のフローティングゲートへの電荷
の注入と電荷の引抜きは、書き込み・消去制御回路７１
を利用して行われる。書き込み・消去制御回路７１は、
トランジスタ７２に流れる電流を検出して電極パッド
（図示せず）に出力するモニタアンプを有しており、コ
ントロールゲートとドレインに所定の電圧を印加して、
通常動作時の電流の検出及びコントロールゲートへの電
荷の注入が行えるようになっている。前述のように、コ
ントロールゲートへの少量の電荷の注入後通常動作させ
て電流を測定して所定の値であるかを確認する動作を、
電流が所定の値になるまで繰り返し行う。従って、通常
はフローティングゲートから電荷を引抜くことはない
が、電荷を過剰に注入した場合に電荷を引抜けるように
しておくことが望ましい場合もある。その場合には、ト
ランジスタ７２のゲートに負電圧を印加できるようにす
るか、ソースに正の高電圧を印加できることが必要であ
る。
トへの電荷の注入と電荷の引抜きを行うためのトランジ
スタであり、このトランジスタ７２でフローティングゲ
ートへの電荷の注入と電荷の引抜きを行うことにより、
トランジスタ６２から６５のチャンネル電流が変化す
る。トランジスタ７２のフローティングゲートへの電荷
の注入と電荷の引抜きは、書き込み・消去制御回路７１
を利用して行われる。書き込み・消去制御回路７１は、
トランジスタ７２に流れる電流を検出して電極パッド
（図示せず）に出力するモニタアンプを有しており、コ
ントロールゲートとドレインに所定の電圧を印加して、
通常動作時の電流の検出及びコントロールゲートへの電
荷の注入が行えるようになっている。前述のように、コ
ントロールゲートへの少量の電荷の注入後通常動作させ
て電流を測定して所定の値であるかを確認する動作を、
電流が所定の値になるまで繰り返し行う。従って、通常
はフローティングゲートから電荷を引抜くことはない
が、電荷を過剰に注入した場合に電荷を引抜けるように
しておくことが望ましい場合もある。その場合には、ト
ランジスタ７２のゲートに負電圧を印加できるようにす
るか、ソースに正の高電圧を印加できることが必要であ
る。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
複数の異なるチャンネル電流のリファレンスセルが、高
い精度で且つ小さなチップ面積で実現でき、しかも短時
間でその設定作業が行えるようになる。従って、半導体
集積回路のコストを低減できる。
複数の異なるチャンネル電流のリファレンスセルが、高
い精度で且つ小さなチップ面積で実現でき、しかも短時
間でその設定作業が行えるようになる。従って、半導体
集積回路のコストを低減できる。
【図１】フラッシュメモリのメモリセルの基本構成を示
す図である。
す図である。
【図２】フラッシュメモリの全体構成を示す図である。
【図３】従来のリファレンスセル回路の構成を示す図で
ある。
ある。
【図４】本発明の半導体集積回路の基本構成を示す図で
ある。
ある。
【図５】チャンネル電流がチャンネル長に比例すること
を示す図である。
を示す図である。
【図６】本発明の実施例のフラッシュメモリの構成を示
す図である。
す図である。
【図７】本発明の実施例のリファレンス回路の構成を示
す図である。
す図である。
１３…センスアンプ ４１…セレクタ回路 ４２…ゲート制御回路 ４３…モニタアンプ ４４…電極パッド ４５−４８…リファレンス用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】 センスアンプと、 フローティングゲートを有する複数のトランジスタを有
し、各トランジスタが前記センスアンプでの論理値の判
定時に比較の基準となる複数の異なる信号レベルを生成
するリファレンス回路と、 比較対象に応じて前記リファレンス回路の生成する異な
る信号レベルを選択し、前記センスアンプに接続する選
択回路とを備える半導体集積回路において、 前記複数のトランジスタの前記フローティングゲートは
共通に接続されていることを特徴とする半導体集積回
路。 - 【請求項２】 請求項１に記載の半導体集積回路であっ
て、 前記複数のトランジスタの少なくとも一部は、チャンネ
ル長が異なる半導体集積回路。 - 【請求項３】 請求項１又は２に記載の半導体集積回路
であって、 前記複数のトランジスタの少なくとも一部は、チャンネ
ル幅が異なる半導体集積回路。 - 【請求項４】 請求項１から３のいずれか１項に記載の
半導体集積回路であって、 前記複数のトランジスタのうちの１つの前記信号レベル
を電極パッドに出力するモニタ回路を備える半導体集積
回路。 - 【請求項５】 請求項１から３のいずれか１項に記載の
半導体集積回路であって、 前記フローティングゲートに電荷を注入又は前記フロー
ティングゲートから電荷を引き出すための、前記フロー
ティングゲートに接続されるフローテングゲートを有す
る電荷調整用トランジスタを備える半導体集積回路。 - 【請求項６】 請求項５に記載の半導体集積回路であっ
て、 前記電荷調整用トランジスタの前記信号レベルを電極パ
ッドに出力するモニタ回路を備える半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6461197A JPH10261768A (ja) | 1997-03-18 | 1997-03-18 | 半導体集積回路 |
| US08/902,275 US6072724A (en) | 1997-03-18 | 1997-07-29 | Semiconductor integrated circuit for generating plurality of different reference levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6461197A JPH10261768A (ja) | 1997-03-18 | 1997-03-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261768A true JPH10261768A (ja) | 1998-09-29 |
Family
ID=13263241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6461197A Withdrawn JPH10261768A (ja) | 1997-03-18 | 1997-03-18 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6072724A (ja) |
| JP (1) | JPH10261768A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587377B2 (en) | 2000-11-22 | 2003-07-01 | Fujitsu Limited | Nonvolatile semiconductor memory device with reliable verify operation |
| US6912161B2 (en) | 2002-07-02 | 2005-06-28 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| JP2010123987A (ja) * | 2010-01-14 | 2010-06-03 | Hitachi Ltd | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3476700B2 (ja) * | 1999-02-17 | 2003-12-10 | 株式会社 沖マイクロデザイン | 半導体記憶装置 |
| US6815219B2 (en) * | 1999-12-27 | 2004-11-09 | Hynix Semiconductor Inc. | Fabrication method and structure for ferroelectric nonvolatile memory field effect transistor |
| DE10062123C1 (de) * | 2000-12-13 | 2002-06-20 | Infineon Technologies Ag | Referenzstromquelle für Speicherbauelemente |
| US7161841B1 (en) * | 2005-06-29 | 2007-01-09 | Actel Corporation | Method for erasing programmable interconnect cells for field programmable gate arrays using reverse bias voltage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| JP3454520B2 (ja) * | 1990-11-30 | 2003-10-06 | インテル・コーポレーション | フラッシュ記憶装置の書込み状態を確認する回路及びその方法 |
| KR950003347B1 (ko) * | 1991-09-24 | 1995-04-10 | 가부시키가이샤 도시바 | 불휘발성 반도체 기억장치 |
| US5608679A (en) * | 1994-06-02 | 1997-03-04 | Intel Corporation | Fast internal reference cell trimming for flash EEPROM memory |
| US5684739A (en) * | 1994-11-30 | 1997-11-04 | Nkk Corporation | Apparatus and method for determining current or voltage of a semiconductor device |
| US5629892A (en) * | 1995-10-16 | 1997-05-13 | Advanced Micro Devices, Inc. | Flash EEPROM memory with separate reference array |
-
1997
- 1997-03-18 JP JP6461197A patent/JPH10261768A/ja not_active Withdrawn
- 1997-07-29 US US08/902,275 patent/US6072724A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587377B2 (en) | 2000-11-22 | 2003-07-01 | Fujitsu Limited | Nonvolatile semiconductor memory device with reliable verify operation |
| US6912161B2 (en) | 2002-07-02 | 2005-06-28 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| JP2010123987A (ja) * | 2010-01-14 | 2010-06-03 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072724A (en) | 2000-06-06 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040223 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070412 |