KR910000918B1 - 불휘발성 반도체메모리 - Google Patents

불휘발성 반도체메모리 Download PDF

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KR910000918B1
KR910000918B1 KR1019880000843A KR880000843A KR910000918B1 KR 910000918 B1 KR910000918 B1 KR 910000918B1 KR 1019880000843 A KR1019880000843 A KR 1019880000843A KR 880000843 A KR880000843 A KR 880000843A KR 910000918 B1 KR910000918 B1 KR 910000918B1
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유키오 와다
도모히사 시게마츠
야소지 스즈키
마고토 요시자와
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이콤 엔지니어링 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

불휘발성 반도체메모리
제1도는 본 발명에 따른 불휘발성 반도체메모리로 사용되는 메모리셀의 소자구성을 도시해 놓은 단면도.
제2도는 제1도에 도시된 소자의 등가회로도.
제3도는 제1도에 도시된 셀의 각 동작모드에서의 전압을 정리해서 도시해 놓은 도면.
제4도는 본 발명에 따른 불휘발성 반도체메모리의 제1실시예의 개략적인 구성을 도시해 놓은 회로도.
제5도는 본 발명에 따른 다른 실시예의 개략적인 구성을 도시해 놓은 회로도.
제6도는 본 발명에 따른 또 다른 실시예의 개략적인 구성을 도시해 놓은 회로도.
제7도는 제6도에 도시된 회로의 타이밍챠트.
제8도는 본 발명에 따른 별도 실시예의 개략적인 구성을 도시해 놓은 회로도.
제9도는 제8도에 도시된 메모리의 동작에 대한 타이밍챠트.
제10도는 상기 각 실시예의 메모리에 사용된 감지증폭회로를 메모리셀과 더불어 구체적으로 도시해 놓은 회로도.
제11도는 본 발명의 제1변형예에 의한 메모리셀의 구성을 도시해 놓은 등가회로도.
제12도는 제11도에 도시된 셀의 각 동작모드에서의 전압을 정리해 도시해 놓은 도면.
제13도는 본 발명의 제2변형예에 의한 메모리셀의 구성을 도시해 놓은 등가회로도.
제14도는 제13도에 도시된 셀의 각 동작모드에서의 전압을 정리해서 도시해 놓은 도면.
제15도는 본 발명의 제3변형예에 의한 메모리셀의 소자구조를 도시해 놓은 단면도.
제16도는 본 발명의 제4변형예에 의한 메모리셀의 소자구조를 도시해 놓은 단면도.
제17도는 종래 셀의 소자구조를 도시해 놓은 단면도.
제18도는 제17도에 도시된 소자의 등가회로도.
제19도는 제17도에 도시된 셀의 각 동작모드에서의 전압을 정리해서 도시해 놓은 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : P형 반도체기판 11,12,13,14 : N형 확산층
15 : 챈널영역(제1챈널영역) 16 : 두꺼운 절연막
17 : 게이트전극 18 : 챈널영역(제2챈널영역)
19 : 두꺼운 절연막 20 : 플로우팅(floating)게이트전극
21 : 두께가 얇은 절연막 22 : 두꺼운 절연막
123 : 제어게이트전극 24 : 챈널영역(제3챈널영역)
24 : 두꺼운 절연막 26 : 게이트전극
31 : 제1선택용 트랜지스터 32 : 메모리용 트랜지스터
33 : 제2선택용 트랜지스터 34 : 저항
35 : 감지증폭회로 36 : P챈널 MOS트랜지스터
37 : 앤드게이트회로 CG : 제어게이트선
WG : 기록게이트선 RG : 독출게이트선
RL : 독출선 WL : S기록선
본 발명은 불휘발성 트랜지스터를 사용해서 전기적으로 데이터를 고쳐서 기록할 수 있도록 되어 있는 불휘발성 반도체메모리에 관한 것이다.
전기적으로 데이터를 고쳐서 다시 기록할 수 있도록 되어 있는 메모리로는 E2PROM(Electrically Erasable and Programable Read Only Memory)는 잘 알려져 있는 바, 이 E2PROM에 사용되는 메모리셀의 구조에는 여러가지 방식이 있지만 그중에서도 플로우팅게이트형이 가장 일반적인데, 이는 플로우팅게이트전극이 일부 얇은 절연막을 통해서 확산층과 포개져 있는 방식이다.
제17도는 위와 같은 방식의 종래 메모리셀의 소자구조를 나타낸 단면도로서, P형 반도체기판(40)의 표면에는 N형 확산층(41,42,43)이 형성되어 있고, 상기 확산층(41)과 확산층(42)의 상호간에는 챈널영역(44)이 설정되어 있으며, 이 챈널영역(44)상에는 비교적 두꺼운 절연막(45)을 통해 다결정실리콘으로 구성된 전극(46)이 설치되어 있고, 또 이 전극(46)은 상기 절연막(45)보다도 얇은 절연막(47)부분을 통해 상기 N형 확산층(42)과 포개지게 된다. 더욱이 전극(46)상에는 비교적 두꺼운 절연막(48)을 통해 다결정실리콘으로 구성된 전극(49)이 설치되어 있다.
또한, 상기 확산층(42)과 확산층(43)의 상호간에도 챈널영역(50)이 설정되어 있는데, 이 챈널영역(50)상에는 비교적 두꺼운 절연막(51)을 통해 다결정실리콘으로 구성된 전극(52)이 설치되어 있다.
여기서 상기 확산층(41)은 소오스배선(S)에 접속되고, 확산층(43)은 비트선(BL)에 각각 접속되게 되며, 또 전극(46)은 플로우팅게이트전극, 전극(49)은 제어게이트전극, 전극(52)은 게이트전극으로 각각 사용되며, 상기 제어게이트전극(49)은 제어게이트선(CG)에, 게이트전극(52)은 선택게이트선(SG)에 각각 접속되게 된다.
제18도는 제17도에 도시된 종래 소자의 등가회로도로서, 도면내에서 트랜지스터(61)는 확산층(41)(42)을 소오스와 드레인으로 하는 플로우팅게이트형으로 데이터를 기억하는 메모리용 트랜지스터를 구성하게 하고, 트랜지스터(62)는 확산층(42)(43)을 소오스와 드레인으로 하는 통상의 MOS형 트랜지스터로서 상기 메모리용 트랜지스터(61)를 선택하는 선택용 트랜지스터를 구성하게 된다.
위와 같이 구성된 메모리셀의 동작모드로서는 데이터의 소거, 기록 및 독출모드가 있는데, 제19도는 위와 같은 각 동작모드에 있어서 소오스배선(S)과 비트선(BL), 제어게이트선(CG), 선택게이트선(SG)으로 공급되는 전압을 정리해서 나타낸 것이다. 또 E2PROM이 내장된 집적회로에 사용되는 전원전압원은 GND, Vcc, Vpp의 3종류가 있는데, 통상의 경우 GND=0V, Vcc=5V, Vpp=20V이다. 여기서 Vpp는 외부전압원으로 공급되는 것이 아니고 집적회로내부에서 Vcc의 전압을 승압시켜 만든다.
먼저, 데이터소거모드를 설명한다. 이 데이터소거모드는 전자주입모드라고도 불리워지는데, 플로우팅게이트전극(46)에 전자를 주입하여 메모리용 트랜지스터(61)의 임계치전압(VTH)을 상승시켜주는 것으로, 이 경우에는 BL=0V, SG=20V, CG=20V, S=0V로 설정한다. 따라서, SG를 20V로 설정하는 것에 의해 선택용 트랜지스터(62)가 도통되게 되고, N형 확산층(42)은 BL의 0V로 되게 된다. 그리고, 플로우팅게이트전극(46)에는 CG의 높은 전압이 인가되어 있기 때문에 플로우팅게이트전극(46)과 N형 확산층(42)사이의 얇은 절연막(47)에 고전계가 인가되어 있기 때문에 플로우팅게이트전극(46)에서 N형 확산층(42)으로 터널전류가 흐르게 되므로 플로우팅게이트전극(46)에 전자가 주입되게 된다. 그 결과 메모리용 트랜지스터(61)의 임계치전압(VTH)이 상승하여 예컨대 +8V 정도로 되게 된다.
한편, 데이터기록모드는 전자방출모드라고도 불리워지는데, 플로우팅게이트전극(46)에 주입된 전자를 방출하는 것으로 메모리용 트랜지스터(61)의 임계치전압(VTH)을 하강시키는 것이다. 이 경우에는 BL=20V, SG=20V, CG=0V, S=5V로 설정한다. 이와 같이 SG를 20V로 설정한 것에 의해 선택용 트랜지스터(62)가 도통되고, N형 확산층(42)은 BL의 20V로 된다. 이것에 의해 상기 소거모드의 경우와는 반대방향으로 얇은 절연막에 고전계가 인가되어 N형 확산층(42)에서 플로우팅게이트전극(46)으로 터널전류가 흐르게 되므로 플로우팅게이트전극(46)에서 전자가 방출되게 된다. 그 결과, 메모리용 트랜지스터(61)의 임계치전압(VTH)이 하강하여 예컨대 -5V 정도로 된다.
또, 데이터독출모드의 경우에는 BL=1V, SG=5V, CG=0V, S=0V로 설정하게 되는데, 이렇게 선택게이트선(SG)를 5V로 설정한 것에 의해 선택용 트랜지스터(62)가 도통되게 되고, N형 확산층(42)은 비트선(BL)의 1V로 되게 된다. 이때, 미리 플로우팅게이트전극(46)에 전자가 주입되어 있는 경우에는 임계치전압(VTH)이 상승되어 있기 때문에 메모리용 트랜지스터(61)는 도통되지 않게 된다. 이 때문에 비트선(BL)과 소오스배선(S)사이에 전류가 흐르지 않게 되어 비트선(BL)은 1V를 그대로 유지하게 된다.
이것에 비해, 플로우팅게이트전극(46)에서 전자가 방출된 경우에는 임계치전압(VTH)이 하강되어 있으므로 트랜지스터(61)는 도통되게 된다. 이때는 비트선(BL)과 소오스배선(S) 사이에 전류가 흘러 비트선(BL)은 거의 0V로 되게 된다. 결국 비트선(BL)의 1V와 0V의 전압차를 비트선(BL)에 접속된 도시되지 않은 감지증폭회로에서 증폭시켜줌으로써 논리적인 "1"과 "0"의 판정을 수행하게 된다.
이와 같은 종래의 불휘발성 반도체메모리에서 문제시되는 것은 비트선(BL)의 1V와 0V의 전위차를 감지증폭회로에서 증폭시켜 주어야 한다는 것이다. 즉, 감지증폭회로는 불과 1V의 전위차를 증폭하여 레벨판정을 수행하여야 한다는 것이다.
그러면, 왜 독출모드일 경우 비트선(BL)을 5V까지 상승시켜 주지 않고 1V 정도로 유지시킬 필요가 있는가에 대해서 설명하면, 독출모드시 BL=5V로 설정하게 되면 N형 확산층(42)은 거의 5V로 되게 된다. 그러면 얇은 절연막(47)에는 플로우팅게이트전극(46)을 통해 CG=0V와 N형 확산층(42)의 5V에 의해 전계가 인가되게 된다. 결국 먼저 기록모드(전자방출모드)에서의 전계가 인가되는 방향과 전계의 방향이 같다는 것이고, 다른점은 전계의 세기가 기록모드일 경우 보다 낮다는 것이다.
따라서 전자가 주입되어 있는 셀이 장시간 동안 계속 독출모드로 되어 있을 경우에는 미리 주입되어 있던 전자가 터널효과에 의해 조금씩 계속 방출되게 되므로 임계치전압(VTH)이 조금씩 계속 하강하게 되어 일정시간이 경과된 후에는 논리적 오동작을 발생시키게 된다. 이와 같은 현상을 소프트기록(soft write)현상이라 칭하는데, 이 소프트기록현상의 시간에 대한 내성을 독출·보유특성(read retention; 독출시의 데이터보유특성)이라 칭한다.
이 독출·보유특성을 개량하기 위해서는 독출모드시에 비트선(BL)의 전압을 내려주게 되면 개량되게 되지만, 그 반면에 전자주입셀과 전자방출셀의 비트선(BL)전압차가 적게되어 논리적 마아진이 저하되게 된다. 따라서 종래에는 BL=1V 정도로 설정하여 독출·보유특성에 대해서는 충분한 대책을 세우는 한편 논리적 마아진이 작아진다는 점에 대해 감지증폭회로를 고성능화하는 식으로 해서, 결국 감지증폭회로자체에 큰 부담을 주고 있다.
이와 같이 종래에는 감지증폭회로에 지나치게 많은 부담을 주게 되므로 다음과 같은 여러 가지의 문제가 발생하게 되었다. 그 제1의 문제점은 감지증폭회로의 구성이 복잡하게 되어 집적회로화하는 경우에 칩면적이 증대되게 되므로 제조원가의 상승을 초래하게 되었고, 제2문제점으로서는 독출모드시에 동작전원전압 마아진이 작아지게 되므로 특히 저전압동작면에서 불리한 점이 있었다. 또, 제3의 문제점으로서는 비트선(BL)에 공급하기 위한 1V라고 하는 중간전압원이 필요하다는 것이다. 이와 같은 중간전압을 만드는 회로를 내장하게 되면 소비전력이 증가하여 저소비전력화란 측면에선 불리하게 된다. 제4의 문제점으로서는 감지증폭회로의 복잡화에 따라 억세스시간이 길어지게 된다는 점에 있다.
상기와 같이 종래의 불휘발성 반도체메모리에서는 칩면적이 증대되게 되고, 저전압동작 및 저소비전력화에 불리하게 되며, 억세스시간이 길어지게 된다는 등의 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 고려하여 발명된 것으로, 그 목적은 저전압, 저소비전력화를 가능하도록 함과 더불어 감지증폭회로를 비롯한 주변회로의 간소화와 동작속도의 고속화가 가능한 불휘발성 반도체메모리를 제공하고자 함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 반도체메모리는 제1도전형 반도체기판과; 상기 기판내에 설치된 제2도전형의 제1, 제2, 제3 및 제4확산층; 상기 제1, 제2확산층의 상호간에 설치된 제1챈널영역; 상기 제2, 제3확산층의 상호간에 설치된 제2챈널영역; 상기 제3, 제4확산층의 상호간에 설치된 제3챈널영역; 상기 제1챈널영역위에 설치된 제1게이트전극; 상기 제2챈널영역위에 설치되어어서 일부가 얇은 절연막을 통해 상기 제3확산층과 포개진 플로우팅게이트전극; 상기 플로우팅게이트전극위에 설치된 제어게이트전극; 상기 제3챈널영역위에 설치된 제2게이트전극; 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제4확산층에 공급해주는 기록선; 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제2게이트전극에 공급해주는 기록게이트선; 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제어게이트전극에 공급해주는 제어게이트선; 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제1게이트전극에 공급해주는 독출게이트선; 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제1확산층에 공급해주는 독출선등으로 구성되어 있다.
본 발명에 따른 불휘발성 반도체메모리에 사용되는 메모리셀은 제1도의 단면도에 도시된 바와 같이 구성되어 있는 바, P형 반도체기판(10)의 표면에는 N형 확산층(11,12,13,14)이 형성되어 있고, 상기 확산층(11과 12)의 상호간에 챈널영역(15)이 설정되어 있으며, 이 챈널영역(15)상에는 비교적 두꺼운 절연막(16)을 통해서 다결정실리콘으로 구성된 전극(17)이 설치되어 있다. 또한, 상기 확산층(12와 13)의 상호간에도 챈널영역(18)이 설정되어 있고, 이 챈널영역(18)위에 비교적 두꺼운 절연막(19)을 통해서 다결정실리콘으로 구성된 전극(20)이 설치되어 있는바, 이 전극(20)은 상기 절연막(19)보다 두께가 얇은 절연막(21)부분을 통해서 상기 N형 확산층(13)위에 포개져 있다. 또한, 상기 전극(20)위에는 비교적 두꺼운 절연막(22)을 통해서 다결정실리콘으로 구성된 전극(23)이 설치되어 있다.
한편, 상기 확산층(13과 14)의 상호간에도 챈널영역(24)이 설치되어 있는바, 이 챈널영역(24)위에는 비교적 두꺼운 절연막(25)를 통해서 다결정실리콘으로 구성된 전극(26)이 설치되어 있다.
여기에서, 상기 확산층(11)에는 독출선(RL)이 접속되고, 상기 확산층(14)에는 기록선(WL)이 접속되어 있다. 또한, 상기 전극(17)(26)은 게이트전극으로 사용되고, 상기 전극(20)은 플로우팅게이트전극으로 사용되며, 상기 전극(23)은 제어게이트전극으로 사용되게 되는바, 상기 게이트전극(17)에는 독출게이트선(RG)이 접속되고, 제어게이트전극(23)에는 제어게이트선(CG)이 접속되며, 상기 게이트전극(26)에는 기록게이트선(WG)이 접속되어 있다.
제2도는 제1도에 도시된 소자의 등가회로도로, 도면중의 트랜지스터(31)는 확산층(11)(12)을 각각 소오스 및 드레인으로 하는 통상의 MOS트랜지스터로서 제1선택용 트랜지스터를 구성하고 있고, 트랜지스터(32)는 확산층(12)(13)을 각각 소오스 및 드레인으로 하는 플로우팅게이트형 트랜지스터로서 데이터를 기억해주는 메모리용 트랜지스터를 구성하고 있으며, 트랜지스터(33)는 확산층(13)(14)을 각각 소오스 및 드레인으로 하는 통상의 MOS트랜지스터로서 제2선택용 트랜지스터를 구성하고 있다.
상기와 같이 구성된 메모리셀의 동작모드로서는 종래 셀의 경우와 같이 데이터의 소거와 기록 및 독출모드가 있는바, 제3도는 이러한 각 동작모드에 있어서, 기록선(WL)과 기록게이트선(WG), 제어게이트선(CG), 독출게이트선(RG) 및 독출선(RL)의 각각에 공급되는 전압을 정리해서 도시해 놓은 것이다.
우선, 처음의 데이터소거모드(전자주입모드)이 경우에는 WL=0V, WG=20V, CG=20V, RG=0V로 설정해주게 되며, 이때 독출선(RL)의 전압은 임의로 설정해주어도 된다.
상기와 같이 설정된 경우, WG를 20V로 설정해주는 것에 의해 제2선택용 트랜지스터(33)가 도통됨에 따라 N형 확산층(13)이 WL의 전압과 같은 0V로 된다. 또한, 플로우팅게이트전극(20)에 CG의 고전압이 인가되는 한편, RG를 0V로 설정해줌에 의해 제1선택용 트랜지스터(31)가 비도통상태로 되므로 N형 확산층(12)은 플로우팅게이트로 되게 된다.
이에 따라 플로우팅게이트전극(20)과 N형 확산층(13)사이에 개재된 절연막(21)에 고전계가 가해져서 플로우팅게이트전극(20)으로부터 N형 확산층(13)으로 터널전류가 흐르게 됨으로써 결국 플로우팅게이트전극(20)에 전자가 모이게(주입되게) 된다.
따라서, 메모리용 트랜지스터(32)의 임계치전압(VTH)이 상승해서 예컨대 8V 정도로 된다.
한편, 데이터기록모드(전자방출모드)의 경우에는 WL=20V, WG=20V, CG=0V, RG=0V로 설정해주게 되는데, 이때도 독출선(RL)의 전압은 임의로 설정해주어도 된다.
이 경우에는 WG를 20V로 설정해줌에 의해 제2선택용 트랜지스터(33)가 도통되어서 N형 확산층(13)은 WL의 20V로 되게 된다. 이에 따라, 상기 소거모드의 경우와는 반대 방향으로 얇은 절연막(21)에 고전계가 가해져서 N형 확산층(13)으로부터 플로우팅게이트전극(20)으로 터널전류가 흐르게 됨으로써 결국 플로우팅게이트전극(2)으로부터 전자가 방출되게 된다. 따라서, 메모리용 트랜지스터(32)의 임계치전압(VTH)이 하강해서 예컨대 -5V 정도로 된다.
이와 같이 데이터소거모드시와 기록모드시의 기본적인 동작은 종래 셀과 동일하게 된다.
다음, 데이터독출모드의 경우에는 WL=0V, WG=5V, CG=0V, RG=5V, RL=5로 설정해주게 되는바, RG 및 WG를 5V로 설정해줌에 따라 제1,제2선택용 트랜지스터(31,33)가 도통됨으로써 N형 확산층(12)이 RL의 5V로 되는 한편 N형 확산층(13)은 WL의 0V로 되게 된다. 이때, 메모리용 트랜지스터(32)의 플로우팅게이트전극(20)에 전자가 주입되어 있는 경우에는 임계치전압(VTH)이 상승되어 있음에 따라 메모리용 트랜지스터(32)가 도통되지 않기 때문에 RL과 WL간에는 전류가 흐르지 않으며, RL은 5V를 그대로 보유하게 된다.
이에 대해, 플로우팅게이트전극(20)에서 전자가 방출되어진 경우에는 임계치전압(VTH)이 하강되어 있기 때문에 메모리용 트랜지스터(32)가 도통되어, 이때에는 RL과 WL간에 전류가 흘러서 RL은 거의 0V로 된다. 따라서 이 경우에는, RL의 5V와 0V의 전위차를 RL에 접속된 도시되지 않은 감지증폭회로로 증폭해줌으로써 논리적인 '1", "0"의 판정이 행해지게 된다.
여기에서, 대단히 중요한 것은 RL에 5V라는 통상의 독출시전원전압을 그대로 공급해준다는 점이다. 더구나, 5V인 전압을 RL에 공급해주면서도 소프트기록현상을 억제해서 독출보유특성을 대폭 개선할 수 있게 된다. 왜냐하면 독출모드시에 WG=5V, WL=0V로 있기 때문에, N형 확산층(13)의 전압이 0V로 있게 되는바, 즉 CG=0이고, 플로우팅게이트전극(20)의 전압도 거의 0V로 되며, N형 확산층(13)도 0V이기 때문에 플로우팅게이트전극(20)과 N형 확산층(13)과의 사이에 개재된 얇은 절연막에는 전계가 인가되지 않게 되어 터널효과에 의한 전자의 주입 및 방출이 행해지지 않게 된다.
제4도는 본 발명에 따른 불휘발성 반도체메모리를 E2PROM에 실시한 경우의 개략적인 구성을 도시해 놓은 것으로, 본 실시예의 메모리에서는 설명을 간단히 하기 위해 메모리셀은 1개만 도시되어 있다.
여기에서, 상기 메모리셀은 상기 제1도에 도시된 바와 같은 단면구조를 갖추고 있으며, 제1,제2선택용 트랜지스터(31)(33)과 메모리용 트랜지스터(32)등으로 구성되어 있다. 그리고, 독출선(RL)과 통상의 독출용 전원(Vcc)과의 사이에는 부하회로로서의 저항(34)이 접속되어 있고, 독출선(RL)에는 감지증폭회로(35)의 입력단자가 접속되어 있다. 또한, 상기 저항(34)의 저항값을 Rr, 메모리용 트랜지스터(32)가 전자주입상태에 있을 경우의 RL과 WL간의 저항값을 Roff, 메모리용 트랜지스터(32)가 전자방출상태에 있을 경우의 RL과 WL간의 저항값을 Ron으로 하면, 상기 저항값(Rr)은 다음의 관계를 만족하도록 설정되어 있다.
Figure kpo00001
이와같은 메모리에서는 메모리용 트랜지스터(32)의 전자주입 및 방출의 각 상태에 따라서 RL은 5V와 0V 사이에서 거의 풀스윙(Full Swing)하게 된다. 따라서, 전원전압(Vcc)값을 저하시키더라도 RL 전압은 Vcc와 0V 사이를 거의 풀스윙해서 저전압동작에 대해 충분한 동작마진을 얻을 수 있게 된다.
또한, 종래와는 달리 1V라는 중간전압이 불필요하기 때문에 이 전압을 만들어주는 회로가 불필요해짐으로써 소비전력을 낮출 수 있게 된다.
여기에서, 본 실시예의 메모리에 있어서 데이터의 소거와 기록 및 독출의 각 동작모드에서의 전압설정범위를 제3도를 다시 참조해서 고려해보면 즉, WL에 대해서는 0V∼20V(고전압계), WG에 대해서는 5V∼20V(저,고전압계), CG에 대해서는 0V∼20V(고전압계), RG에 대해서는 0V∼5V(저전압계), RL에 대해서는 0V∼5V(저전압계)인바, 고전압계와 저전압계가 공존하는 신호선은 WG뿐이고, 다른 신호선(WL, CG, RG, RL)은 전부 고전압계와 저전압계로 분리되어 있다.
따라서, 이러한 신호를 처리해주는 주변회로의 구성이 매우 간단해지는 바, 본 실시예의 메모리에서는 주변회로를 고전압계와 저전압계로 분리하는 것이 가능하기 때문에 회로구성의 간단화를 도모할 수 있게 된다.
제5도는 본 발명에 따른 다른 실시예의 개략적인 구성을 도시해 놓은 회로도로, 본 실시예의 메모리에서는 독출선(RL)의 부하회로로서 P챈널 MOS트랜지스터(36)를 사용하도록 된 것이다. 그리고, 상기 트랜지스터(36)의 게이트 전극에는 접지전압인 0V가 공급되어 상기 트랜지스터(36)가 항상 도통상태로 되도록 설정되어 있다. 또한, 상기 트랜지스터(36)의 도통시 저항을 Rr로 했을 경우에 이 Rr의 값은 상기 (1)식을 만족해주도록 설정되어 있다.
제6도는 본 발명에 따른 또 다른 실시예의 개략적인 구성을 도시해 놓은 회로도로, 본 실시예의 메모리에서도 독출선(RL)의 부하회로로서 상기 제5도에 도시된 것과 같은 P챈널 MOS트랜지스터(36)가 사용되도록 되어 있다.
그러나, 본 실시예의 경우에서는 트랜지스터(36)의 게이트전극에 클럭신호(ø)가 공급됨에 의해 상기 트랜지스터의 게이트전극에 클럭신호(ø)가 0V로 될 때에만 일시적으로 도통상태로 되도록 제어되게 된다. 따라서, RL의 논리성립기간(Vcc 레벨의 설정기간)은 제7도의 타이밍챠트로 나타낸 바와 같이 ø=0V의 기간이 되게 된다.
상기와 같은 구성에 의하면, Vcc로부터 RL 및 메모리셀을 경유해서 WL로 흐르고 있는 독출전류의 지속적인 흐름을 ø=0V의 기간만으로 제약할 수 있기 때문에 저소비전력회로를 도모할 수 있게 된다.
제8도는 본 발명에 따른 별도실시예의 개략적인 구성을 도시해 놓은 회로도로, 본 실시예의 메모리에서는 독출선(RL)의 부하회로로서, 게이트전극에 클럭신호(ø)가 공급되도록 된 P챈널 MOS트랜지스터(36)을 사용함과 더불어, RG의 전압을 그대로 제1선택용 트랜지스터(31)의 게이트로 공급해주지 않고 상기 클럭신호(ø)로 온,오프가 제어되는 AND회로(37)을 이용해서 RG 전압의 공급을 제어하도록 된 구성으로 되어 있다.
제9도는 제8도에 도시된 메모리의 동작에 대한 타이밍챠트로, ø=0V시에는 프리차지(Pre charge)기간으로, 즉, P챈널 MOS트랜지스터(36)가 도통되면 RL이 Vcc에 의해 프리차지된다. 단, 이때 AND게이트회로(37)의 출력은 0V로 되어, 이 출력이 공급되게 되는 제1선택용 트랜지스터(31)가 도통되지 못하기 때문에 RL로부터 메모리셀을 경유해서 WL로 흐르게 되는 전류경로는 형성되지 못하게 된다.
한편, ø=5V시에는 논리성립기간으로서, P챈널 MOS트랜지스터(36)는 비도통상태로 되며, 이때 RG=5V로 되어 있으므로 AND게이트(37)의 출력도 5V로 된다. 이에 따라, 선택용 트랜지스터(31)가 도통됨으로써 메모리용 트랜지스터(32)가 전자가 주입되어 있으면 RL은 5V를 거의 그대로 보유하게 되는 한편, 전자가 방출되어져 있으면 RL은 0V로 방전되게 된다.
이상 설명한 바와 같이, 본 실시예의 메모리에는 Vcc로부터 RL 및 메모리셀을 경유해서 WL로 흐르게 되는 직류전류경로가 존재하지 않기 때문에 제6도에 의한 실시예의 메모리보다 더욱 저소비전력화를 도모할 수 있게 된다.
제10도는 상기 각 실시예의 메모리로 사용되는 감지증폭회로(35)를 메모리셀과 함께 구체적으로 도시해 놓은 회로도로, 여기에서 RL의 부하회로(38)로서는 제4도중의 저항(34)과, 제5도중의 항상 도통상태로 설정된 P챈널 MOS트랜지스터(36)등이 사용되게 된다.
즉, Vcc와 RL과의 사이에 어떠한 부하회로를 삽입하더라도 RL은 0V와 5V 사이를 풀스윙하기 때문에 종래와 같이 미소전위차를 증폭해주기 위한 복잡한 감지증폭회로가 필요하지 않게 되어, 예를 들면 도시된 바와 같은 간단한 인버터를 감지증폭회로(35)로 사용할 수 있게 된다. 따라서, 감지증폭회로의 간소화를 도모할 수 있음과 더불어 억세스시간의 단축화를 실현할 수 있게 된다.
제11도는 본 발명의 제1변형예에 의한 메모리셀의 구성을 도시해 놓은 등가회로도로, 본 변형예에 의한 메모리셀은 상기 제1,제2선택용 트랜지스터(31)(33)의 게이트전극을 공통으로 접속하고, 이 공통게이트전극을 선택게이트선(SG)에 접속하도록 한 것인바, 이 변형예의 셀은 상기 제2도중의 기록게이트선(WG)과 독출게이트선(RG)을 접속해서 이 선을 새로운 선택게이트선(SG)으로 만든 것이다.
제12도는 상기 셀의 각 동작모드에 있어서, 기록선(WL)과 선택게이트선(SG), 제어게이트선(CG) 및 독출선(RL)으로 공급되는 전압을 정리해서 도시해 놓은 것으로, 여기에서 SG의 전압은 상기 제3도중의 WG와 동일하게 설정되어 있다.
제13도는 본 발명의 제2변형예에 의한 메모리셀의 구성을 도시해 놓은 등가회로로, 본 변형예에 의한 메모리셀은 상기 제1선택용 트랜지스터(31)의 게이트전극과 메모리용 트랜지스터(32)의 제어게이트전극을 공통으로 접속시키고, 이 공통전극을 제어게이트선(CG)에 접속하도록 된 것이다.
제14도는 상기 셀의 각 동작모드에 있어서, 기록선(WL)과 선택게이트선(SG), 제어게이트선(CG) 및 독출선(RL)으로 공급되는 전압을 정리해서 도시해 놓은 것으로, 여기에서 데이터의 소거모드시에는 CG의 전압에 의해 제1선택용 트랜지스터(31)가 도통상태로 되게 된다. 그런데, 이때 제2도의 셀에 있어서는 어떠한 전압으로 설정해도 관계없었던 RL의 전압을 0V로 설정해주게 되면, 메모리용 트랜지스터(32)의 소오스-드레인간에는 전류가 흐르지 않으므로 전혀 문제가 생기지 않게 된다.
제15도는 본 발명의 제3변형예에 의한 메모리셀의 소자구조를 도시해 놓은 단면도로, 상기 제1도의 셀에서는 챈널영역(15와 18)사이에 N형 확산층(12)이 설치되어 있음에 대해 본 변형예의 셀에는 그 N형 확산층(12)을 설치하지 않고, N형 확산층(11과 13)사이에 챈널영역(15)(18)이 직렬로 설치되도록 하는 구성으로 되어 있다. 이와 같은 소자구조를 갖춘 메모리셀의 등가회로는 상기 제2도의 경우와 완전히 동일하기 때문에 제15도에 도시된 소자구조의 셀을 이용해서 상기 제4도와 제5도, 제6도 및 제8도에 도시된 메모리를 구성해주는 것이 가능함은 물론, 상기 제11도 및 제13도와 같은 변형을 실시할 수 있게 된다.
제16도는 본 발명의 제4변형예에 의한 메모리셀의 구조를 도시해놓은 단면도로, 본 변형예의 셀은 상기 제15도중의 게이트전극(17)과 제어게이트전극(23)을 접속해서 하나의 제어게이트전극(23)으로 한 것인바, 이러한 구조의 셀은 상기 제13도에 도시된 등가회로로 나타낸 것과 동일한 회로구성으로 되어 있다.
이상 설명한 바와 같이 본 발명에 따르면, 저전압과 저소비전력화를 가능하게 해줌과 더불어, 감지증폭회로 및 그밖의 주변회로의 간소화와 동작속도의 고속화를 가능하게 해주는 불휘발성 반도체메모리를 제공할 수 있게 된다.

Claims (19)

  1. 제1도전형의 반도체기판(10)과, 상기 기판내에 설치된 제2도전형의 제2확산층(11)과, 제2확산층(12), 제3확산층(13) 및 제4확산층(14), 상기 제1,제2확산층(11)(12)의 상호간에 설치된 제1챈널영역(15), 상기 제2,제3확산층(12)(13)의 상호간에 설치된 제2챈널영역(18), 상기 제3,제4확산층(13)(14)의 상호간에 설치된 제3챈널영역(24), 상기 제1챈널영역(15)위에 설치된 제1게이트전극(17), 상기 제2챈널영역(18)위에 설치되어서 일부가 얇은 절연막을 통해 상기 제3확산층(13)위에 포개진 플로우팅게이트전극(20), 상기 플로우팅게이트전극(20)위에 설치된 제어게이트전극(23), 상기 제3챈널영역(24)위에 설치된 제2게이트전극(26),M 데이터소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제4확산층(14)에 공급해주는 기록선(WL), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제2게이트전극(26)에 공급해주는 기록게이트선(WG), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제어게이트전극(23)에 공급해주는 제어게이트(CG), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제1게이트전극(17)에 공급해주는 독출게이트선(RG), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제1확산층(11)에 공급해주는 독출선(RL)등을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  2. 제1항에 있어서, 상기 기록선(WL)이 데이터의 기록시에는 제1의 전압을, 소거시 및 독출시에는 제1의 전압보다 낮은 제2의 전압을 각각 상기 제4확산층(14)에 공급해주고; 기록게이트선(WG)은 데이터의 소거시 및 기록시에 제1의 전압을, 데이터의 독출시에는 제1의 전압보다 낮으면서 상기 제2의 전압보다는 높은 제3의 전압을 상기 제2게이트전극(26)에 공급해주며; 제어게이트선(CG)은 데이터의 소거시에는 제1의 전압을, 데이터의 기록시 및 독출시에는 제2의 전압을 상기 제어게이트전극(23)에 공급해주고; 독출게이트선(RG)은 데이터의 소거시 및 기록시에 제2의 전압을 데이터의 독출시에는 제3의 전압을 상기 제1게이트전극(17)에 공급해주며; 독출선(RL)은 데이터의 독출시에 제3의 전압을 상기 제1확산층(11)에 공급해 주도록 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  3. 제2항에 있어서, 상기 독출선(RL)이 부하회로(34)를 통해서 전원에 접속되어 있고, 이 독출선(RL)의 신호가 감지증폭회로(35)에 공급되는 것을 특징으로 하는 불휘발성 반도체메모리.
  4. 제3항에 있어서, 상기 부하회로가 그 게이트전극에 일정전압이 공급되어 항상 도통되도록 된 MOS트랜지스터(36)로 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  5. 제3항에 있어서, 상기 부하회로가 그 게이트전극에 클럭신호가 공급되어, 그 클럭신호(ø)에 의해서 일시적으로 도통상태로 제어되도록 된 MOS트랜지스터(36)로 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  6. 제5항에 있어서, 상기 독출게이트선(RL)의 전압을 상기 클럭신호(ø)에 동기시켜 상기 제1게이트전극(17)에 공급제어하도록 된 것을 특징으로 하는 불휘발성 반도체메모리.
  7. 제3항에 있어서, 상기 감지증폭회로가 인버터회로(35)인 것을 특징으로 하는 불휘발성 반도체메모리.
  8. 제1항에 있어서, 상기 기록게이트선과 독출게이트선이 서로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
  9. 제1항에 있어서, 상기 제어게이트선과 독출게이트선이 서로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
  10. 제1도전형의 반도체기판(10)과, 상기 기판(10)내에 설치된 제2도전형의 제2확산층(11)과, 제2확산층(13) 및 제3확산층(14), 상기 제1,제2확산층(11)(13)의 사이에 직렬로 연속해서 설치된 제1챈널영역(15) 및 상기 제2챈널영역(18), 상기 제2,제3확산층(13)(14)의 상호간에 설치된 제3챈널영역(24), 상기 제1챈널영역(15)위에 설치된 제1게이트전극(17), 상기 제2챈널영역(18)위에 설치되어서 일부가 얇은 절연막을 통해 상기 제2확산층(13)위에 포개진 플로우팅게이트전극(20), 상기 플로우팅게이트전극(20)위에 설치된 제어게이트전극(23), 상기 제3챈널영역(24)위에 설치된 제2게이트전극(26), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제3확산층(14)에 공급해주는 기록선(WL), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제2게이트전극(26)에 공급해주는 기록게이트선(WG), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제어게이트전극(23)에 공급해주는 제어게이트선(CG), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제1게이트전극(17)에 공급해주는 독출게이트선(RG), 데이터의 소거시와 기록시 및 독출시에 각각 소정의 전압을 상기 제1확산층(11)에 공급해주는 독출선(RL)등을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  11. 제10항에 있어서, 상기 기록선(WL)이 데이터의 기록시에는 제1의 전압을, 소거시 및 독출시에는 제1의 전압보다 낮은 제2의 전압을 각각 상기 제3확산층(14)에 공급해주고; 기록게이트선(WG)은 데이터의 소거시 및 기록시에는 제1의 전압을, 데이터의 독출시에는 제1의 전압보다 낮고 상기 제2의 전압보다는 높은 제3의 전압을 상기 제2게이트전극(26)에 공급해주며; 제어게이트선(CG)은 데이터의 소거시에는 제1의 전압을, 데이터의 기록시 및 독출시에는 제2의 전압을 상기 제어게이트전극(23)에 공급해주고; 독출게이트선(RG)은 데이터의 소거시 및 기록시에는 제2의 전압을, 데이터의 독출시에는 제3의 전압을 상기 제1게이트전극(17)에 공급해주며, 독출선(RL)은 데이터의 독출시에 제3전압을 상기 제1확산층(11)에 공급해주도록 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  12. 제10항에 있어서, 상기 독출선(RL)이 부하회로(34)를 통해서 전원에 접속되어 있으며, 이 독출선(RL)의 신호가 감지증폭회로(35)에 공급되는 것을 특징으로 하는 불휘발성 반도체메모리.
  13. 제12항에 있어서, 상기 부하회로가 그 게이트 전극에 일정전압이 공급되어 항상 도통되도록 된 MOS트랜지스터로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
  14. 제12항에 있어서, 상기 부하회로가 그 게이트전극에 클럭신호가 공급되어, 그 클럭신호에 의해 일시적으로 도통상태로 제어되도록 된 MOS트랜지스터로 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  15. 제14항에 있어서, 상기 독출게이트선(RG)의 전압을 상기 클럭신호에 동기시켜 상기 제1게이트전극(17)에 공급제어하도록 된 것을 특징으로 하는 불휘발성 반도체메모리.
  16. 제12항에 있어서, 상기 감지증폭회로(34)가 인버터회로인 것을 특징으로 하는 불휘발성 반도체메모리.
  17. 제10항에 있어서, 상기 기록게이트선(WG)과 독출게이트선(RG)이 서로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
  18. 제10항에 있어서, 상기 제어게이트선(CG)과 독출게이트선(RG)이 서로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
  19. 제10항에 있어서, 상기 제1게이트전극(17)과 제어게이트전극(23)이 서로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
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