JPS58161198A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS58161198A JPS58161198A JP57045182A JP4518282A JPS58161198A JP S58161198 A JPS58161198 A JP S58161198A JP 57045182 A JP57045182 A JP 57045182A JP 4518282 A JP4518282 A JP 4518282A JP S58161198 A JPS58161198 A JP S58161198A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line
- fet
- decoder
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は読出し専用メモリ（以下ＲＯＭと称す）、プロ
グラム可能読出し専用メモリ（以下ＦＲＯＭと称す）あ
るいは消去可能読出し専用メモリ（以下ＥＰＲＯＭと称
す）のような半導体メモリｔこ関する。
グラム可能読出し専用メモリ（以下ＦＲＯＭと称す）あ
るいは消去可能読出し専用メモリ（以下ＥＰＲＯＭと称
す）のような半導体メモリｔこ関する。
従来のＲＯＭの一例は、第１図に示すようにＭＯＳ−Ｆ
ＥＴ（金属酸化膜半導体電界効果トランジスタ、以下Ｆ
ＥＴと称す）から構成される。いま各ＦＥＴがＮチャン
ネルであるとして説明する。
ＥＴ（金属酸化膜半導体電界効果トランジスタ、以下Ｆ
ＥＴと称す）から構成される。いま各ＦＥＴがＮチャン
ネルであるとして説明する。
メモリトランジスタとなるＦＥＴ１はゲートがワードラ
イン２に接続され、ソースが接地されドレインがビット
ライン３に接続されている。ビットライン３にはロード
用ＦＥＴ４がソースで接続され、そのＦＥＴ４はドレイ
ンが電源端子（例としてＶｃｃ ）に接続されると共に
ゲートがデコーダライン５に接続されている。ビットラ
イン３には更に電荷放電用のＦＥ Ｔ ５が接続され、
そのＦＥＴ６はゲートに一定電圧（例えば１．６〜１．
８Ｖ）が印加されて高抵抗状態でチャンネルが反転して
いる。
イン２に接続され、ソースが接地されドレインがビット
ライン３に接続されている。ビットライン３にはロード
用ＦＥＴ４がソースで接続され、そのＦＥＴ４はドレイ
ンが電源端子（例としてＶｃｃ ）に接続されると共に
ゲートがデコーダライン５に接続されている。ビットラ
イン３には更に電荷放電用のＦＥ Ｔ ５が接続され、
そのＦＥＴ６はゲートに一定電圧（例えば１．６〜１．
８Ｖ）が印加されて高抵抗状態でチャンネルが反転して
いる。
このＲＯＭにおいて、情報を記憶するには情報が「１」
又は「０」によりＦＥＴ１のしきい値電圧をワードライ
ン２の電源電圧より小さくし、又は大きくするなど、既
知の方法が採用される。ＦＥＴ１に記憶されている情報
を読出すには、デコーダライン５に選択信号を印加して
ＦＥＴ４を導通状態としビットライン３に電源の供給を
行なう。ビットライン３の電圧は高抵抗状態のＦＥＴ１
３により適当な電圧値（例えば３〜３５■）で安定する
。
又は「０」によりＦＥＴ１のしきい値電圧をワードライ
ン２の電源電圧より小さくし、又は大きくするなど、既
知の方法が採用される。ＦＥＴ１に記憶されている情報
を読出すには、デコーダライン５に選択信号を印加して
ＦＥＴ４を導通状態としビットライン３に電源の供給を
行なう。ビットライン３の電圧は高抵抗状態のＦＥＴ１
３により適当な電圧値（例えば３〜３５■）で安定する
。
そして選択されたワードライン２によりメモリトランジ
スタ用Ｆ Ｅ Ｔ１のゲートに選択信号が印加された時
、そのＦＥＴＩに「１」が記憶されているときはＦＥ
Ｔ １が導通状態となってビットライン３の電圧か低下
してセンス回路が「１」を検出し、逆にＦＥＴ１にｒＯ
Ｊが記憶されているときはＦＥＴ１が非導通状態のまま
であるのでビットライン３の電圧が変化せずセンス回路
はｒＯＪと判定する。
スタ用Ｆ Ｅ Ｔ１のゲートに選択信号が印加された時
、そのＦＥＴＩに「１」が記憶されているときはＦＥ
Ｔ １が導通状態となってビットライン３の電圧か低下
してセンス回路が「１」を検出し、逆にＦＥＴ１にｒＯ
Ｊが記憶されているときはＦＥＴ１が非導通状態のまま
であるのでビットライン３の電圧が変化せずセンス回路
はｒＯＪと判定する。
次にデコーダライン５が非選択となると、ＦＥＴ４か非
導通状態となってビットライン３への電源の供給を停止
する。ビットライン３には浮遊容量７が存在し、デコー
ダライン５が非選択になったときこの浮遊容量に蓄積さ
れている電荷がＦＥＴ６を通して徐々に放電する。
導通状態となってビットライン３への電源の供給を停止
する。ビットライン３には浮遊容量７が存在し、デコー
ダライン５が非選択になったときこの浮遊容量に蓄積さ
れている電荷がＦＥＴ６を通して徐々に放電する。
、しかしながら、電荷放電用ＦＥＴ６のしきい値がプロ
セス上の原因で高めに製造されたり、ＦＥ′ｒ６のゲー
トに印加されている電比が低めになったりして、ＦＥＴ
６の抵抗が大きくなることがあり、ビットライン３の浮
遊容量の電荷の放電速度が小さくなる。一般に、電荷放
電をＦＥＴ６のみに依存する従来の半導体メモリでは、
放電に時間がかかり、アクセス時間か長くなる欠点を有
している。
セス上の原因で高めに製造されたり、ＦＥ′ｒ６のゲー
トに印加されている電比が低めになったりして、ＦＥＴ
６の抵抗が大きくなることがあり、ビットライン３の浮
遊容量の電荷の放電速度が小さくなる。一般に、電荷放
電をＦＥＴ６のみに依存する従来の半導体メモリでは、
放電に時間がかかり、アクセス時間か長くなる欠点を有
している。
本発明はデコーダラインが選択状態から非選択状態に変
ったときに、ビットラインの浮遊容量に蓄積されている
電荷を速やかζこ放電させることζこより、アクセス時
間の短かい半導体メモリを得ることを目的とするもので
あって、ビットラインを選択するデコーダラインの信号
の反転信号をゲート信号として入力し、一方の電極を接
地したＦＥＴをビットラインに接続することにより上記
目的を達成せんとするものである。
ったときに、ビットラインの浮遊容量に蓄積されている
電荷を速やかζこ放電させることζこより、アクセス時
間の短かい半導体メモリを得ることを目的とするもので
あって、ビットラインを選択するデコーダラインの信号
の反転信号をゲート信号として入力し、一方の電極を接
地したＦＥＴをビットラインに接続することにより上記
目的を達成せんとするものである。
以下に本発明の一実施例について説明する。
第２図において、メモリトランジスタ用ＦＥＴ１、ロー
ド用ＦＥＴ４、及び電荷放電用ＦＥＴ６の構成及び機能
は第１図に示される従来のＲＯＭと全く同じであり、ビ
ットライン３には同様にして浮遊容量７が存在する。１
ｏはロード用ＰＥＴ４と同一チャンネル型（本実施例で
はＮチャンネル型）のＦ Ｅ Ｔで、ゲートがインバー
タ１１を介してデコーダライン５に接続され、ドレイン
がビットライン３に接続され、ソースが接地されている
。
ド用ＦＥＴ４、及び電荷放電用ＦＥＴ６の構成及び機能
は第１図に示される従来のＲＯＭと全く同じであり、ビ
ットライン３には同様にして浮遊容量７が存在する。１
ｏはロード用ＰＥＴ４と同一チャンネル型（本実施例で
はＮチャンネル型）のＦ Ｅ Ｔで、ゲートがインバー
タ１１を介してデコーダライン５に接続され、ドレイン
がビットライン３に接続され、ソースが接地されている
。
本実施例において、デコーダライン５に選択信号（畠レ
ベル信号）が印加された場合、ＦＥＴ４が導通状態とな
るが、ＦＥＴＩ□のゲートにはインバータ１１を介して
低レベル信号が印加されるためＦ’ＥＴ１０は非導通状
態のままであるので、第１図の回路と同一の動作を行な
う。次にデコーダライン５の信号が選択信号から非選択
信号（低レベル信号）に変った時、ロード用ＦＥＴ４が
非導通状態となってビットライン３への電源供給を停止
すると共に、ＦＥＴｌ０のゲートにデコーダライン５か
らインバータ１１を介して島レベル信号が印加されてＦ
ＥＴｌ０を導通状態にするので、ビットライン３の浮遊
容置７に蓄積されている電荷はＦＥＴ６を通５シて放電
されるだけでなく、ＦＥＴ１０を通して急激に放電され
る。
ベル信号）が印加された場合、ＦＥＴ４が導通状態とな
るが、ＦＥＴＩ□のゲートにはインバータ１１を介して
低レベル信号が印加されるためＦ’ＥＴ１０は非導通状
態のままであるので、第１図の回路と同一の動作を行な
う。次にデコーダライン５の信号が選択信号から非選択
信号（低レベル信号）に変った時、ロード用ＦＥＴ４が
非導通状態となってビットライン３への電源供給を停止
すると共に、ＦＥＴｌ０のゲートにデコーダライン５か
らインバータ１１を介して島レベル信号が印加されてＦ
ＥＴｌ０を導通状態にするので、ビットライン３の浮遊
容置７に蓄積されている電荷はＦＥＴ６を通５シて放電
されるだけでなく、ＦＥＴ１０を通して急激に放電され
る。
本実施例の動作を第３図のシミュレーション結果に基づ
いて第１図の従来例と比較する。８Ｑｎｓ（ナノ秒）付
近でデコーダライン５が選択状態から非選択状態に変っ
て電圧レベルが＾レベルから低レベルに変化したとする
。ビットライン３の浮遊容量に蓄積された電荷は、第１
図の場合にはＦＥＴ６を通じて徐々に放電されるため、
ビットライン３の電比も第３図に破線で示すように徐々
に低下し、センス回路の検出レベルが２．Ｏｖであると
すると３００ｎＳ付近で検出される。これはデコーダラ
イン５か選択状態から非選択状態に変ってからビットラ
イン、３が蓄積電荷を放電するのに約２２０ｎＳ （第
３図のＡ部）を要することを意味する。一方、第２図の
実施例ではデコーダライン５が高レベルから低レベルに
変化するに伴ってインバータ１１の出力電圧が低レベル
から高レベルに変化するので、ビットライン３の蓄積電
荷がＦＥＴ １０を通して急激に放電され、ビットライ
ン３の電圧は第３図に実線で示すように急激に減少して
１０００Ｓ付近でセンス回路により検出される。
いて第１図の従来例と比較する。８Ｑｎｓ（ナノ秒）付
近でデコーダライン５が選択状態から非選択状態に変っ
て電圧レベルが＾レベルから低レベルに変化したとする
。ビットライン３の浮遊容量に蓄積された電荷は、第１
図の場合にはＦＥＴ６を通じて徐々に放電されるため、
ビットライン３の電比も第３図に破線で示すように徐々
に低下し、センス回路の検出レベルが２．Ｏｖであると
すると３００ｎＳ付近で検出される。これはデコーダラ
イン５か選択状態から非選択状態に変ってからビットラ
イン、３が蓄積電荷を放電するのに約２２０ｎＳ （第
３図のＡ部）を要することを意味する。一方、第２図の
実施例ではデコーダライン５が高レベルから低レベルに
変化するに伴ってインバータ１１の出力電圧が低レベル
から高レベルに変化するので、ビットライン３の蓄積電
荷がＦＥＴ １０を通して急激に放電され、ビットライ
ン３の電圧は第３図に実線で示すように急激に減少して
１０００Ｓ付近でセンス回路により検出される。
これは本実施例ではビットライン３の蓄積電荷の放電が
約２０ｎＳ（第３図のＢ部）で済むことを意味し、従来
例では約２２０ｎＳを要したのと比べると２００ｎＳの
時間短縮になることを示している。
約２０ｎＳ（第３図のＢ部）で済むことを意味し、従来
例では約２２０ｎＳを要したのと比べると２００ｎＳの
時間短縮になることを示している。
アクセス時間は、第１図の回路を用いると約４００〜５
００ ｎ Ｓを要するのに対し、本実施例の回路を使用
すると約２００〜３００１１３で済み、約２００ｎＳの
時間短縮となる。
００ ｎ Ｓを要するのに対し、本実施例の回路を使用
すると約２００〜３００１１３で済み、約２００ｎＳの
時間短縮となる。
以上の実施例はＮチャンネルＦＥＴにより構成したＲＯ
Ｍに関するものであるが、ＰチャンネルＦＥＴにより構
成することもできる。また、本発明はＦＲＯＭ 、ＥＰ
ＲＯＭなどの半導体メモリにも全く同様に適用されるも
のである。
Ｍに関するものであるが、ＰチャンネルＦＥＴにより構
成することもできる。また、本発明はＦＲＯＭ 、ＥＰ
ＲＯＭなどの半導体メモリにも全く同様に適用されるも
のである。
以上に説明したように、本発明はビットラインを選択す
るデコーダラインの信号の反転信号をゲート信号として
入力し一方の電極を接地したＦＥＴをビットラインに接
続したので、従来の半導体メモリに比べてビットライン
の蓄積電荷の放電速度が大きく、したがってアクセス時
間の短かい半導体メモリを達成することができる。
るデコーダラインの信号の反転信号をゲート信号として
入力し一方の電極を接地したＦＥＴをビットラインに接
続したので、従来の半導体メモリに比べてビットライン
の蓄積電荷の放電速度が大きく、したがってアクセス時
間の短かい半導体メモリを達成することができる。
第１図は従来の半導体メモリを示す回路図、第２図は本
発明の一実施例を示す回路図、第３図は第１図の回跋及
び第２図の実施例の回路の動作を比較するための各部の
電圧レベルを示す図である。 １・・・メモリトランジスタ用ＦＥＴ、２・・・ワード
ライン、３・・・ビットライン、４，６．１０・・・Ｆ
ＥＴ、５・・・デコーダライン、７・・・浮遊容置、１
１・・・インバータ。 特許出頗大 株式会社 リコー
発明の一実施例を示す回路図、第３図は第１図の回跋及
び第２図の実施例の回路の動作を比較するための各部の
電圧レベルを示す図である。 １・・・メモリトランジスタ用ＦＥＴ、２・・・ワード
ライン、３・・・ビットライン、４，６．１０・・・Ｆ
ＥＴ、５・・・デコーダライン、７・・・浮遊容置、１
１・・・インバータ。 特許出頗大 株式会社 リコー
Claims (1)
- （１）メモリトランジスタ用ＭＯＳ −Ｆ ＥＴのゲー
トにワードラインを、一方の電極にはデコーダラインに
より選択されるビットラインを接続してなる半導体メモ
リにおいて、上記デコーダラインの信号の反転信号をゲ
ート信号として人吉し一方の電極を接地したＭＯＳ−Ｆ
ＥＴを上記ビットラインに接続したことを特徴とする半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045182A JPS58161198A (ja) | 1982-03-19 | 1982-03-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045182A JPS58161198A (ja) | 1982-03-19 | 1982-03-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161198A true JPS58161198A (ja) | 1983-09-24 |
| JPS6137715B2 JPS6137715B2 (ja) | 1986-08-25 |
Family
ID=12712122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045182A Granted JPS58161198A (ja) | 1982-03-19 | 1982-03-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161198A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122095A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | Ｒｏｍ装置の読出し回路 |
| JPS63188896A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH01138814A (ja) * | 1987-07-31 | 1989-05-31 | Toshiba Corp | 半導体集積回路 |
-
1982
- 1982-03-19 JP JP57045182A patent/JPS58161198A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122095A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | Ｒｏｍ装置の読出し回路 |
| JPS63188896A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH01138814A (ja) * | 1987-07-31 | 1989-05-31 | Toshiba Corp | 半導体集積回路 |
| JPH0799639B2 (ja) * | 1987-07-31 | 1995-10-25 | 株式会社東芝 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6137715B2 (ja) | 1986-08-25 |
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