JPS62164300A - 電気的に消去可能なプログラム可能な半導体メモリ・セル - Google Patents

電気的に消去可能なプログラム可能な半導体メモリ・セル

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JPS62164300A
JPS62164300A JP61256716A JP25671686A JPS62164300A JP S62164300 A JPS62164300 A JP S62164300A JP 61256716 A JP61256716 A JP 61256716A JP 25671686 A JP25671686 A JP 25671686A JP S62164300 A JPS62164300 A JP S62164300A
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line
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floating gate
transistor
coupled
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JP61256716A
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ジエームス　エイ．ツベル
マイクル　シー．スメイリング
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Texas Instruments Inc
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は当該セルのプログラムされた状態に無関係な、
電気的に消去可能なプログラム可能な固定メモリ・セル
を動作させる方法に関する。
従来の技術及び問題点 従来の基本的なトランジスタ３個の電気的に消去可能な
プログラム可能な固定メモリ装置（ＥＥＰＲＯＭ）は、
ＥＥＰＲＯＭセルが前取てプログラムされていたかどう
かに応じて、アクセス時間が変化する。特に、前のプロ
グラミング動作の間に、ＥＥＰＲＯＭセルの浮遊ゲート
が正になっている場合、読取線をプリチャージでるのに
必要な時間の為に、アクセス時間が長くなる。この場合
、浮遊ゲートの正の電圧が、「読取」線及び「書込みｊ
線の間に結合されたトランジスタを導電状態に保つ為に
、「書込み」線に一層大きな静電容量が生ずる。読取線
が所定の列の全てのＥＥＰＲＯＭセルと共通であるから
、１つの列の全てのセルがプログラムされていて、その
浮遊ゲートが正の電位を持つ時、読取線の静電容量の増
加は非常に大きくなる。
問題点を解決するための手段　び作用 従って、本発明の目的は、アクセス時間が一層速い改良
された電気的に消去可能なプログラム可能なメモリ装置
を提供することである。
本発明の別の目的は、この様なメモリ装置として、その
アクセス時間が装置のプログラムされた状態に無関係で
ある様なメモリ装置を提供することである。
本発明のここで例示する実施例では、導電する列線、読
取／書込み線、センス線及び行線と、不遊ゲート・トラ
ンジスタ及び行トランジスタをイ」設した電気的に消去
可能なログラム可能な半導体メモリ・セルを提供する。
浮遊グー１〜・トランジスタが、読取サイクルの間、列
線に対する読取／書込み線の放電を制御する。列線を０
ボルトに接続し、選択されなかったセルに対して読取／
＠込み線をプリチャージすることにより、読取／書込み
線の静電容量には、その浮遊ゲートが正又は負の何れに
充電されていても、行トランジスタのソース・キャパシ
タだ（プが追加される。この為、一層速いプリチャージ
時間、従って一層速いアクセス時間が得られ、アクセス
時間は読取ザイクルの初めに於りる浮遊ゲート・トラン
ジスタの導電状態に無関係である。
本発明は以下図面について詳しく説明づる所から、最も
よく理解されよう。
実施例 第１図について説明すると、従来のトランジスタ３個の
ＥＥＰＲＯＭセルが、浮遊グー１〜・１ヘランジスタ１
０１トンネル・ダイオード装置１２及び行トランジスタ
１４で構成される。これらの装置の製造方法は、例えば
１９８４年８月１４日に出願された係属中の米国特許出
願通し番号箱６４０．７２１号に記載されているのと同
様な手順であってよい。
トランジスタ１ｏがソース１６、ドレイン１８、浮遊ゲ
ート２ｏ及び制御ゲート２２を有する。ソース１６が読
取線４０に結合され、制御ゲート２２がセンス線４４に
接続される。トンネル・ダイオード装置１２は、陰極２
８が浮遊ゲート・トランジスタ１０の浮遊ゲート２０に
結合され、その制御ゲート３０はやはりセンス線４４に
結合される。行トランジスタ１４は、ドレイン３４がト
ンネル・ダイオード１２の陽極２６に接続され、ゲート
３８が行線４６に接続され、ソース３６が書込み線４２
に接続される。
第１図のセルをプログラムする時は、その浮遊ゲートを
負の電位又は正の電位にする。前者の場合、センス線４
４の電圧をｖ　１即ち約１７ボルｐ トのプログラミング電圧に高め、書込み線４２の電圧を
ＯＶに下げる。その後、行線４６に、従ってゲート３８
に正の電圧があるので、行トランジスタ１４がターンオ
ンし、電子がトンネル作用によってトンネル・ダイオー
ド装置１２の陰極２８に向い、その電圧を下げ、陰極を
負の電位にする。
浮遊ゲートを正の電位にする場合、センス線４４の電圧
をゼロ・ボルトに下げ、書込み線４２の電圧を■１．に
高め、行トランジスタ１４のゲート３８に正の電圧を印
加することによって行線４６を選択することにより、電
子がトンネル作用によって浮遊ゲート２ｏから出て行く
。この為、電子がトンネル作用によってゲート２８から
トンネル・ダイオード装置１２の陽極２６へ行く。」二
に述べた両方のプログラミング動作で、この動作中、読
取線４０は浮いている。電子がトンネル作用によって浮
遊ゲートから出て行く場合、その結果生ずる正の電位は
、センス線４４がゼロ・ボルトであっても、浮遊ゲート
・トランジスタ１．０をオン状態に保つのに十分である
。
第１図のＥＥＰＲＯＭセルの読取動作では、読取線４０
を典型的には５ポル］〜程度のＶｄｄにプリチャージし
、書込み線をゼロ・ボルトに接続し、センス電圧をセン
ス線４４に印加し、正のゲート電圧を用いて行トランジ
スタ１４をターンオンすることにより、行線４６を選択
する。センス電圧は約→−２ボルトであるのが普通であ
り、これは浮遊ゲートの充電及び放電レベルに対応する
センス・トランジスタの閾値電圧ＶＴの中間の値である
。
センスアンプ又はデータ出力バッファ（図面に示してい
ない）が、読取線４０がプリチャージレベルＶｄｄにと
どまるか又は■８．（ゼロ・ボルト）に放電するかを検
出して、出力データ・ビットを発生する。読取動作の間
、トンネル・ダイオード装置１２の両端の電圧が低すぎ
て、何等Ｉ・ンネル作用が起らないので、このトンネル
・ダイオード装置は何の作用もしない。
浮遊ゲート２０が負の電位にある場合、ＥＥＰＲＯＭセ
ルを読取る時にトランジスタ１０はオフ状態にとどまり
、読取線４ｏはプリチャージ・レベル■。、にとどまる
。然し、ゲート２０が正の電位であれば、トランジスタ
１ｏがオンであり、行線４６に正の行選択電圧が印加さ
れた時、読取線４０がトランジスタ１０及び１４を介し
て書込み線４２に放電する。浮遊ゲート２０が負の電位
であって、トランジスタ１０がオフである時、読取線４
０の静電容量は、読取線４０の寄生静電容量にトランジ
スタ１ｏのソース区域の静電容量を加えたものである。
然し、浮遊ゲー１−２０が正の電位であると、読取動作
の間、トランジスタ１０は選択された行でも選択されな
かった行でもオンである。この時、読取線の静電容量は
読取線４０の寄生静電容量に１〜ランジスタ１ｏのソー
ス及びゲート区域の結合された静電容量と、トランジス
タ１０及び１４の共通ドレイン区域の静電容量を加えた
ものになる。読取線４０が所定の列の全てのＥＥＰＲＯ
ＩＶｌｔ？ルと共通であるから、正の浮遊ゲート２０に
よる静電容量の増加は、１列の全てのセルがその浮遊ゲ
ー］−が正の電位を持つ様にプログラムされた時には、
大形アレーでは非常に大きくなる。この様な増加した静
電容量の影響により、読取線４０をプリチャージするの
に要する時間が長くなり、その為にアクセス時間が長く
なる。
第２図に示した基本的なセルの変形は、第１図の読取線
４０を列線５０に変換し、第１図の書込み線４２を読取
兼書込み線５２に変換する。即ち、センスアンプ回路が
、普通の回路の線４０に結合されるのと同様に、列線５
０ではなく、読取／書込み線５２に結合され、線５２の
プリチャージ電圧が放電するか一定のままであるかを検
出する。
列制御器８０が、そのゲート８２の制御信号に応答して
、書込みサイクルの間は列線５ｏを開路し、読取サイク
ルの間はそれをアースする。
Ｖｄｄ線７４のプリチャージ電圧Ｖｄｄがトランジスタ
７２を介して読取／書込み線５２に結合され、読取サイ
クルの直前に印加されるゲート７８の制御信号に応答し
て、Ｖｄｄを線５２に接続する。
高圧スイッチング回路８４がインバータ６０゜高圧Ｖ６
．線６８、及びｐチャンネル・トランジスタ６６を持っ
ている。このトランジスタ６６はソ一スがＶ６．線６８
に接続され、ドレインがインバータ６ｏの入力６２に接
続され、ゲート７ｏがインバータ６０の出力６４に接続
される。入力６２のｔｉ　Ｏ＋＋倍信号より、インバー
タの出力６４が′“１″又は■１．になり、これがｐチ
ャンネル・１〜ランジスタロ６をターンオフする。入力
６２の１１１　Ｉ＋倍信号インバータの出力６４にＯ″
を生じ、これがトランジスタ６６をターンオンし、入力
６２をＶｐｐに保つ。
プログラミング動作は第１図のセルと同じである。セン
ス線４４をゼロ・ボルトに設定し、読取／書込み線５２
をＶｏｐに設定し、行線４６をＶｐｐに設定することに
より、電子がトンネル作用によって浮遊ゲート２０から
出て行く。センス線４４をＶ９６、読取／書込み線５２
をゼロ・ポルｌ〜、そして行線４６を■１．に設定する
ことにより、電子がトンネル作用によって浮遊ゲート２
０に入る。
プログラミング動作では、列線５０は浮いている。
読取動作では、列線５０がゼロ・ポルｉ−に接続され、
センス線は適当なセンス電圧（」−２ボルト）に設定さ
れ、読取／書込み線５２はプリチャージ回路５８によっ
てプリチャージされ、行線４６は電圧Ｖｄｄを印加する
ことによって選択される。読取／書込み線５２の静電容
量は、常に読取／書込み線５２の寄生静電容量にトラン
ジスタ１４のドレイン区域の静電容量を加えた値に等し
く、従ってＥＥＰＲＯＭセルのプログラム状態に無関係
である。これは、選択されなかった行、即ちトランジス
タ１４がオフ状態に保たれる行では、列ａ５０及びソー
ス１８，３４．２６が浮いた状態に保たれているからで
ある。この為、この発明の変更は、読取／書込み線５２
のプリチャージを一層速く出来る様にし、従って、全て
のプログラム状態に対するアクセス時間を特徴とする 特許請求の範囲によって定められたこの発明の範囲内に
属するこの他の変更が当業者に容易に考えられよう。
以上の説明に関連して更に下記の項を開示する。
（１）　　導電する列線、読取／書込み線、センス線及
び行線を付設した電気的に消去可能なプロゲラム可能な
半導体メモリ・セルに於て、半導体本体の面に制御ゲー
ト、浮遊ゲート及びソース・ドレイン通路を持っていて
、該ソース・ドレイン通路の１端が前記列線に結合され
ている浮遊ゲート・トランジスタと、前記読取・書込み
線と前記浮遊ゲート・トランジスタのソース・ドレイン
通路の他端の間に接続されていて、そのゲートが前記行
線に結合され、該行線の選択電圧信号に応答して当該ス
イッチの開閉を制御する様になっているスイッチ手段と
、前記浮遊ゲート・トランジスタの浮遊ゲート、前記読
取／書込み線、前記センス線及び前記スイッチ手段に結
合されていて、前記センス線、読取／書込み線及び行線
の予定の電圧に応答して、前記浮遊ゲートに対し又はそ
れから電子のトンネル作用を選択的に行なわせると共に
、それに応答して、前記浮遊ゲートの電位を下降又は上
昇させるトンネル手段とを有し、読取サイクルでは、前
記列線がアースに結合され、前記読取／書込み線をプリ
チャージする様になっている電気的に消去可能なプログ
ラム可能な半導体メモリ・セル。
（２）　　第（１）項に記載した電気的に消去可能なプ
ログラム可能な半導体メモリ・セルに於て、前記トンネ
ル手段が半導体本体の面にあるトンネル装置であって、
陽極が前記スイッチ手段に接続され、ゲートが前記セン
ス線に結合され、陰極が前記浮遊ゲートに結合されてい
て、ゲートと陽極の間の差が閾値電圧を越えたことに応
答して、電子が陽極とゲートの間でトンネル作用を生ず
る様になっている電気的に消去可能なプログラム可能な
半導体メモリ・セル。
（３）　　第（２）項に記載した電気的に消去可能なプ
ログラム可能な半導体メモリ・セルに於て、前記スイッ
チ手段が半導体の面に設けられたゲート及びソース・ド
レイン通路を持つトランジスタであり、前記トンネル装
置の陽極及び前記浮遊ゲート・トランジスタのソース・
ドレイン通路の他端が前記スイッチ手段トランジスタの
ソース・ドレイン通路の第１の端に結合され、このスイ
ッチ手段トランジスタのソース・ドレイン通路の第２の
端が前記読取／書込み線に結合されている電気的に消去
可能なプログラム可能な半導体メモリ・セル。
（４）　　第（３）項に記載した消去可能なプログラム
半導体メモリ・セルにおいて、上記浮遊ゲート・トラン
ジスタのドレインは、上記列線に接続され、上記スイッ
チ手段トランジスタのドレインは、上記読出し／書込み
線に接続される電気的に消去可能なプログラム可能な半
導体メモリ・セルのアレー　□ （５）電気的に消去可能なプログラム可能な半導体メモ
リ・セルのアレーに於て、セルの各列に結合された導電
列線と、セルの各列に結合された導電読取／書込み線と
、セルの各行に結合された導電センス線と、セルの各行
に結合された導電行線とを有し、各々のセルは、半導体
本体の面に設けられた制御ゲート、浮遊ゲート及びソー
ス・ドレイン通路を持つ浮遊ゲート・トランジスタ、前
記半導体本体の面に設けられた陽極、陰極及びトンネル
制御ゲートを持つトンネル装置、及び前記半導体本体の
面に設けられたゲート及びソース・ドレイン通路を持つ
行トランジスタを持っており、前記行トランジスタのゲ
ートが関連する１つの行線に結合され、ソース・ドレイ
ン通路の１端が関連する１つの読取／書込み線に結合さ
れると共にその他端が、浮遊ゲート・トランジスタのソ
ース・ドレイン通路の第１の端並びに前記トンネル装装
置の陽極の両方に並列に接続され、前記トンネル装置の
トンネル制御ゲートが関連した１つのセンス線に結合さ
れ、陰極が前記浮遊ゲート・トランジスタの浮遊ゲー′
−トに結合され、前記浮遊ゲート・トランジスタのソー
ス・ドレイン通路の第２の端が関連した１つの列線に結
合されると共に、その制御ゲートが前記１つのセンス線
に結合され、更に、書込みサイクルの間と読取サイクル
が開始される時の選ばれた１つの読取／書込み線のプリ
チャージの間、選ばれた１つの死線を浮遊させると共に
、前記読取サイクルの残りの間、前記１つの列線に略ゼ
ロの電圧■ｓＳを印加する列制御手段と、前記読取／書
込み線に結合されていて、読取サイクルの直前に該読取
／書込み線をプリヂャージするプリチャージ手段と、前
記読取／書込み線が、一旦ブリチャージされた時に、プ
リヂャージ電圧レベルにとどまるか、前記１つの列線の
電圧レベル■　に向って放電するかを検出する読取／Ｓ 書込み検出手段とを有するアレー。
（６）　　第（１）項に記載した電気的に消去可能なプ
ログラム可能な半導体メモリ・セルに於て、前記浮遊ゲ
ート・トランジスタのソースが前記１つの列線に結合さ
れ、そのドレインが前記行トランジスタのソース・トレ
イン通路の他端に結合されている電気的に消去可能なプ
ログラム可能な半導体メモリ・セル。
（７）　　第（２）項に記載した電気的に消去可能なプ
ログラム可能な半導体メモリ・セルに於て、前記行トラ
ンジスタのソース・ドレイン通路の１端がソースであり
その他端がトレインである電気的に消去可能なプログラ
ム可能な半導体メモリ・セル。
（８）　　浮遊ゲート型トランジスタとトンネル・ダイ
オード素子行トランジスタ及び導電性を有する読出し／
書込み線を持つ形式の電気的に消去可能な読出し専用メ
モリであって上記浮遊ゲートが上記列線と上記トランジ
スタのソースの間に結合され、上記行トランジスタのド
レインが上記読出し／書込み線と結合される上記メモリ
のアクセスタイム制御方法に於て、上記列線を書込み周
期の間、浮遊状態とし、上記読出し／書込み線をプリチ
ャージする工程を含む上記制御方法。
【図面の簡単な説明】
である。 主な符号の説明 １０：浮遊ゲート・トランジスタ １２：トンネル・ダイオード装置 １４：行トランジスタ １６：ソース １８ニドレイン ２ｏ：浮遊ゲート ２６：陽極 ２８：陰極 ３０：制御ゲート ３８：ゲート ４４：センス線 ４６二行線 ５０：列線 ５２：読取／書込み線

Claims (1)

    【特許請求の範囲】
  1. 導電する列線、読取／書込み線、センス線及び行線を付
    設した電気的に消去可能なプログラム可能な半導体メモ
    リ・セルに於て、半導体本体の面に制御ゲート、浮遊ゲ
    ート及びソース・ドレイン通路を持つていて、該ソース
    ・ドレイン通路の１端が前記列線に結合されている浮遊
    ゲート・トランジスタと、前記読取／書込み線と前記浮
    遊ゲート・トランジスタのソース・ドレイン通路の他端
    の間に接続されていて、そのゲートが前記行線に結合さ
    れ、該行線の選択電圧信号に応答して当該スイッチの開
    閉を制御する様になつているスイッチ手段と、前記浮遊
    ゲート・トランジスタの浮遊ゲート、前記読取／書込み
    線、前記センス線及び前記スイッチ手段に結合されてい
    て、前記センス線、読取／書込み線及び行線の予定の電
    圧に応答して、前記浮遊ゲートに対し又はそれから電子
    のトンネル作用を選択的におこなわせると共に、それに
    応答して、前記浮遊ゲートの電位を下降又は上昇させる
    トンネル手段とを有し、読取サイクルでは、前記列線が
    アースに結合され、前記読取／書込み線をプリチヤージ
    する様になつている電気的に消去可能なプログラム可能
    な半導体メモリ・セル。
JP61256716A 1985-10-29 1986-10-28 電気的に消去可能なプログラム可能な半導体メモリ・セル Pending JPS62164300A (ja)

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