JPS58118095A

JPS58118095A - 不揮発性半導体メモリ回路

Info

Publication number: JPS58118095A
Application number: JP56213401A
Authority: JP
Inventors: Hideki Arakawa; 秀貴荒川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-12-29
Filing date: 1981-12-29
Publication date: 1983-07-13
Also published as: JPS6038799B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は不揮発性半導体メモリ回路、特にＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）回路
に関する。

（２）技術の背景近年、電気的に書込み・消去可能な不揮発性半導体メモ
リ回路が多用され出している。これは紫外線を用いる等
の不便が無いからである。その書込み・消去の原理は、
いわゆるトンネル効果であり、メモリセル金構成するＭ
ＯＳトランジスタのフローティングタートとドレイン間
に形成された薄膜によっている。このフローティングゲ
ート上にはさらにコンデンサ結合するコントロールゲー
トが設けられ、これらコントロールゲート、ドレイン等
に印加すべき電圧レベルを変えることにより、書込みモ
ード、読出しモード、消去モードを設定する。この場合
、コントロールゲートおよびドレインに印加する電圧、
すなわち消去用電圧。

書込み用電圧によって前記ＭＯ８）ランジスタのスレッ
ショルドレベルも変動する。この変動はある範囲内で変
動すべきであシ、そのために読み出し時に何らかのコン
）０−ルｅ−）バイアス回路が必要である０然し、この
ＥＥＰＲＯＭ自体歴史が浅く、未だ確立されたバイアス
回路は提案されていない。

このため、ＥＥＰＲＯＭの品質向上を意図して、何らか
のバイアス回路の出現が待たれている。

（３）従来技術と問題点上述した背景からして、確たる従来技術は、少なくとも
バイアス回路に関しては燕い。このために、特に読出し
時のメモリセルのコントロールダートの電圧を適正に保
持できないという問題が生じてきた。原理的には脱出し
時のコントロールゲートの電圧は例えば零Ｖに固定とし
たままで良い（すなわち、ノーバイアスである）２、と
ころが、量産を考慮した場合、そのコントロールゲート
の電圧が固定であるのは極めて都合が悪い。というのは
、ウェーハ毎およびウェーハ内の製造バラツキによって
前記フローテイングゲートとドレイン間に設けられる薄
い絶縁膜の膜厚が変動してしまうからである。又、前記
ＭＯ８）ランジスタのチャネル長あるいはチャネル幅も
変動してしまうからである。さらに又、製品化した後で
も電源電圧の製動ヲ受けることを予定しなけｎばならな
い。ところが、従来はこのような変動を考慮していない
ために適正な読出し時のコントロールゲート電圧を常に
確保することに雉があるという問題を残していた。

（４）発明の目的従って本発明の目的は上記の諸変動に対して常に簀定且
つ適正な続出し時コントロールゲート′１庄が自動的に
与えられるような不揮発性生得体メモリ回路を提案する
ことである。

（５）発明の構成上記目的を達成するために本発明は、メモリセル群に対
して付帯的に設けられるセンスアンプ回路およびデコー
ド用選択トランソスタ等とほぼ同一構成のダミー回路素
子群を同一チップ上に形成し、読出し時には、該ダミー
回路素子群を通して前記コントロールｆ−）電圧を得る
ようにしたことを特徴とするものである０（６）発明の実施例以下図面に従って本発明の詳細な説明する。

第１図は一般的な不揮発性半導体メモリ回路に本発明に
係るバイアス回路部分を併設した状態を示す回路図であ
る。不揮発性半導体メモリ回路１０は、本発明に係るバ
イアス回路部分１１と、複数のコラム選択線１２１．１
２ｊ　（２本のみ示す）と、複数のロウ線１３に、１３
／、（２本のみ示す）と、複数のビット線Ｂ１１１　Ｂ
１２１・・・Ｂ、８゜Ｂ　、・・・Ｂ２８を具備する。

１このロウ線１３ｋ　、１３／、とビット線Ｂ１１・・・
との交差部に第２図に示すＭＯＳ）ランジスタ１４とそ
れを選択する選択トランジスタ２２のベアよシなるメモ
リセルが設けられている。選択トランジスタ２２はロウ
線１３に、１３ｔとビット線Ｂ１１・・・に接続され、
記憶用のＭＯＳ）ランジスタ１４は選択トランジスタ２
０と直列に接続され、そのソースはソース電位決定回路
２１に接続されている。

このメモリセルは８個を１つの単位（１ｂｙｔｅ）とし
、各単位のコントロールゲートは、コラムゲートトラン
ジスタｉｓｉ、１５ｊ、コントロールゲート選択用コラ
ム線ＣＧＳ及びロウコントロールゲート選択トランジス
タ１６ｋｌ、１６に２゜１６ｔ１．１６ｔ２を介してバ
イアス回路部分１１に接続される。

ＣＬＧ　　・・・ＣＬＧ　　、ＣＬＧ　　・・・ＣＬＧ
２８はコラム１１　　　　　　　１８　　　　　　　２
１選択トランジスタで、ビット線Ｂ４．・・・Ｂ２８　
を出力バス１７（８ビツトのバスを示す）に接続するト
ランジスタである。そして出力バス１７にビット対応で
センスアンプ回路（１８ｉｎは入力部。

１８゜ｕｔは出力部）ｉｓ（ｓビットのうち１ビットの
み示す）が設けられ、出力バッファ回路１９よシデータ
Ｄｏｕｔが読出される。

書込み時には所望のメモリセルの選択トランジスタ２２
をオンにし、書込み信号Ｗが与えられ、トランジスタＱ
Ｗをオンにして、接地電位ＧＮＤを、選択トランジスタ
（１５，１６）を介し、指定のセル群（８ビツト毎）の
コントロールグー）　ＣＧに印加する。消去時には消去
信号Ｅが与えられ、トランジスタＱつをオンにして例え
ば２０Ｖの電圧■ＰＰを同様に指定セル群のコントロー
ルゲートＣＧに印加する。本発明は特に読出し時に言及
するものであシ、読出し信号Ｒを受けてトランジスタＱ
Ｒがオンした場合（他のトランジスタＱｚｐＱＷは共に
オフ）について述べる。

第２図は第１図に示したＭＯＳ　）ランジスタ１４の一
般的な構造を示す断面図である。ＣＧおよびＦＧは既に
述べたコントロールゲートおよびフローティングゲート
でアシ、半導体基板２１内のソースＳおよびドレインＤ
に挾まれたチャネル上に、絶縁膜Ｉを介して設置される
。消去の場合は、前述の様に、高電圧Ｖ、Ｐ（＝２０Ｖ
）をコントロールゲートＣＧに印加しドレインＤは接地
電位ＧＮＤにしておく。すると、ダートＣＧおよびＦＧ
間のコンデンサカップリングにより、フローティンググ
ー）ＦＧに高電圧がかかシ、ダートＦＧとビレ４フ０間
の非常に薄い絶縁膜工′に高電界が形成され、ここにト
ンネル効果によシミ子がドレインＤよυフローティング
グー）ＦＧ内に注入されて、消去を完了する。一方書込
み時は前述の電圧関係を逆転させて、前記絶縁膜工′に
かかる前記高電界の向きを反転させる。そうすると、フ
ローティンググー）ＦＧ内に注入されていた電子が抜き
取られ、データ″１＃が書き込まれたことになる。なお
データ″０”なら、電子を注入したままにしておけば良
い。以上のことは既に公知である。

ところで本発明は、前述したコントロールゲートＣＧ電
圧をいかに適正にバイアスするかについて言及するもの
である。第３図はコントロールグー）ＣＧの電圧とＭＯ
Ｓ）ランジスタ１４のスレッショルドレベルＶｔｈとの
関連を示すグラフであり、これを用いて説明する。前述
の様に書込み、消去によシメモリセルのＭＯＳ）ランジ
スタ１４のスレッショルド電圧は本グラフ中のの、■に
あるから、読出し時はコントロールゲートの電圧はその
中間（Φのところになければならない。そのときのスレ
ッショルドレベルｖ１．ｖ３および読出し電圧ｖ２は、
例えば■１＝０〜−２Ｖ、Ｖ２＝０．５〜１ｖ。

ｖ３＝３〜５ｖである。

読出し時のｖ２は０．５〜１ｖとなっているが、既述の
種々要因によって変動し、常に適正に保たれているとは
限らない。すなわち、本グラフ中の上下方向いずれかに
ずれることが多い。これは安定且つ正確な読出しを行な
う上で好ましいことではない。

第４図は本発明に係るバイアス回路１１の具体例を示す
回路図である。なお、従来においてはこの種のバイアス
回路は無く、予め定めた固定レベルをトランジスタＱＲ
（第１図も参照）に与えていた。このバイアス回路１１
の構成は、第１図のセンスアンプ回路１８とほぼ同一構
成を有するダミーセンスアンプ回路４１とダミーセル４
２と電圧設定回路４３とからなる。ダミーセル４２は、
フローティングゲートＦＧならびにコントロールグー）
ＣＧを備えた前記のＭＯＳ）ランジスタ１４と同一構成
の第１のトランジスタ４４とセルの選択トランジスタ２
２とほぼ同一構成の第２トランジスタ４５とからなる。

これら直列接続のトランジスタ４４および４５は、所定
の電流ｉを、ダミーセンスアンプ回路４１の入力部４１
ｉｎよシ引き抜いてアース（ＧＮＤ　）へ導く。この電
流ｉの大きさは常に一定の大きさに維持される。これは
電圧設定回路４３の出力電圧Ｖ。ｕｔが一部分岐されて
、トランジスタ４４のコントロールゲートＣＧにフィー
ドバックされているからである。つまシ、電流ｉが増大
するとダミーセンスアンプ回路４１の出力部４１゜工ｔ
における電圧は下降し、設定回路４３の出力電圧Ｖ。ｕ
ｔ　も下降するから、電流ｉを減少するようにフィード
バックがかかる。逆に電流ｉが減少するときも、前述と
逆のフィードバックがかかｂ＝ａ流（は増大する。すな
わち、電流ｉ（１０）と電圧Ｖ。ｕｔはある一定の関係で平衡する。このこと
は、ＥＥ：ＦＲＯＭの製品化後における使用時において
電源電圧の変動で読出し時のコントロールゲート電圧が
変化しないことを意味する。

然し最大の利点は、量産時における製造バラツキ、特に
前述のＭＯＳ）ランジスタ１４の製造上のバラツキがあ
ってもコントロールゲート電圧がこのバラツキに応じて
変化してくれることである。

このバラツキに応じて最適に変化するような、電流ｉと
出力部４１゜■の電圧との関係が生まれるように、この
出力部４１ｏｕｔの電圧を予め調整し最適の電圧■。ｕ
ｔを得なければならない。これが電圧設定回路４３の役
目である。従って該回路４３内の構成要素は予め予定し
たＶ。ｕｔが生成されるように各素子の諸寸法が予め決
定される。

結局、第１図のＭＯＳ）ランジスタ１４から見て周辺回
路あるいは周辺素子に当るものと全く同じ負荷を、同一
チップ内に同一プロセスで組込んでおき、相互のバラツ
キを相殺し合うようにした上で、実際にコントロールゲ
ートＣＧに加わる電圧を生成するようにしている。なお
、ダミーセルとして、薄膜のかわりに、ＦＧ−Ｄ問およ
びＣＧ−ＦＧ間谷量を等価にして厚い膜を使用したセル
を使用することもできる。ただ、この際ＦＧ−８ｕｂ間
容量の増加は最小限におさえる必要がある。

（７）発明の詳細な説明したように本発明によれば、量産時の製造バラツ
キに適応し且つ使用時の電源電圧変動にも適応して常に
適正な読出し時のコントロールゲ−ト電圧を目動的に生
成可能である。

【図面の簡単な説明】

第１図は一般的な不揮発性半導体メモリ回路に本発明に
係るバイアス回路部分全併設した状態を示す回路図、第
２図は第１図に示したＭＯＳ　）ランヅスタ１４の一般
的な構造を示す断面図、第３図はコントロールゲートＣ
Ｇの電圧とＭＯＳトランジスタ１４のスレッショルドレ
ベルＶｔｈとの関連ヲ示すグラフ、第４図は本発明に係
るバイアス回路１１の具体例を示す回路図である。１１・・・バイアス回路、１２１．１２ｊ・・・コラム
選択線、’　”ｋ　Ｆ　１３ｔ−Ｃ１つ線、１４　・Ｍ
ＯＳ　）ランジスタ、１５ｉ＋１５ｊ・・・コラムゲー
トトランジスタ、１６ｋｌ、１６に２，１６ｔ１゜１６
ｔ２・・・ロウコントロールダート選択トランジスタ、
１８・・・センスアンプ回Ｌ４１・・・ダミーセンスア
ンプ回路、４２・・・ダミーセル、４３・・・電圧設定
回路、４４・・・第１のトランジスタ、４５・・・第２
のトランジスタ、ＦＧ・・・フローティングゲート、Ｃ
Ｇ・・・コントロールゲート。特許出願人富士通株式会社特許出願代理人弁理士青水　朗弁理士　西　舘　和　之弁理士　内　１）幸　男弁理士　山　口　昭　之第２習　　　ア第　３０第４コ１ＮＤ

Claims

【特許請求の範囲】

■　複数のビット緋および複数のロウ線と、これらビッ
ト線およびロウ線の交差部に設けられ、それぞれがフロ
ーティングタートを内蔵すると共にコントロールダート
を備えたＭＯＳ）ランジスタからなる不揮発性半導体メ
モリセル群と、選択された前記不揮発性半導体メモリセ
ルからの読出しデータを入力部に受けて増幅した読出し
データを出力部から送出するセンスアンプ回路とを含ん
でなる不揮発性半導体メモリ回路において、前記センス
アンプ回路とほぼ同一構成のダミーセンスアンプ回路と
、前記の７０−テインググートヲ内蔵すると共にコント
ロールゲートを備えたＭＯＳトランジスタとほぼ同一構
成のトランジスタを具備して々り所定の電流を通電せし
めるダミーセルと、前記ダミーセンスアンプ回路の出力
部に接続して予め定めた所定の出力電圧を、読出し時に
のみ、前記ＭＯ８）ランジスタのコントロールゲートに
印加する電圧設定回路とを設け、ここに前記ダミーセン
スアンプ回路における入力部は前記ダミーセルに前記所
定の電流を供給し、その電流値は、前記電圧設定回路か
らの前記所定の出力電圧を分岐して前記ダミーセル内の
コントロールゲートに印加することによυ、フィードバ
ック制御されることを特徴とする不揮発性半導体メモリ
回路。