JPS6038799B2 - 不揮発性半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】 ｛１｝ 発明の技術分野 本発明は不揮発性半導体メモリ回路、特にＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃ Ｅねｓａｂｌｅ Ｐｒｏｇｒａｍ
ｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）回路に関
する。

■ 技術の背景近年、電気的に書込み・消去可能な不揮
発性半導体メモリ回路が多用され出している。

これは紫外線を用いる等の不便が無いからである。その
書込み・消去の原理は、いわゆるトンネル効果であり、
メモリセルを構成するＭＯＳトランジスタのフローティ
ングゲートとドレィン間に形成された薄膜によっている
。このフローティングゲート上にはさらにコンデンサ結
合するコントロールゲ−トが設けられ、これらコントロ
ールゲート，ドレイン等に印加すべき電圧レベルを変え
ることにより、書込みモード，読出しモード，消去モー
ドを設定する。この場合、コントロールゲートおよびド
レインに印加する電圧、すなわち消去用電圧，書込みみ
用電圧によって前記ＭＯＳトランジスタのスレッショル
ドレベルも変動する。この変動はある範囲内で変動すべ
きであり、そのために読み出し時に何らかのコントロー
ルゲートバイアス回路が必要である。然し、このＥＥＰ
ＲＯＭ自体歴史が浅く、未だ確立されたバイアス回路は
提案されていない。このため、ＥＥＰＲＯＭの品質向上
を意図して、何らかのバイアス回路の出現が待たれてい
る。｛３’ 従来技術の問題点 上述した背景からして、確たる従来技術は、少なくとも
バイアス回路に関しては無い。

このために、特に読出し時のメモリセルのコントロール
ゲートの電圧を適正に保持できないという問題が生じて
きた。原理的には講出し時のコントロールゲートの電圧
は例えば雰Ｖに固定としたままで良い（すなわち、ノー
バイアスである）ところが、量産を考慮した場合、その
コントロールゲートの電圧が固定であるのは極めて都合
が悪い。というのは、ゥェーハ毎およびウヱーハ内の製
造バラッキによって前記フローテイングゲートとドレィ
ン間に設けられる薄い絶縁膜の膜厚が変動してしまうか
らである。又、前記ＭＯＳトランジスタのチャネル長あ
るいはチャンネル幅も変動してしまうからである。さら
に又、製品化した後でも電源電圧の変動を受けることを
予定しなければならない。ところが、従来はこのような
変動を考慮していないために適正な謙出し時にコントロ
ールゲート電圧を常に確保することに難があるという問
題を残していた。｛４）発明の目的 従って本発明の目的は上記の諸変動に対して常に安定且
つ適正な読出し時コントロールゲート電圧が自動的に与
えられるような不揮発性半導体メモリ回路を提案するこ
とである。

風 発明の構成 上記目的を達成するために本発明はメモリセル群に対し
て付帯的に設けられるセンスアンプ回路およびデコード
用選択トランジスタ等とほぼ同一構成のダミー回路素子
群を同一チップ上に形成し、読出し時には、該ダミー回
路素子群を通して前記コントロールゲート電圧を得るよ
うにしたことを特徴とするものである。

■ 発明の実施例 以下図面に従って本発明の実施例を説明する。

第１図は一般的な不揮発性半導体メモリ回路に本発明に
係るバイアス回路部分を併設した状態を示す回路図であ
る。不揮発性半導体メモリ回路１０は、本発明に係るバ
イアス回路１１と「複数のコラム選択線１２ｉ，１２ｉ
（２本のみ示す）と、複数のロウ線１３ｋ，１３１（２
本のみ示す）と、複数のビット線Ｂ，，Ｂ２，……Ｂ，
６，＆，，…・・・Ｂ８を具備する。このロウ線１３ｋ
，１３１とビット線Ｂ．・・・・・・との交差部に第２
図に示すＭＯＳトランジスタ１４とそれを選択する選択
トランジスタ２２のベアよりなるメモリセルが設けられ
ている。

選択トランジスタ２２はロウ線１３ｋ，１３１とビット
線Ｂ，，・・・・・・に接続され、記憶用のＭＯＳトラ
ンジスター４は選択トランジスタ２２と直列に接続され
、そのソースはソース電位決定回路２１に接続されてい
る。このメモリセルは８個を１つの単位（ｌｂｙｔｅ）
とし、各単位のコントロールゲートは、コラムゲ−トト
ランジスタ１５ｉ，１５ｊ、コント。

ールゲート選択用コラム線ＣＧＳ及びロウコントロール
ゲート選択トランジスター６ｋｌ，１６ｋ２，１６１１
，１６１２を介してバイアス回路１１に接続される。Ｃ
ＬＧ，．・・．・・・ＣＬＧ．８，ＣＬＧ２，．・・．
・・ＧＬＧ２８はコラム選択トランジスタで、ビット線
Ｂｕ・・・・・・Ｂ粥を出力バス１７（８ビットのバス
を示す）に接続するトランジスタである。

そして出力バス１７にビット対応でセンスアンプ回路（
１８：ｎは入力部，１８。山は出力部）１８（８ビット
のうち１ビットのみ示す）が設けられ、出力バッファ回
路１９よりデータＤｏｕｔが読出される。書込み時には
所望のメモリセルの選択トランジスタ２２をオンにし、
書込み信号Ｗが与えられ、トランジスタＱｗをオンにし
て、接地電位ＯＮＤを、選択トランジスタ１５，１６を
介し、指定のセル群（８ビット毎）のコントロールゲ−
トＣＧに印加する。

消去時には消去信号Ｅが与えられ、トランジスタＱＥを
オンにして例えば２０Ｖの電圧Ｖｐｐを同様に指定セル
群のコントロールゲートＣＱこ印加する。本発明は特に
読出し時に言及するものであり、読出し信号Ｒを受けて
トランジスタＱＢがオンした場合（他のトランジスタＱ
Ｅ，Ｑｗは共にオフ）について述べる。第２図は第１図
に示したＭＯＳトランジスター４の一般的な構造を示す
断面図である。

ＣＧおよびＦＧは既に述べたコントロールゲートおよび
フローティングゲートであり、半導体基板２１内のソー
スＳおよびドレィンＤに挟まれたチャンネル上に、絶縁
膜１を介して設置される。消去の場合は、前述の様に、
高電圧Ｖｐｐ（＝２０Ｖ）をコントロールゲートＣＧに
ＥＯ刀ロしドレィンＤは接地電位ＣＮＤにしておく。す
ると、ケー−トＣＧおよびＦＧ間のコンデンサカツプリ
ンクー、により、フローテイングゲートＦＧに高電圧が
かかり、ゲートＦＧとドレィンＤ間の非常に薄い絶縁膜
１′に高電界が形成され、ここにトンネル効果により電
子がドレィンＤよりフローティングゲートＦＧ内に注入
されて、消去を完了する。一方書込み時は前述の電圧関
係を逆転させて、前記絶縁膜１′にかかる前記高電界の
向きを反転させる。そうすると、フローティングゲート
ＦＧ内に注入されていた電子が抜き取られ、データ“１
”が書込まれたことになる。なおデータ“０”なら、電
子を注入したままにしておけば良い。以上のことは既に
公知である。ところで本発明は、前述したコントロール
ゲートＣＧの電圧をいかに適正にバイアスするかについ
て言及するものである。

第３図は消去、書込み読出状態とＭＯＳトランジスタ１
４のスレッショルドレベルＶｔｈとの関連を示すグラフ
であり、これを用いて説明する。前述の様に書込み、消
去によりメモリセルのＭＯＳトランジスタ１４のスレツ
ショルド電圧は本グラフ中の■，■にあるから、読出し
時はコントロールゲートの電圧はその中間■のところに
なければならない。そのときスレッショルドレベルＶｗ
， ＶＥおよび議出し電圧ＶＲは、例えばＶｗ＝０〜一
２Ｖ，ＶＲ＝０．５〜ＩＶ，ＶＥ＝３〜５Ｖである。読
出し時のＶＲは０．５〜ＩＶとなっているが、既述の種
々要因によって変動し、常に適正に保たれているとは限
らない。

すなわち、本グラフ中の上下方向いずれかにずれること
が多い。これは安定且つ正確な読出しを行なう上で好ま
しいことではない。第４図は本発明に係るバイアス回路
１１の具体例を示す回路図である。

なお、従来においてはこの種のバイアス回路は無く、予
め定めた固定レベルをトランジスタＱＲ（第１図も参照
）に与えていた。このバイアス回路１１の構成は、第１
図のセンスアップ回路１８とほぼ同一構成を有するダミ
ーセンスアンプ回路４１とダミーセル４２と電圧設定回
路４３とからなる。ダミーセル４２は、フローテイング
ゲートＦＧならびにコントロールゲートＣＧを備えた前
記のＭＯＳトランジスター４と同一構成の第１のトラン
ジスタ４４とセルの選択トランジスタ２２とほぼ同一構
成の第２トランジスタ４５とからなる。これら直列接続
のトランジスタ４４および４５は、所定の電流ｉを、ダ
ミーセンスアンプ回路４１の入力部４１ｉｎより引き抜
いてアース（ＧＮＤ）へ導く。この電流ｉの大きさは常
に一定の大きさに維持される。これは電圧設定回路４３
の出力電圧Ｖｏｕｔが一部分岐されて、トランジスタ４
４のコントロールゲートＣＧにフィードバックされてい
るからである。つまり、電流ｉが増大するとダミーセン
スアンプ回路４１の出力部４１。ｕｔにおける電圧は下
降し、設定回路４３の出力電圧Ｖ側も下降するから、電
流ｉを減少するようにフィードバックがかかる。逆に電
流ｉが減少するときも、前述と逆のフィードバックがか
かり電流ｉは増大する。すなわち、電流ｉと電圧Ｖ側は
ある÷定の関係で平衡する。このことは、ＥＥＰＲＯＭ
の製品化後における使用時において蟹減電圧の変動で読
出し時のコントロールゲート電圧が変化しないことを意
味する。然し最大の利点は、量産時における製造バラッ
キ、特に前述のＭＯＳトランジスター４の製造上のバラ
ツキがあってもコントロールゲート電圧がこのバラッキ
に応じて変化してくれることである。

このバラッキに応じて最適に変化するような、電流ｉと
出力部４１。ｕｔの電圧との関係が生まれるように、こ
の出力部４１。ｕｔの電圧を予め調整し最適の電圧Ｖ。
ｕＬを得なければならない。これが電圧設定回路４３の
役目である。従って該回路４３内の構成要素は予め予定
したＶ肌が生成されるように各素子の諸寸法が予め決定
される。結局、第１図のＭＯＳトランジスター４から見
て周辺回路あるいは周辺素子に当るものと全く同じ負荷
を、同一チップ内に同一プロセスで組込んでおき、相互
のバラッキを相殺し合うようにした上で、実際にコント
ロールゲートＣＱこ加わる電圧を生成するようにしてい
る。

なお、ダミーセルとして、薄膜のかわりに、ＦＧ−Ｄ間
およびＣＧ−ＦＧ間容量を等価にして厚い膜を使用した
セルを使用することもできる。ただ、この際ＦＧ−Ｓ肋
間容量の増加は最小限におさえる必要がある。【７｝
発明の効果以上説明したように本発明によれば、量産時
の製造バラッキに適応し且つ使用時の電源電圧変動にも
適応して常に適正な読出し時のコントロールゲート電圧
を自動的に生成可能である。

【図面の簡単な説明】

第１図は一般的な不揮発性半導体メモリ回路に本発明に
係るバイアス回路を併設した状態を示す回路図、第２図
は第１図に示したＭＯＳトランジスター４の一般的な構
造を示す断面図、第３図は消去書込み読出状態とＭＯＳ
トランジスター４のスレッショルドレベルＶ仇との関連
を示すグラフ、第４図は本発明に係るバイアス回路１１
の具体例を示す回路図である。 １１・・・バイアス回路、１２ｉ，１２ｊ…コラム選択
線、１３ｋ，１３１・・・ロウ線、１４・・・ＭＯＳト
ランジスタ、１５ｉ，１５ｉ…コラムゲートトランジス
タ、１６ｋｌ，１６Ｋ２，１６１１，１６１２…ロウコ
ントロールゲート選択トランジスタ、１８…センスアン
プ回路、４１・・・ダミーゼンスアンプ回路、４２…ダ
ミーセル、４３・・・電圧設定回路、４４…第１のトラ
ンジスタ、４５・・・第２トランジスタ、ＦＧ…フロー
テイングゲート、ＣＧ…コントロールゲート。 第２図 第３図 第４図 第１図

Claims (1)

【特許請求の範囲】
1. １ 複数のビツト線および複数のロウ線と、これらビツ
   ト線およびロウ線の交差部に設けられ、それぞれがフロ
   ーテイングゲートを内蔵すると共にコントロールゲート
   を備えたＭＯＳトランジスタからなる不揮発生半導体メ
   モリセルと、選択された前記不揮発性半導体メモリセル
   のコントロールゲートに対して読出し電圧を与えるバイ
   アス回路と、選択された該不揮発性半導体メモリセルか
   らの読出しデータを入力部に受けて増幅した読出しデー
   タを出力部から送出するセンスアンプ回路とを備えた不
   揮発性半導体メモリ回路において、前記不揮発性半導体
   メモリセルとほぼ同一構成のダミーセルと、該ダミーセ
   ルへ電流を供給し該電流量に対応した電圧を出力する前
   記センスアンプ回路とほぼ同一構成のダミーセンスアン
   プ回路とを備え、且つ前記ダミーセンスアンプ回路の出
   力に比例して前記読出し電圧を出力するとともに、該読
   出し電圧を前記ダミーセル内のコントロールゲートへ印
   加するように、前記バイアス回路を構成したことを特徴
   とする不揮発性半導体メモリ回路。