JP3230323B2 - 不揮発性記憶装置の制御方法 - Google Patents
不揮発性記憶装置の制御方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は不揮発性記憶装置の制御
方法に係わり、特にメモリセルをそれぞれ構成する複数
の記憶素子を同時に電気的に消去する不揮発性記憶装置
のデータ消去方法に関する。
方法に係わり、特にメモリセルをそれぞれ構成する複数
の記憶素子を同時に電気的に消去する不揮発性記憶装置
のデータ消去方法に関する。
【０００２】
【従来の技術】電気的に書換えの出来る不揮発性記憶装
置（ＥＥＰＲＯＭ）のうち、複数の記憶素子（ＥＥＰＲ
ＯＭ素子）を電気的に同時に一括して消去できる機能を
有するフラッシュメモリについては、例えばＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩ
ＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．５，ＯＣＴＯＢＥ
Ｒ １９８８ ＰＰ．１１５７−１１６３にＶｉｒｇｉ
ｌ Ｎｉｌｅｓ Ｋｙｎｅｔｔ等により「Ａｎ Ｉｎ−
Ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ３２ｋ×
８ ＣＭＯＳ ＦＬＡＳＨ ＭＥＭＯＲＹ」と題する論
文で紹介されている。
置（ＥＥＰＲＯＭ）のうち、複数の記憶素子（ＥＥＰＲ
ＯＭ素子）を電気的に同時に一括して消去できる機能を
有するフラッシュメモリについては、例えばＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩ
ＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．５，ＯＣＴＯＢＥ
Ｒ １９８８ ＰＰ．１１５７−１１６３にＶｉｒｇｉ
ｌ Ｎｉｌｅｓ Ｋｙｎｅｔｔ等により「Ａｎ Ｉｎ−
Ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ３２ｋ×
８ ＣＭＯＳ ＦＬＡＳＨ ＭＥＭＯＲＹ」と題する論
文で紹介されている。
【０００３】このフラッシュ型の記憶装置の基本単位で
あるメモリセルを構成する記憶素子は、個別に消去する
ＥＥＰＲＯＭ素子と同様、図８に示すようなスタックゲ
ート型の構造となっている。
あるメモリセルを構成する記憶素子は、個別に消去する
ＥＥＰＲＯＭ素子と同様、図８に示すようなスタックゲ
ート型の構造となっている。
【０００４】すなわち、Ｐ型シリコン基板１の表面にＮ
型ソースおよびドレイン領域７，６が形成され、両領域
間のチャンネル領域８上からソースおよびドレイン領域
の端部９上にかけて膜厚約１０ｎｍ（ナノメータ）の第
１のゲート絶縁膜２が形成され、第１のゲート絶縁膜２
上には多結晶シリコンより成る浮遊ゲート電極３、さら
に浮遊ゲート電極３上には膜厚約２５ｎｍの第２のゲー
ト絶縁膜４が形成され、第２のゲート絶縁膜４上には制
御ゲート電極５が形成されている。従来のこのタイプの
メモリセルの動作を簡単に説明する。
型ソースおよびドレイン領域７，６が形成され、両領域
間のチャンネル領域８上からソースおよびドレイン領域
の端部９上にかけて膜厚約１０ｎｍ（ナノメータ）の第
１のゲート絶縁膜２が形成され、第１のゲート絶縁膜２
上には多結晶シリコンより成る浮遊ゲート電極３、さら
に浮遊ゲート電極３上には膜厚約２５ｎｍの第２のゲー
ト絶縁膜４が形成され、第２のゲート絶縁膜４上には制
御ゲート電極５が形成されている。従来のこのタイプの
メモリセルの動作を簡単に説明する。
【０００５】メモリセルの書き込み（データの記憶）
は、ドレイン領域６に例えば＋７Ｖのドレイン電圧Ｖd
を印加し、半導体基板１およびにソース領域７にそれぞ
れ０Ｖ（接地電位）のソース電圧Ｖs および基板電圧Ｖ
sub を印加し、さらに制御ゲート電極５に例えば＋１２
Ｖのゲート電圧Ｖcgを印加する。浮遊ゲート電極３は外
部の電源とは接続していないので、その電位は第１のゲ
ート絶縁膜２および第２のゲート絶縁膜４により形成さ
れる静電容量比により、制御ゲート電極，ソース領域，
ドレイン領域および半導体基板の電位から一義的に決定
される。通常、浮遊ゲート電極の電位をドレインの電位
と同程度に設定すると、ソース領域とドレイン領域間を
流れる電流により発生するホットな電子（第１のゲート
絶縁膜の絶縁エネルギーを上回るエネルギーを持つ電
子）が浮遊ゲート電極に注入される量が最大になるた
め、上述したような各電位が設定されることが多い。そ
の結果、電子が浮遊ゲート電極に注入され、浮遊ゲート
電極の電位を負のレベルにまで押し下げるため、メモリ
セルのしきい値電圧、すなわち制御ゲート電極からみた
しきい値電圧はは正の方向にシフトする。通常は、メモ
リセルのしきい値は、約＋７Ｖに設定される。
は、ドレイン領域６に例えば＋７Ｖのドレイン電圧Ｖd
を印加し、半導体基板１およびにソース領域７にそれぞ
れ０Ｖ（接地電位）のソース電圧Ｖs および基板電圧Ｖ
sub を印加し、さらに制御ゲート電極５に例えば＋１２
Ｖのゲート電圧Ｖcgを印加する。浮遊ゲート電極３は外
部の電源とは接続していないので、その電位は第１のゲ
ート絶縁膜２および第２のゲート絶縁膜４により形成さ
れる静電容量比により、制御ゲート電極，ソース領域，
ドレイン領域および半導体基板の電位から一義的に決定
される。通常、浮遊ゲート電極の電位をドレインの電位
と同程度に設定すると、ソース領域とドレイン領域間を
流れる電流により発生するホットな電子（第１のゲート
絶縁膜の絶縁エネルギーを上回るエネルギーを持つ電
子）が浮遊ゲート電極に注入される量が最大になるた
め、上述したような各電位が設定されることが多い。そ
の結果、電子が浮遊ゲート電極に注入され、浮遊ゲート
電極の電位を負のレベルにまで押し下げるため、メモリ
セルのしきい値電圧、すなわち制御ゲート電極からみた
しきい値電圧はは正の方向にシフトする。通常は、メモ
リセルのしきい値は、約＋７Ｖに設定される。
【０００６】一方、メモリセルの消去（データの消去）
とは、上に述べたように注入された電子を浮遊ゲート電
極から引き抜くことをいい、例えばソース電圧Ｖs を＋
１２Ｖにし、基板電圧Ｖsub およびゲート電圧Ｖcgをそ
れぞれ０Ｖ（接地電位）に設定し、ドレイン領域６はオ
ープン状態とすることにより行われる。
とは、上に述べたように注入された電子を浮遊ゲート電
極から引き抜くことをいい、例えばソース電圧Ｖs を＋
１２Ｖにし、基板電圧Ｖsub およびゲート電圧Ｖcgをそ
れぞれ０Ｖ（接地電位）に設定し、ドレイン領域６はオ
ープン状態とすることにより行われる。
【０００７】上述した様に、各部の電位により浮遊ゲー
ト電極３の電位は決まるが、データが書き込まれた状態
は、浮遊ゲート電極が負電位になっているため、その分
の電位差がさらにかかり、ソース領域７と浮遊ゲート電
極３の間の第１のゲート絶縁膜２には、かなり強い電界
（上で示す各部の電位によれば１０ＭＶ／ｃｍ以上）が
印加されることになる。このような強い電界のもとでは
第１のゲート絶縁膜中に、量子力学的なトンネル効果に
基いたＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流
（以下、ＦＮ電流と略す）が流れることが解っている。
その効果を利用して浮遊ゲート電極３からソース領域７
へ電子を引き抜くことでメモリセルの消去が行われる。
ト電極３の電位は決まるが、データが書き込まれた状態
は、浮遊ゲート電極が負電位になっているため、その分
の電位差がさらにかかり、ソース領域７と浮遊ゲート電
極３の間の第１のゲート絶縁膜２には、かなり強い電界
（上で示す各部の電位によれば１０ＭＶ／ｃｍ以上）が
印加されることになる。このような強い電界のもとでは
第１のゲート絶縁膜中に、量子力学的なトンネル効果に
基いたＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流
（以下、ＦＮ電流と略す）が流れることが解っている。
その効果を利用して浮遊ゲート電極３からソース領域７
へ電子を引き抜くことでメモリセルの消去が行われる。
【０００８】ここで、浮遊ゲート電極に電子を注入して
メモリセルのしきい値電圧を正方向にシフトさせた状態
を‘書き込み’、一方浮遊ゲート電極から電子を引き抜
きメモリセルのしきい値電圧を正方向にシフトさせた状
態を‘消去’と定義したが、書き込み及び消去の状態
は、メモリセルの異なった２種類の状態を表していれば
よいので、必ずしもこの表現に限られるわけではないの
はいうまでもない。
メモリセルのしきい値電圧を正方向にシフトさせた状態
を‘書き込み’、一方浮遊ゲート電極から電子を引き抜
きメモリセルのしきい値電圧を正方向にシフトさせた状
態を‘消去’と定義したが、書き込み及び消去の状態
は、メモリセルの異なった２種類の状態を表していれば
よいので、必ずしもこの表現に限られるわけではないの
はいうまでもない。
【０００９】この様にして、メモリセルの書き込み及び
消去が行われるが、フラッシュメモリの場合、書き込み
は上で述べた方法をとるのに対し、消去に際しては、あ
る大きさのメモリセルアレイ（メモリセルをマトリック
ス状に配列したもの）のソース領域を共通に接続した状
態で、ソース領域に電圧Ｖs を同時に印加して行う。そ
の結果、一括して消去することが出来、記憶装置の記憶
容量が大きくなった場合にも消去時間を短縮することが
出来る。
消去が行われるが、フラッシュメモリの場合、書き込み
は上で述べた方法をとるのに対し、消去に際しては、あ
る大きさのメモリセルアレイ（メモリセルをマトリック
ス状に配列したもの）のソース領域を共通に接続した状
態で、ソース領域に電圧Ｖs を同時に印加して行う。そ
の結果、一括して消去することが出来、記憶装置の記憶
容量が大きくなった場合にも消去時間を短縮することが
出来る。
【００１０】しかし、このような従来のフラッシュメモ
リにおいて、同時消去を行なった複数のメモリセル相互
間で消去後のしきい値電圧が大きくバラツク、すなわち
複数のメモリセルごとに消去後のしきい値電圧の差が大
きいという問題があった。
リにおいて、同時消去を行なった複数のメモリセル相互
間で消去後のしきい値電圧が大きくバラツク、すなわち
複数のメモリセルごとに消去後のしきい値電圧の差が大
きいという問題があった。
【００１１】その理由は、浮遊ゲート電極３からソース
領域７へ電子を引き抜くＦＮ電流値は、印加された電圧
と、第１のゲート絶縁膜２の膜厚やソース領域７の端部
９と浮遊ゲート電極３との間の重なり領域の面積などの
物理的な条件とによって決定されるが、複数のメモリセ
ルの間ではこれらの物理的な条件が少しずつ異なってく
るのは製造上不可避であり、このため、複数のメモリセ
ルを同時に消去する場合、複数のメモリセル間でＦＮ電
流値は必然的に一定とならないからであり、浮遊ゲート
電極３からソース領域７へ引き抜く電子量の複数のメモ
リセル間での偏差が許容範囲を越えてしまうからであ
る。
領域７へ電子を引き抜くＦＮ電流値は、印加された電圧
と、第１のゲート絶縁膜２の膜厚やソース領域７の端部
９と浮遊ゲート電極３との間の重なり領域の面積などの
物理的な条件とによって決定されるが、複数のメモリセ
ルの間ではこれらの物理的な条件が少しずつ異なってく
るのは製造上不可避であり、このため、複数のメモリセ
ルを同時に消去する場合、複数のメモリセル間でＦＮ電
流値は必然的に一定とならないからであり、浮遊ゲート
電極３からソース領域７へ引き抜く電子量の複数のメモ
リセル間での偏差が許容範囲を越えてしまうからであ
る。
【００１２】図９は、その様なフラッシュメモリの消去
後のしきい値電圧の偏差を測定した結果である。フラッ
シュメモリの消去しきい値電圧のバラツキは正規分布に
近い形を示し、その上限値と下限値との幅Ｚは大体２Ｖ
程度の広がりを持っていると考えられる。すなわち、あ
る規模のメモリセルアレイ、例えば２５６キロビット
（３２キロバイト）のメモリセル（ＥＥＰＲＯＭ素子）
を同時に消去する場合、最も消去の早いメモリセルと最
も消去の遅いメモリセルの間では、消去しきい値電圧
（Ｖth）に２Ｖ程度の差が生じる事になる。このような
消去しきい値電圧（Ｖth）の差を考慮すれば、フラッシ
ュメモリの様にある規模のメモリセルアレイを同時に消
去するものでは、消去しきい値電圧は、最も消去の早い
メモリセルのしきい値電圧が０Ｖ以下になる前に全体の
消去を止めなければならない。その訳は、言うまでもな
くあるメモリセルのしきい値電圧が０Ｖ以下になってし
まえば、そのメモリセルに接続しているビット線（列
線）は電位を上げることが出来ず、そのビット線（列
線）に接続する全てのメモリセルは書き込むことも、読
み出すことも出来なくなってしまうからである。
後のしきい値電圧の偏差を測定した結果である。フラッ
シュメモリの消去しきい値電圧のバラツキは正規分布に
近い形を示し、その上限値と下限値との幅Ｚは大体２Ｖ
程度の広がりを持っていると考えられる。すなわち、あ
る規模のメモリセルアレイ、例えば２５６キロビット
（３２キロバイト）のメモリセル（ＥＥＰＲＯＭ素子）
を同時に消去する場合、最も消去の早いメモリセルと最
も消去の遅いメモリセルの間では、消去しきい値電圧
（Ｖth）に２Ｖ程度の差が生じる事になる。このような
消去しきい値電圧（Ｖth）の差を考慮すれば、フラッシ
ュメモリの様にある規模のメモリセルアレイを同時に消
去するものでは、消去しきい値電圧は、最も消去の早い
メモリセルのしきい値電圧が０Ｖ以下になる前に全体の
消去を止めなければならない。その訳は、言うまでもな
くあるメモリセルのしきい値電圧が０Ｖ以下になってし
まえば、そのメモリセルに接続しているビット線（列
線）は電位を上げることが出来ず、そのビット線（列
線）に接続する全てのメモリセルは書き込むことも、読
み出すことも出来なくなってしまうからである。
【００１３】このように、最も消去の早いメモリセルの
しきい値電圧が０Ｖ以下になる前に全体の消去を止める
とすれば、上で述べた消去しきい値電圧のバラツキを考
慮すると、その時、最も消去の遅いメモリセルの消去し
きい値電圧が２Ｖ以上になるのは避けられない。実際に
は、最も消去の早いメモリセルのしきい値電圧を０Ｖで
はなく０．５Ｖから１Ｖ程度の余裕をみて設定するた
め、逆に消去の遅いメモリセルの消去しきい値電圧は
２．５Ｖから３Ｖ程度に設定するのが普通である。従っ
て、書き込み／読み出しの際のワード線（行線）の電位
は、その最も消去の遅いメモリセルの消去しきい値電圧
よりも低く設定することは出来なくなる。このことは、
従来の書き込み／読み出し電圧を２．５Ｖから３Ｖ以下
には下げる事が出来ないことを意味する。しかし、それ
では他の半導体装置が使用電圧を下げるという技術の流
れの中で、フラッシュメモリだけが低電圧化に対応でき
ないことになり、このために従来様々な方法でメモリセ
ルの消去しきい値電圧の偏差を小さくする努力がなされ
てきた。
しきい値電圧が０Ｖ以下になる前に全体の消去を止める
とすれば、上で述べた消去しきい値電圧のバラツキを考
慮すると、その時、最も消去の遅いメモリセルの消去し
きい値電圧が２Ｖ以上になるのは避けられない。実際に
は、最も消去の早いメモリセルのしきい値電圧を０Ｖで
はなく０．５Ｖから１Ｖ程度の余裕をみて設定するた
め、逆に消去の遅いメモリセルの消去しきい値電圧は
２．５Ｖから３Ｖ程度に設定するのが普通である。従っ
て、書き込み／読み出しの際のワード線（行線）の電位
は、その最も消去の遅いメモリセルの消去しきい値電圧
よりも低く設定することは出来なくなる。このことは、
従来の書き込み／読み出し電圧を２．５Ｖから３Ｖ以下
には下げる事が出来ないことを意味する。しかし、それ
では他の半導体装置が使用電圧を下げるという技術の流
れの中で、フラッシュメモリだけが低電圧化に対応でき
ないことになり、このために従来様々な方法でメモリセ
ルの消去しきい値電圧の偏差を小さくする努力がなされ
てきた。
【００１４】このような消去しきい値電圧の偏差に対し
て、製造プロセスを改良し上記物理的パラメータを各素
子間でなるべく一定にすればよいが、製造プロセスの改
良にも種々の制約があり消去しきい値電圧のバラツキを
所望する値に小さくするには限度がある。
て、製造プロセスを改良し上記物理的パラメータを各素
子間でなるべく一定にすればよいが、製造プロセスの改
良にも種々の制約があり消去しきい値電圧のバラツキを
所望する値に小さくするには限度がある。
【００１５】このために、ＩＥＤＭ９１ ｐｐ．３０７
−３１０にＳｅｉｊｉ ＹＡＭＡＤＡ等が「Ａ ＳＥＬ
Ｆ−ＣＯＮＶＥＲＧＥＮＣＥ ＥＲＡＳＩＮＧ ＦＯＲ
ＡＳＩＭＰＬＥ ＳＴＡＣＫＥＤ ＧＡＴＥ ＦＬＡ
ＳＨ ＥＥＰＲＯＭ」と題する論文で、一度一括消去し
た後、消去しきい値電圧のバラツキを電気的に抑制する
方法を提案している。以下この従来の方法を図１０およ
び先に説明した図８を援用して説明する。
−３１０にＳｅｉｊｉ ＹＡＭＡＤＡ等が「Ａ ＳＥＬ
Ｆ−ＣＯＮＶＥＲＧＥＮＣＥ ＥＲＡＳＩＮＧ ＦＯＲ
ＡＳＩＭＰＬＥ ＳＴＡＣＫＥＤ ＧＡＴＥ ＦＬＡ
ＳＨ ＥＥＰＲＯＭ」と題する論文で、一度一括消去し
た後、消去しきい値電圧のバラツキを電気的に抑制する
方法を提案している。以下この従来の方法を図１０およ
び先に説明した図８を援用して説明する。
【００１６】図１０は、浮遊ゲート電極３が正に帯電し
た時のゲート電流（浮遊ゲート電極に入出する電流）と
浮遊ゲート電極の電位の関係図である。ソース−ドレイ
ン領域間電圧ＶDSと浮遊ゲート電極の電位Ｖfgの関係が
ＶDS＞Ｖfgの場合、ソース−ドレイン領域間電流に起因
したホットキャリヤが浮遊ゲート電極３へ注入されるこ
とでゲート電流が発生する。ホットキャリヤの種類は、
浮遊ゲート電極３の電位で決まり、図１０において、浮
遊ゲート電極の低電位側から領域（ＣＥＩＡ−ＨＨ）が
アバランシェ現象に起因するホットホールが注入する領
域であり、領域（ＣＥＩＡ−ＨＥ）がアバランシェ現象
に起因するホット電子注入する領域であり、領域（ＣＨ
Ｅ）がチャンネルホット電子が注入する領域である。浮
遊ゲート電極３の電位が図中に示したＶfg * （ゲート電
流の原因としてアバランシェ現象に起因するホットホー
ルと、同現象に起因するホット電子との切り替わるＶfg
の値）になった場合、浮遊ゲート電極３にはホットキャ
リヤが注入されなくなり、かつその前後の電位ではキャ
リヤ電荷の種類（すなわち電荷の正負）が変化する。
た時のゲート電流（浮遊ゲート電極に入出する電流）と
浮遊ゲート電極の電位の関係図である。ソース−ドレイ
ン領域間電圧ＶDSと浮遊ゲート電極の電位Ｖfgの関係が
ＶDS＞Ｖfgの場合、ソース−ドレイン領域間電流に起因
したホットキャリヤが浮遊ゲート電極３へ注入されるこ
とでゲート電流が発生する。ホットキャリヤの種類は、
浮遊ゲート電極３の電位で決まり、図１０において、浮
遊ゲート電極の低電位側から領域（ＣＥＩＡ−ＨＨ）が
アバランシェ現象に起因するホットホールが注入する領
域であり、領域（ＣＥＩＡ−ＨＥ）がアバランシェ現象
に起因するホット電子注入する領域であり、領域（ＣＨ
Ｅ）がチャンネルホット電子が注入する領域である。浮
遊ゲート電極３の電位が図中に示したＶfg * （ゲート電
流の原因としてアバランシェ現象に起因するホットホー
ルと、同現象に起因するホット電子との切り替わるＶfg
の値）になった場合、浮遊ゲート電極３にはホットキャ
リヤが注入されなくなり、かつその前後の電位ではキャ
リヤ電荷の種類（すなわち電荷の正負）が変化する。
【００１７】この結果、例えば浮遊ゲート電極３の電位
がＶfg * 以上で、かつＶDS＞Ｖfgの関係が満たされた場
合、アバランシェ現象によりホット電子が浮遊ゲート電
極へ注入され、この注入が浮遊ゲート電極の電位を下
げ、さらに浮遊ゲート電極３の電位の低下はホット電子
の注入量を減少させるというフィードバック機構が浮遊
ゲート電極の電位とホット電子の注入量との間に形成さ
れ、最終的に浮遊ゲート電極３の電位は、Ｖfg * に収束
する。
がＶfg * 以上で、かつＶDS＞Ｖfgの関係が満たされた場
合、アバランシェ現象によりホット電子が浮遊ゲート電
極へ注入され、この注入が浮遊ゲート電極の電位を下
げ、さらに浮遊ゲート電極３の電位の低下はホット電子
の注入量を減少させるというフィードバック機構が浮遊
ゲート電極の電位とホット電子の注入量との間に形成さ
れ、最終的に浮遊ゲート電極３の電位は、Ｖfg * に収束
する。
【００１８】この従来技術においてデータ消去する際の
各電極への電圧印加のタイミング・ダイアグラムを図１
１に示す。まずドレイン領域６へのドレイン電圧Ｖd を
０Ｖに設定し、制御ゲート電極５に−１３Ｖのゲート電
圧Ｖcgを０．１秒印加し、ソース領域７に＋０．５Ｖの
ソース電圧Ｖs を印加することによりＦＮ電流により浮
遊ゲート電極３に蓄積していた電子を排除し（引き抜
き）、次に、制御ゲート電圧Ｖcgを０Ｖに設定し、ソー
ス領域７に＋０．５Ｖの電圧パルスＶs を０．５秒印加
する。この処置により浮遊ゲート電極３の電位とアバラ
ンシェによるホットキャリヤ注入量との間のフィードバ
ック機構が働き、各メモリセルの浮遊ゲート電極の電位
を収束する。この結果、データ消去後の制御ゲート電極
からみたしきい値電圧も一定値に収束し、そのバラツキ
を抑制する。
各電極への電圧印加のタイミング・ダイアグラムを図１
１に示す。まずドレイン領域６へのドレイン電圧Ｖd を
０Ｖに設定し、制御ゲート電極５に−１３Ｖのゲート電
圧Ｖcgを０．１秒印加し、ソース領域７に＋０．５Ｖの
ソース電圧Ｖs を印加することによりＦＮ電流により浮
遊ゲート電極３に蓄積していた電子を排除し（引き抜
き）、次に、制御ゲート電圧Ｖcgを０Ｖに設定し、ソー
ス領域７に＋０．５Ｖの電圧パルスＶs を０．５秒印加
する。この処置により浮遊ゲート電極３の電位とアバラ
ンシェによるホットキャリヤ注入量との間のフィードバ
ック機構が働き、各メモリセルの浮遊ゲート電極の電位
を収束する。この結果、データ消去後の制御ゲート電極
からみたしきい値電圧も一定値に収束し、そのバラツキ
を抑制する。
【００１９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性記憶装置のデータ消去方法においては
消去しきい値電圧のバラツキを抑制する手段としてアバ
ランシェ現象を用いるため、ソース領域やドレイン領域
がアバランシェ現象に伴うホットなキャリヤの注入によ
りダメージを受け、その結果これら領域と半導体基板間
の接合耐圧が低下するという問題がある。また、アバラ
ンシェ現象に伴いホットなキャリヤの注入はドレイン領
域とゲート絶縁膜の重なり領域においても注入されゲー
ト絶縁膜の劣化につながる。
た従来の不揮発性記憶装置のデータ消去方法においては
消去しきい値電圧のバラツキを抑制する手段としてアバ
ランシェ現象を用いるため、ソース領域やドレイン領域
がアバランシェ現象に伴うホットなキャリヤの注入によ
りダメージを受け、その結果これら領域と半導体基板間
の接合耐圧が低下するという問題がある。また、アバラ
ンシェ現象に伴いホットなキャリヤの注入はドレイン領
域とゲート絶縁膜の重なり領域においても注入されゲー
ト絶縁膜の劣化につながる。
【００２０】さらに、消去後のしきい値電圧をそろえる
際には、浮遊ゲート電極へ流れ込む電子に加え、アバラ
ンシェ現象を発生させるためのソース−ドレイン領域間
電流が必要であるため、消去しきい値電圧をそろえる処
理を行うことで、より多くの電力が消費されてしまう。
際には、浮遊ゲート電極へ流れ込む電子に加え、アバラ
ンシェ現象を発生させるためのソース−ドレイン領域間
電流が必要であるため、消去しきい値電圧をそろえる処
理を行うことで、より多くの電力が消費されてしまう。
【００２１】したがって本発明の目的は、複数の記憶素
子を電気的に同時に消去するに際し、ソースおよびドレ
イン領域やゲート絶縁膜に損傷を与えること無く、また
多くの電力を消費すること無く、複数の記憶素子間の消
去後のしきい値電圧のバラツキを抑制することができる
不揮発性記憶装置の制御方法を提供することにある。
子を電気的に同時に消去するに際し、ソースおよびドレ
イン領域やゲート絶縁膜に損傷を与えること無く、また
多くの電力を消費すること無く、複数の記憶素子間の消
去後のしきい値電圧のバラツキを抑制することができる
不揮発性記憶装置の制御方法を提供することにある。
【００２２】
【課題を解決するための手段】本発明の特徴は、半導体
基板に位置する第１導電型の不純物領域と、前記不純物
領域に形成された第２導電型のソースおよびドレイン領
域と、前記ソースおよびドレイン領域間の前記不純物領
域の部分からなるチャンネル領域と、前記チャンネル領
域上から前記ソースおよびドレイン領域の端部上にかけ
て形成された第１のゲート絶縁膜と、前記第１のゲート
絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲー
ト電極上に形成された第２のゲート絶縁膜と、前記第２
のゲート絶縁膜上に形成された制御ゲート電極とを各々
が有する複数の記憶素子の記憶内容をそれら記憶素子が
所定の消去しきい値電圧をもつように電気的に同時に消
去する方法において、前記ソース領域と前記制御ゲート
電極間に第１の電圧の電気パルスを印加して前記第１の
ゲート絶縁膜を流れる第１のＦｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍトンネル電流により前記複数の記憶素子を過剰に
消去し、これにより前記複数の記憶素子のしきい値電圧
の分布の中心値が前記所定の消去しきい値電圧値を通り
越した深い消去状態とし、しかる後、前記不純物領域と
前記制御ゲート電極間に第２の電圧の電気パルスを印加
して前記第１のゲート絶縁膜を前記第１のＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル電流とは逆方向に流れる第
２のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流によ
り、前記複数の記憶素子のしきい値電圧の分布の中心値
を前記所定の消去しきい値電圧値にあわせるようにした
不揮発性記憶装置の制御方法にある。
基板に位置する第１導電型の不純物領域と、前記不純物
領域に形成された第２導電型のソースおよびドレイン領
域と、前記ソースおよびドレイン領域間の前記不純物領
域の部分からなるチャンネル領域と、前記チャンネル領
域上から前記ソースおよびドレイン領域の端部上にかけ
て形成された第１のゲート絶縁膜と、前記第１のゲート
絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲー
ト電極上に形成された第２のゲート絶縁膜と、前記第２
のゲート絶縁膜上に形成された制御ゲート電極とを各々
が有する複数の記憶素子の記憶内容をそれら記憶素子が
所定の消去しきい値電圧をもつように電気的に同時に消
去する方法において、前記ソース領域と前記制御ゲート
電極間に第１の電圧の電気パルスを印加して前記第１の
ゲート絶縁膜を流れる第１のＦｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍトンネル電流により前記複数の記憶素子を過剰に
消去し、これにより前記複数の記憶素子のしきい値電圧
の分布の中心値が前記所定の消去しきい値電圧値を通り
越した深い消去状態とし、しかる後、前記不純物領域と
前記制御ゲート電極間に第２の電圧の電気パルスを印加
して前記第１のゲート絶縁膜を前記第１のＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル電流とは逆方向に流れる第
２のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流によ
り、前記複数の記憶素子のしきい値電圧の分布の中心値
を前記所定の消去しきい値電圧値にあわせるようにした
不揮発性記憶装置の制御方法にある。
【００２３】 本発明の他の特徴は、半導体基板に位置
するＰ型の不純物領域と、前記不純物領域に形成された
Ｎ型のソースおよびドレイン領域と、前記ソースおよび
ドレイン領域間の前記不純物領域の部分からなるチャン
ネル領域と、前記チャンネル領域上から前記ソースおよ
びドレイン領域の端部上にかけて形成された第１のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された浮
遊ゲート電極と、前記浮遊ゲート電極上に形成された第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された制御ゲート電極とを各々が有する複数の記憶素子
の記憶内容をそれら記憶素子が所定の消去しきい値電圧
をもつように電気的に同時に消去する方法において、前
記ソース領域に印加する電圧に対して負の電圧の電気パ
ルスを前記制御ゲート電極に印加し、これによるＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果で前記浮遊ゲー
ト電極から前記ソース領域に前記第１のゲート絶縁膜を
通して電子を放出する第１の消去ステップと、しかる
後、前記不純物領域に印加する電圧に対して正の電圧の
電気パルスを前記制御ゲート電極に印加し、これによる
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果で前記チ
ャンネル領域から前記浮遊ゲート電極に電子を戻す第２
の消去ステップとを有し、前記第１の消去ステップによ
り前記複数の記憶素子のしきい値電圧の分布の中心値を
前記所定の消去しきい値電圧の値より低くし、前記第２
の消去ステップにより前記複数の記憶素子のしきい値電
圧の分布の中心値を前記所定の消去しきい値電圧値にあ
わせるようにした不揮発性記憶装置の制御方法にある。
するＰ型の不純物領域と、前記不純物領域に形成された
Ｎ型のソースおよびドレイン領域と、前記ソースおよび
ドレイン領域間の前記不純物領域の部分からなるチャン
ネル領域と、前記チャンネル領域上から前記ソースおよ
びドレイン領域の端部上にかけて形成された第１のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された浮
遊ゲート電極と、前記浮遊ゲート電極上に形成された第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された制御ゲート電極とを各々が有する複数の記憶素子
の記憶内容をそれら記憶素子が所定の消去しきい値電圧
をもつように電気的に同時に消去する方法において、前
記ソース領域に印加する電圧に対して負の電圧の電気パ
ルスを前記制御ゲート電極に印加し、これによるＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果で前記浮遊ゲー
ト電極から前記ソース領域に前記第１のゲート絶縁膜を
通して電子を放出する第１の消去ステップと、しかる
後、前記不純物領域に印加する電圧に対して正の電圧の
電気パルスを前記制御ゲート電極に印加し、これによる
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果で前記チ
ャンネル領域から前記浮遊ゲート電極に電子を戻す第２
の消去ステップとを有し、前記第１の消去ステップによ
り前記複数の記憶素子のしきい値電圧の分布の中心値を
前記所定の消去しきい値電圧の値より低くし、前記第２
の消去ステップにより前記複数の記憶素子のしきい値電
圧の分布の中心値を前記所定の消去しきい値電圧値にあ
わせるようにした不揮発性記憶装置の制御方法にある。
【００２４】
【実施例】以下図面を参照して本発明を説明する。
【００２５】本発明の実施例における不揮発性記憶装置
は図１に示すように、単結晶シリコン基板２０の中央部
にメモリ回路部ＭＣが配置され、周辺部にＲＯＷ ＤＥ
ＣＯＤＥＲやＣＯＬＵＭＮ ＤＥＣＯＤＥＲを含む周辺
回路ＰＣが配置されている。メモリ回路部ＭＣにはＰウ
エル領域１１が形成され、この一つの大きな面積のＰ型
ウエル領域１１にビット単位のメモリセルをそれぞれ構
成する記憶素子としてＥＥＰＲＯＭ素子１０がマトリッ
クス状に配列形成されている。すなわち１個のＥＥＰＲ
ＯＭ素子で１個のメモリセルを構成して１ビットとなっ
ている。それぞれのＥＥＰＲＯＭ素子１０のソース領域
Ｓは周辺回路ＰＣから延在するソース線ＳＬに接続さ
れ、ドレイン領域Ｄは周辺回路ＰＣ内のＣＯＬＵＭＮ
ＤＥＣＯＤＥＲに結合しているビット線ＢＬに接続さ
れ、制御ゲート電極ＣＧは周辺回路ＰＣ内のＲＯＷ Ｄ
ＥＣＯＤＥＲに結合しているワード線ＷＬに接続されて
いる。また、Ｐ型ウエル領域１１は接続線２３により周
辺回路ＰＣに接続されている。
は図１に示すように、単結晶シリコン基板２０の中央部
にメモリ回路部ＭＣが配置され、周辺部にＲＯＷ ＤＥ
ＣＯＤＥＲやＣＯＬＵＭＮ ＤＥＣＯＤＥＲを含む周辺
回路ＰＣが配置されている。メモリ回路部ＭＣにはＰウ
エル領域１１が形成され、この一つの大きな面積のＰ型
ウエル領域１１にビット単位のメモリセルをそれぞれ構
成する記憶素子としてＥＥＰＲＯＭ素子１０がマトリッ
クス状に配列形成されている。すなわち１個のＥＥＰＲ
ＯＭ素子で１個のメモリセルを構成して１ビットとなっ
ている。それぞれのＥＥＰＲＯＭ素子１０のソース領域
Ｓは周辺回路ＰＣから延在するソース線ＳＬに接続さ
れ、ドレイン領域Ｄは周辺回路ＰＣ内のＣＯＬＵＭＮ
ＤＥＣＯＤＥＲに結合しているビット線ＢＬに接続さ
れ、制御ゲート電極ＣＧは周辺回路ＰＣ内のＲＯＷ Ｄ
ＥＣＯＤＥＲに結合しているワード線ＷＬに接続されて
いる。また、Ｐ型ウエル領域１１は接続線２３により周
辺回路ＰＣに接続されている。
【００２６】図２にＥＥＰＲＯＭ素子１０の断面を示
す。単結晶シリコン基板２０の主面２２から内部にＮ型
ウエル領域２１に取り囲まれたＰ型ウエル領域１１が形
成され、Ｎ型ウエル領域２１には例えば＋５ＶのＶcc電
圧が印加され両ウエル領域間のＰＮ接合は常に逆方向バ
イアスの状態となっている。Ｐ型ウエル領域１１内に主
面２２からＮ型ソース領域１７およびＮ型ドレイン領域
１６が形成され、その間のＰ型ウエル領域１１の部分が
チャンネル領域１８となる。チャンネル領域１８上から
Ｎ型ソースおよびドレイン領域の端部１９上にかけて膜
厚が８乃至１１ｎｍのシリコン酸化膜から成る第１のゲ
ート絶縁膜１２が形成され、その上に多結晶シリコンの
浮遊ゲート電極１３が形成され、その上にシリコン酸化
膜−シリコン窒化膜−シリコン酸化膜の複合膜からなる
膜厚１５乃至３０ｎｍの第２の絶縁膜１４が形成され、
その上に多結晶シリコンの制御ゲート電極１５が形成さ
れてスタックゲートを構成している。そして、ソース領
域１７にはソース線ＳＬからソース電圧Ｖs が印加さ
れ、ドレイン領域１６にはビット線ＢＬからドレイン電
圧Ｖcdが印加され、制御ゲート電極１５にはワード線Ｗ
Ｌからゲート電圧Ｖcgが印加される。また、Ｐ型ウエル
領域１１には接続線２３からウエルの電圧、すなわちＥ
ＥＰＲＯＭ素子からみての基板電圧Ｖsub が印加され
る。
す。単結晶シリコン基板２０の主面２２から内部にＮ型
ウエル領域２１に取り囲まれたＰ型ウエル領域１１が形
成され、Ｎ型ウエル領域２１には例えば＋５ＶのＶcc電
圧が印加され両ウエル領域間のＰＮ接合は常に逆方向バ
イアスの状態となっている。Ｐ型ウエル領域１１内に主
面２２からＮ型ソース領域１７およびＮ型ドレイン領域
１６が形成され、その間のＰ型ウエル領域１１の部分が
チャンネル領域１８となる。チャンネル領域１８上から
Ｎ型ソースおよびドレイン領域の端部１９上にかけて膜
厚が８乃至１１ｎｍのシリコン酸化膜から成る第１のゲ
ート絶縁膜１２が形成され、その上に多結晶シリコンの
浮遊ゲート電極１３が形成され、その上にシリコン酸化
膜−シリコン窒化膜−シリコン酸化膜の複合膜からなる
膜厚１５乃至３０ｎｍの第２の絶縁膜１４が形成され、
その上に多結晶シリコンの制御ゲート電極１５が形成さ
れてスタックゲートを構成している。そして、ソース領
域１７にはソース線ＳＬからソース電圧Ｖs が印加さ
れ、ドレイン領域１６にはビット線ＢＬからドレイン電
圧Ｖcdが印加され、制御ゲート電極１５にはワード線Ｗ
Ｌからゲート電圧Ｖcgが印加される。また、Ｐ型ウエル
領域１１には接続線２３からウエルの電圧、すなわちＥ
ＥＰＲＯＭ素子からみての基板電圧Ｖsub が印加され
る。
【００２７】本発明が対象としているフラッシュメモリ
では５１２バイト以上の単位、すなわち４０９６個以上
のＥＥＰＲＯＭ素子単位（メモリセル単位）で一括同時
に電気的に消去する。したがって例えば３２キロバイト
（２５６キロビット）のメモリセルを同時に消去する場
合には複数のソース線ＳＬに同一のＶs が印加され、複
数のビット線ＢＬに同一のＶd が印加され、複数のワー
ド線ＷＬに同一のＶcgが印加される。
では５１２バイト以上の単位、すなわち４０９６個以上
のＥＥＰＲＯＭ素子単位（メモリセル単位）で一括同時
に電気的に消去する。したがって例えば３２キロバイト
（２５６キロビット）のメモリセルを同時に消去する場
合には複数のソース線ＳＬに同一のＶs が印加され、複
数のビット線ＢＬに同一のＶd が印加され、複数のワー
ド線ＷＬに同一のＶcgが印加される。
【００２８】したがって図３に示す実施例の消去動作に
おける各電圧はそれぞれの線を通して複数のＥＥＰＲＯ
Ｍ素子に同時に印加される。
おける各電圧はそれぞれの線を通して複数のＥＥＰＲＯ
Ｍ素子に同時に印加される。
【００２９】例えば書き込まれてしきい値電圧が＋７Ｖ
となっているＥＥＰＲＯＭ素子群を含む多数のＥＥＰＲ
ＯＭ素子を一括消去して、チャンネル長、チャンネル幅
等の素子条件や回路条件から定められる消去後のしきい
値電圧、すなわち所定の消去しきい値電圧を＋１．３Ｖ
にする場合を実施例で説明する。
となっているＥＥＰＲＯＭ素子群を含む多数のＥＥＰＲ
ＯＭ素子を一括消去して、チャンネル長、チャンネル幅
等の素子条件や回路条件から定められる消去後のしきい
値電圧、すなわち所定の消去しきい値電圧を＋１．３Ｖ
にする場合を実施例で説明する。
【００３０】本発明の消去方法は図３に示すように、第
１および第２の消去ステップから構成される。
１および第２の消去ステップから構成される。
【００３１】まず第１の消去ステップにおいて、ドレイ
ン領域１６に印加するＶd を０Ｖ（接地電位）に設定
し、同様にＰ型ウエル領域１１に印加するＶsub も０Ｖ
に設定する。そして制御ゲート電極１５に−１４ＶのＶ
cgを、ソース領域１７に＋５ＶのＶs を０．１秒間印加
する。この電気パルスの期間、ソース領域１７に対し制
御ゲート電極１５は−１９ボルトの負電位となるから、
浮遊ゲート電極１３に蓄積していた電子はＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶
縁膜１２を流れるＦＮ電流となってソース領域１７に放
出される。本発明ではこの第１の消去ステップで第１の
ゲート絶縁膜１２を流れる第１のＦＮ電流により前記複
数の記憶素子を同時にかつ過剰に消去し浮遊ゲート電極
１３に正孔が蓄積され、これによりしきい値電圧の分布
の中心値が予め設定した所定の消去しきい値電圧値より
低い値となり、大部分の複数のＥＥＰＲＯＭ素子のしき
い値電圧が所定の消去しきい値電圧値より低い値とな
り、なかにはしきい値電圧が負となる素子も存在する。
ここで、過剰消去の状態について本実施例によれば、複
数のＥＥＰＲＯＭ素子のうち過剰消去後のしきい値電圧
の最も高い値を、最終的な消去しきい値電圧の許容最大
値より一時的に低く保つことを特徴とする。すなわち、
第１の消去ステップにより、所定しきい値電圧である＋
１．３Ｖを通り過ぎ、これより低い＋０．５Ｖに複数の
ＥＥＰＲＯＭ素子のしきい値電圧の分布の中心値がくる
ようにする。
ン領域１６に印加するＶd を０Ｖ（接地電位）に設定
し、同様にＰ型ウエル領域１１に印加するＶsub も０Ｖ
に設定する。そして制御ゲート電極１５に−１４ＶのＶ
cgを、ソース領域１７に＋５ＶのＶs を０．１秒間印加
する。この電気パルスの期間、ソース領域１７に対し制
御ゲート電極１５は−１９ボルトの負電位となるから、
浮遊ゲート電極１３に蓄積していた電子はＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶
縁膜１２を流れるＦＮ電流となってソース領域１７に放
出される。本発明ではこの第１の消去ステップで第１の
ゲート絶縁膜１２を流れる第１のＦＮ電流により前記複
数の記憶素子を同時にかつ過剰に消去し浮遊ゲート電極
１３に正孔が蓄積され、これによりしきい値電圧の分布
の中心値が予め設定した所定の消去しきい値電圧値より
低い値となり、大部分の複数のＥＥＰＲＯＭ素子のしき
い値電圧が所定の消去しきい値電圧値より低い値とな
り、なかにはしきい値電圧が負となる素子も存在する。
ここで、過剰消去の状態について本実施例によれば、複
数のＥＥＰＲＯＭ素子のうち過剰消去後のしきい値電圧
の最も高い値を、最終的な消去しきい値電圧の許容最大
値より一時的に低く保つことを特徴とする。すなわち、
第１の消去ステップにより、所定しきい値電圧である＋
１．３Ｖを通り過ぎ、これより低い＋０．５Ｖに複数の
ＥＥＰＲＯＭ素子のしきい値電圧の分布の中心値がくる
ようにする。
【００３２】次に第２の消去ステップを行なう。このス
テップにおいて、Ｖd およびＶsubを０Ｖに維持し、さ
らにソース電圧Ｖs も０Ｖに設定する。そして制御ゲー
ト電極１５に＋１４Ｖのゲート電圧Ｖcgを０．１秒間印
加する。この電気パルスの期間、０Ｖが印加されている
Ｐ型ウエル領域１１に対して制御ゲート電極１５は＋１
４ボルトの正電位となるからチャンネル領域１８から浮
遊ゲート電極１３に電子が、Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍトンネル効果により第１のゲート絶縁膜１２を流
れるＦＮ電流となって、所定の消去しきい値電圧（＋
１．３Ｖ）に分布の中心値がなるように戻される。そし
てこの第２の消去ステップにより複数のＥＥＰＲＯＭ素
子のしきい値電圧の所定の値を中心としたバラツキは抑
制され、第１の消去ステップ後のバラツキ幅より小にな
る。
テップにおいて、Ｖd およびＶsubを０Ｖに維持し、さ
らにソース電圧Ｖs も０Ｖに設定する。そして制御ゲー
ト電極１５に＋１４Ｖのゲート電圧Ｖcgを０．１秒間印
加する。この電気パルスの期間、０Ｖが印加されている
Ｐ型ウエル領域１１に対して制御ゲート電極１５は＋１
４ボルトの正電位となるからチャンネル領域１８から浮
遊ゲート電極１３に電子が、Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍトンネル効果により第１のゲート絶縁膜１２を流
れるＦＮ電流となって、所定の消去しきい値電圧（＋
１．３Ｖ）に分布の中心値がなるように戻される。そし
てこの第２の消去ステップにより複数のＥＥＰＲＯＭ素
子のしきい値電圧の所定の値を中心としたバラツキは抑
制され、第１の消去ステップ後のバラツキ幅より小にな
る。
【００３３】その理由を図４（Ａ），（Ｂ）のエネルギ
ーバンドダイアグラムを参照して説明する。まず、第２
の消去ステップにおいて制御ゲート電極１５に＋１４
Ｖ、０．１秒の電圧パルスを印加した直後は図４（Ａ）
に示すように、浮遊ゲート電極１３には正孔が蓄積して
いるので、浮遊ゲート電極１３のエネルギ−バンドは、
制御ゲート電極１５とチャンネル領域１８（Ｐ型ウエル
領域１１）との間に印加された１４Ｖの電圧を容量分割
することで決まるエネルギー準位からずれている。
ーバンドダイアグラムを参照して説明する。まず、第２
の消去ステップにおいて制御ゲート電極１５に＋１４
Ｖ、０．１秒の電圧パルスを印加した直後は図４（Ａ）
に示すように、浮遊ゲート電極１３には正孔が蓄積して
いるので、浮遊ゲート電極１３のエネルギ−バンドは、
制御ゲート電極１５とチャンネル領域１８（Ｐ型ウエル
領域１１）との間に印加された１４Ｖの電圧を容量分割
することで決まるエネルギー準位からずれている。
【００３４】この状態で、浮遊ゲート電極１３とチャン
ネル領域１８との間に第１のゲート絶縁膜１２を介して
ＦＮ電流が発生し、浮遊ゲート電極１３にチャンネル領
域１８から電子が注入される。この結果、浮遊ゲート電
極の電位は低下し、さらに浮遊ゲート電極の電位の低下
はＦＮ電流の減少、すなわち浮遊ゲート電極への注入量
を減少させるというフィードバック機構が浮遊ゲート電
極への電子注入量と浮遊ゲート電極の電位との間に形成
される。このフィードバック機構により、最終的には浮
遊ゲート電極１３のエネルギーバンドは、図４（Ｂ）に
示すように、浮遊ゲート電極へ電子が注入されなくなっ
た状態に落ち着く。この結果、浮遊ゲートの電位は一定
値に収束し、制御ゲート電極１５からみたしきい値電圧
も一定値に収束し、しきい値電圧のバラツキが抑制され
る。
ネル領域１８との間に第１のゲート絶縁膜１２を介して
ＦＮ電流が発生し、浮遊ゲート電極１３にチャンネル領
域１８から電子が注入される。この結果、浮遊ゲート電
極の電位は低下し、さらに浮遊ゲート電極の電位の低下
はＦＮ電流の減少、すなわち浮遊ゲート電極への注入量
を減少させるというフィードバック機構が浮遊ゲート電
極への電子注入量と浮遊ゲート電極の電位との間に形成
される。このフィードバック機構により、最終的には浮
遊ゲート電極１３のエネルギーバンドは、図４（Ｂ）に
示すように、浮遊ゲート電極へ電子が注入されなくなっ
た状態に落ち着く。この結果、浮遊ゲートの電位は一定
値に収束し、制御ゲート電極１５からみたしきい値電圧
も一定値に収束し、しきい値電圧のバラツキが抑制され
る。
【００３５】図５に本実施例における第１の消去ステッ
プ後のしきい値電圧の分布１００と第２の消去ステップ
後のしきい値電圧の分布２００とを示す。２５６キロビ
ットのメモリセルを構成する２５６ｋ個のＥＥＰＲＯＭ
素子を同時に電気的消去をした場合、第１の消去ステッ
プ後のしきい値電圧は分布曲線１００で示すように＋
０．５Ｖを中心に２Ｖ（±１Ｖ）のバラツキ幅Ｘで分布
しているが、正電圧を制御ゲート電極に印加して浮遊ゲ
ート電極に電子を戻す第２のステップ後のしきい値電圧
は分布曲線２００で示すように所定のしきい値電圧の＋
１．３Ｖを中心に０．９Ｖ（±０．４５Ｖ）に抑制され
たバラツキ幅Ｙで分布する消去しきい値電圧となる。
プ後のしきい値電圧の分布１００と第２の消去ステップ
後のしきい値電圧の分布２００とを示す。２５６キロビ
ットのメモリセルを構成する２５６ｋ個のＥＥＰＲＯＭ
素子を同時に電気的消去をした場合、第１の消去ステッ
プ後のしきい値電圧は分布曲線１００で示すように＋
０．５Ｖを中心に２Ｖ（±１Ｖ）のバラツキ幅Ｘで分布
しているが、正電圧を制御ゲート電極に印加して浮遊ゲ
ート電極に電子を戻す第２のステップ後のしきい値電圧
は分布曲線２００で示すように所定のしきい値電圧の＋
１．３Ｖを中心に０．９Ｖ（±０．４５Ｖ）に抑制され
たバラツキ幅Ｙで分布する消去しきい値電圧となる。
【００３６】次に図６を参照して本発明の消去動作の第
２の消去ステップについてさらにくわしく説明する。同
図において、横軸は第２の消去ステップを行う前のしき
い値電圧Ｖth1 を示し、縦軸は第２の消去ステップを行
った後のしきい値電圧Ｖth2を示している。例えば第２
の消去ステップ前のしきい値電圧Ｖth1 の範囲が図５の
分布曲線１００のように−０．５Ｖ乃至＋１．５Ｖの２
Ｖの幅Ｘの場合、制御ゲート電極に＋１４Ｖを０．１秒
印加する第２のステップによりしきい値電圧は、第２の
ステップ自体においてメモリセル間の偏差で生じる上限
曲線３１０と下限曲線３２０との間の領域に位置され
る。
２の消去ステップについてさらにくわしく説明する。同
図において、横軸は第２の消去ステップを行う前のしき
い値電圧Ｖth1 を示し、縦軸は第２の消去ステップを行
った後のしきい値電圧Ｖth2を示している。例えば第２
の消去ステップ前のしきい値電圧Ｖth1 の範囲が図５の
分布曲線１００のように−０．５Ｖ乃至＋１．５Ｖの２
Ｖの幅Ｘの場合、制御ゲート電極に＋１４Ｖを０．１秒
印加する第２のステップによりしきい値電圧は、第２の
ステップ自体においてメモリセル間の偏差で生じる上限
曲線３１０と下限曲線３２０との間の領域に位置され
る。
【００３７】すなわち、第２の消去ステップ前のしきい
値電圧が最大の＋１．５ＶのＥＥＰＲＯＭ素子の第２の
消去ステップ後のしきい値電圧はｓ点（＋１．７５Ｖ）
とｔ点（＋１．５Ｖ）の範囲内の値となり、一方第２の
消去ステップ前のしきい値電圧が最小の−０．５ＶのＥ
ＥＰＲＯＭ素子の第２の消去ステップ後のしきい値電圧
はｍ点（＋１．６Ｖ）とｎ点（＋０．８５Ｖ）の範囲内
の値となり、結局第２の消去ステップ後のしきい値電圧
Ｖth2 、すなわちフラッシュメモリの消去しきい値電圧
は＋０．８５Ｖ乃至＋１．７５Ｖの０．９Ｖの範囲Ｙに
抑制される。
値電圧が最大の＋１．５ＶのＥＥＰＲＯＭ素子の第２の
消去ステップ後のしきい値電圧はｓ点（＋１．７５Ｖ）
とｔ点（＋１．５Ｖ）の範囲内の値となり、一方第２の
消去ステップ前のしきい値電圧が最小の−０．５ＶのＥ
ＥＰＲＯＭ素子の第２の消去ステップ後のしきい値電圧
はｍ点（＋１．６Ｖ）とｎ点（＋０．８５Ｖ）の範囲内
の値となり、結局第２の消去ステップ後のしきい値電圧
Ｖth2 、すなわちフラッシュメモリの消去しきい値電圧
は＋０．８５Ｖ乃至＋１．７５Ｖの０．９Ｖの範囲Ｙに
抑制される。
【００３８】この実施例では第２の消去ステップで制御
ゲート電極に＋１４Ｖを０．１秒印加したが、浮遊ゲー
ト電極に戻される電子の総量が一定ならばよいわけで、
例えば電圧が＋１２Ｖの場合は１秒間印加し、電圧が＋
１６Ｖの場合は０．０１秒間印加することで同様の効果
が得られる。しかし印加する電圧が高すぎたり印加時間
が長すぎて過剰の電子量が浮遊ゲート電極に戻されると
曲線４００で示されるように所定のしきい値電圧より高
い値で収束し不都合な特性となる。この曲線４００でも
上限、下限曲線が存在するが、いずれにせよ所定の消去
しきい値電圧が得られないからこのような条件は用いな
い。逆に印加する電圧が低くすぎたり印加時間が短すぎ
て浮遊ゲート電極に戻される電子量が不足であると曲線
５００で示されるように負のしきい値電圧を有するメモ
リセルが存在することとなりやはり不都合である。
ゲート電極に＋１４Ｖを０．１秒印加したが、浮遊ゲー
ト電極に戻される電子の総量が一定ならばよいわけで、
例えば電圧が＋１２Ｖの場合は１秒間印加し、電圧が＋
１６Ｖの場合は０．０１秒間印加することで同様の効果
が得られる。しかし印加する電圧が高すぎたり印加時間
が長すぎて過剰の電子量が浮遊ゲート電極に戻されると
曲線４００で示されるように所定のしきい値電圧より高
い値で収束し不都合な特性となる。この曲線４００でも
上限、下限曲線が存在するが、いずれにせよ所定の消去
しきい値電圧が得られないからこのような条件は用いな
い。逆に印加する電圧が低くすぎたり印加時間が短すぎ
て浮遊ゲート電極に戻される電子量が不足であると曲線
５００で示されるように負のしきい値電圧を有するメモ
リセルが存在することとなりやはり不都合である。
【００３９】現実のフラッシュメモリにおいて、チャン
ネル領域に対して＋１２Ｖ乃至＋１６Ｖの範囲のゲート
電圧Ｖcgと０．０１秒乃至１秒の範囲の印加時間とを最
適に組み合せて、チャンネル長やチャンネル幅等の素子
条件や回路条件から定められる所定のしきい値電圧とな
るようにこの第２のステップにおいて電子を浮遊ゲート
電極に戻すのが好ましい。
ネル領域に対して＋１２Ｖ乃至＋１６Ｖの範囲のゲート
電圧Ｖcgと０．０１秒乃至１秒の範囲の印加時間とを最
適に組み合せて、チャンネル長やチャンネル幅等の素子
条件や回路条件から定められる所定のしきい値電圧とな
るようにこの第２のステップにおいて電子を浮遊ゲート
電極に戻すのが好ましい。
【００４０】図７は、図３の第２の消去ステップにおけ
る印加電圧を変更した場合を示すタイミングチャートで
ある。すなわちこの実施例では図３の第１の消去ステッ
プと同じ第１の消去ステップを行った後、この実施例の
第２の消去ステップとしてはドレイン電圧Ｖd およびソ
ース電圧Ｖs を０Ｖにするが、制御ゲート電極１５に＋
９Ｖのゲート電圧Ｖcgを０．１秒間印加しその間、Ｐ型
ウエル領域１１には接続線２３により周辺回路から−５
ＶのＶsub を印加する。この実施例でも０．１秒の電気
パルスの期間、チャンネル領域１８に対して制御ゲート
電極１５は＋１４Ｖの正電位となるからチャンネル領域
１８から浮遊ゲート電極１３に電子が、Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶縁
膜１２を流れるＦＮ電流となって、所定の消去しきい値
電圧となるように戻され、先の実施例と同様の効果が得
られる。またこの実施例ではＶsub を負電圧とした分だ
けＶcgの正電圧を低くすることができ装置の低電圧化が
実現できる。
る印加電圧を変更した場合を示すタイミングチャートで
ある。すなわちこの実施例では図３の第１の消去ステッ
プと同じ第１の消去ステップを行った後、この実施例の
第２の消去ステップとしてはドレイン電圧Ｖd およびソ
ース電圧Ｖs を０Ｖにするが、制御ゲート電極１５に＋
９Ｖのゲート電圧Ｖcgを０．１秒間印加しその間、Ｐ型
ウエル領域１１には接続線２３により周辺回路から−５
ＶのＶsub を印加する。この実施例でも０．１秒の電気
パルスの期間、チャンネル領域１８に対して制御ゲート
電極１５は＋１４Ｖの正電位となるからチャンネル領域
１８から浮遊ゲート電極１３に電子が、Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶縁
膜１２を流れるＦＮ電流となって、所定の消去しきい値
電圧となるように戻され、先の実施例と同様の効果が得
られる。またこの実施例ではＶsub を負電圧とした分だ
けＶcgの正電圧を低くすることができ装置の低電圧化が
実現できる。
【００４１】また上記実施例はＮチャンネルのＥＥＰＲ
ＯＭ素子について説明したが、ＰチャンネルのＥＥＰＲ
ＯＭ素子の場合は実施例のＰ型とＮ型とをたがいに置き
換え、電圧の極性を逆にすればよい。
ＯＭ素子について説明したが、ＰチャンネルのＥＥＰＲ
ＯＭ素子の場合は実施例のＰ型とＮ型とをたがいに置き
換え、電圧の極性を逆にすればよい。
【００４２】
【発明の効果】以上説明したように本発明によれば、複
数のメモリセルをそれぞれ構成するＥＥＰＲＯＭ素子を
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果によるＦ
Ｎ電流で一括して過剰に消去した後、やはりＦｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍトンネル効果によるＦＮ電流を用
いた浮遊ゲート電極への電子注入量と浮遊ゲ−ト電極の
電位との間のフィードバック機構を利用して一括して所
定のしきい値電圧に戻すようにしたので、フラッシュメ
モリにおいて消去しきい値電圧を所定の値にバラツキを
小にしてそろえることができる。
数のメモリセルをそれぞれ構成するＥＥＰＲＯＭ素子を
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果によるＦ
Ｎ電流で一括して過剰に消去した後、やはりＦｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍトンネル効果によるＦＮ電流を用
いた浮遊ゲート電極への電子注入量と浮遊ゲ−ト電極の
電位との間のフィードバック機構を利用して一括して所
定のしきい値電圧に戻すようにしたので、フラッシュメ
モリにおいて消去しきい値電圧を所定の値にバラツキを
小にしてそろえることができる。
【００４３】またこのバラツキを抑制して所定のしきい
値電圧とするステップに、アバランシェ現象に起因する
ホットキャリヤを用いないで、ＦＮ電流を用いたのでソ
ースおよびドレイン領域やゲート絶縁膜に損傷を与えて
接合耐圧を低下させたりリーク電流を増加させるような
不都合を生じることは無い。またこのステップで発生す
る電流はＦＮ電流として浮遊ゲート電極に流れ込む電子
のみであるから消費電力を低減することができる。
値電圧とするステップに、アバランシェ現象に起因する
ホットキャリヤを用いないで、ＦＮ電流を用いたのでソ
ースおよびドレイン領域やゲート絶縁膜に損傷を与えて
接合耐圧を低下させたりリーク電流を増加させるような
不都合を生じることは無い。またこのステップで発生す
る電流はＦＮ電流として浮遊ゲート電極に流れ込む電子
のみであるから消費電力を低減することができる。
【図１】本発明の実施例の不揮発性記憶装置の概略を示
す図である。
す図である。
【図２】本発明の実施例におけるメモリセルを構成する
記憶素子としてのＥＥＰＲＯＭ素子を示す断面図であ
る。
記憶素子としてのＥＥＰＲＯＭ素子を示す断面図であ
る。
【図３】本発明の実施例において各電極へそれぞれ印加
する電圧のタイミングチャートである。
する電圧のタイミングチャートである。
【図４】本発明の原理を説明するエネルギーバンド・ダ
イヤグラムである。
イヤグラムである。
【図５】本発明の実施例による消去後のしきい値電圧の
バラツキを示す図である。
バラツキを示す図である。
【図６】本発明の実施例におけるしきい値電圧の状態を
示す図である。
示す図である。
【図７】本発明の他の実施例において各電極へそれぞれ
印加する電圧のタイミングチャートである。
印加する電圧のタイミングチャートである。
【図８】従来技術のＥＥＰＲＯＭ素子を示す断面図であ
る。
る。
【図９】フラッシュメモリの従来技術による消去後のし
きい値電圧のバラツキを示す図である。
きい値電圧のバラツキを示す図である。
【図１０】フラッシュメモリにおいて、消去しきい値電
圧のバラツキを抑制する従来技術を説明する図である。
圧のバラツキを抑制する従来技術を説明する図である。
【図１１】図１０に示す従来技術において各電極へそれ
ぞれ印加する電圧のタイミングチャートである。
ぞれ印加する電圧のタイミングチャートである。
１ Ｐ型半導体基板 ２，１２ 第１のゲート絶縁膜 ３，１３ 浮遊ゲート電極 ４，１４ 第２のゲート絶縁膜 ５，１５ 制御ゲート電極 ６，１６ Ｎ型ドレイン領域 ７，１７ Ｎ型ソース領域 ８，１８ チャンネル領域 ９，１９ ソース、ドレイン領域の端部 １０ ＥＥＰＲＯＭ素子 １１ Ｐ型ウェル領域 ２０ シリコン基板 ２１ Ｎ型ウェル領域 ２２ 主面 ２３ 接続線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−153999（ＪＰ，Ａ) 特開 昭60−182173（ＪＰ，Ａ) 日経マイクロデバイス 1993年１月号 ｐ．64−65 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792
Claims (15)
- 【請求項１】 半導体基板に位置する第１導電型の不純
物領域と、前記不純物領域に形成された第２導電型のソ
ースおよびドレイン領域と、前記ソースおよびドレイン
領域間の前記不純物領域の部分からなるチャンネル領域
と、前記チャンネル領域上から前記ソースおよびドレイ
ン領域の端部上にかけて形成された第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に形成された浮遊ゲート
電極と、前記浮遊ゲート電極上に形成された第２のゲー
ト絶縁膜と、前記第２のゲート絶縁膜上に形成された制
御ゲート電極とを各々が有する複数の記憶素子の記憶内
容をそれら記憶素子が所定の消去しきい値電圧をもつよ
うに電気的に同時に消去する方法において、 前記ソース領域と前記制御ゲート電極間に第１の電圧の
電気パルスを印加して前記第１のゲート絶縁膜を流れる
第１のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流に
より前記複数の記憶素子を過剰に消去し、これにより前
記複数の記憶素子のしきい値電圧の分布の中心値が前記
所定の消去しきい値電圧値を通り越した深い消去状態と
し、しかる後、前記不純物領域と前記制御ゲート電極間
に第２の電圧の電気パルスを印加して前記第１のゲート
絶縁膜を前記第１のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍト
ンネル電流とは逆方向に流れる第２のＦｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍトンネル電流により、前記複数の記憶素
子のしきい値電圧の分布の中心値を前記所定の消去しき
い値電圧値にあわせるようにすることを特徴とする不揮
発性記憶装置の制御方法。 - 【請求項２】 前記第１導電型の不純物領域はＰ型ウェ
ル領域であり、前記第２導電型のソースおよびドレイン
領域はＮ型ソース領域およびＮ型ドレイン領域であり、
前記第１の電圧の印加により前記Ｎ型ソース領域に印加
される電圧に対して前記制御ゲート電極に負電圧が印加
されこれによる前記第１のＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍトンネル電流は前記浮遊ゲート電極から前記ソース
領域に放出される電子による電流であり、前記第２の電
圧の印加により前記不純物領域に印加される電圧に対し
て前記制御ゲート電極に正電圧が印加されこれによる前
記第２のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流
は前記チャンネル領域から前記浮遊ゲート電極に導入さ
れる電子による電流であることを特徴とする請求項１に
記載の不揮発性記憶装置の制御方法。 - 【請求項３】 前記第２の電圧の絶対値は前記第１の電
圧の絶対値より小であることを特徴とする請求項１もし
くは請求項２に記載の不揮発性記憶装置の制御方法。 - 【請求項４】 前記第２の電圧は１２ボルト乃至１６ボ
ルトであり、その印加時間は０．０１秒乃至１秒である
ことを特徴とする請求項２に記載の不揮発性記憶装置の
制御方法。 - 【請求項５】 前記半導体基板は単結晶シリコン基板で
あり、前記浮遊ゲート電極は多結晶シリコンから構成さ
れ、前記第１のゲート絶縁膜はシリコン酸化膜から構成
されていることを特徴とする請求項１もしくは請求項２
に記載の不揮発性記憶装置の制御方法。 - 【請求項６】 前記第１のゲート絶縁膜の膜厚は８ｎｍ
乃至１１ｎｍであることを特徴とする請求項５に記載の
不揮発性記憶装置の制御方法。 - 【請求項７】 前記第２の電圧を印加する際に、前記ソ
ースおよびドレイン領域に印加される電圧と同電圧を前
記不純物領域に印加することを特徴とする請求項２に記
載の不揮発性記憶装置の制御方法。 - 【請求項８】 前記第２の電圧を印加する際に、前記ソ
ースおよびドレイン領域に印加される電圧より負方向の
電圧を前記不純物領域に印加することを特徴とする請求
項２に記載の不揮発性記憶装置の制御方法。 - 【請求項９】 前記Ｐ型ウェル領域はＮ型領域により囲
まれており、前記Ｎ型領域は常に前記Ｐ型ウェル領域よ
り高い電位となっていることを特徴とする請求項２に記
載の不揮発性記憶装置の制御方法。 - 【請求項１０】 前記同時に消去される記憶素子の数は
５１２バイト以上であることを特徴とする請求項１もし
くは請求項２に記載の不揮発性記憶装置の制御方法。 - 【請求項１１】 半導体基板に位置するＰ型の不純物領
域と、前記不純物領域に形成されたＮ型のソースおよび
ドレイン領域と、前記ソースおよびドレイン領域間の前
記不純物領域の部分からなるチャンネル領域と、前記チ
ャンネル領域上から前記ソースおよびドレイン領域の端
部上にかけて形成された第１のゲート絶縁膜と、前記第
１のゲート絶縁膜上に形成された浮遊ゲート電極と、前
記浮遊ゲート電極上に形成された第２のゲート絶縁膜
と、前記第２のゲート絶縁膜上に形成された制御ゲート
電極とを各々が有する複数の記憶素子の記憶内容をそれ
ら記憶素子が所定の消去しきい値電圧をもつように電気
的に同時に消去する方法において、 前記ソース領域に印加する電圧に対して負の電圧の電気
パルスを前記制御ゲート電極に印加し、これによるＦｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果で前記浮遊ゲ
ート電極から前記ソース領域に前記第１のゲート絶縁膜
を通して電子を放出する第１の消去ステップと、 しかる後、前記不純物領域に印加する電圧に対して正の
電圧の電気パルスを前記制御ゲート電極に印加し、これ
によるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果で
前記チャンネル領域から前記浮遊ゲート電極に電子を戻
す第２の消去ステップとを有し、 前記第１の消去ステップにより前記複数の記憶素子のし
きい値電圧の分布の中心値を前記所定の消去しきい値電
圧の値より低くし、前記第２の消去ステップにより前記
複数の記憶素子のしきい値電圧の分布の中心値を前記所
定の消去しきい値電圧値にあわせるようにすることを特
徴とする不揮発性記憶装置の制御方法。 - 【請求項１２】 前記第２の消去ステップにおける正の
電圧の絶対値は前記第１の消去ステップにおける負の電
圧の絶対値より小であることを特徴とする請求項１１に
記載の不揮発性記憶装置の制御方法。 - 【請求項１３】 前記第２の消去ステップにおける正の
電圧は１２ボルト乃至１６ボルトであり、その印加時間
は０．０１秒乃至１秒であることを特徴とする請求項１
１に記載の不揮発性記憶装置の制御方法。 - 【請求項１４】 前記第２の消去ステップにおける正の
電圧を印加する際に、前記ソースおよびドレイン領域に
印加する電圧と同電圧を前記不純物領域に印加すること
を特徴とする請求項１１に記載の不揮発性記憶装置の制
御方法。 - 【請求項１５】 前記第２の消去ステップにおける正の
電圧を印加する際に、前記ソースおよびドレイン領域に
印加する電圧に対して負の電圧を前記不純物領域に印加
することを特徴とする請求項１１に記載の不揮発性記憶
装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220893A JP3230323B2 (ja) | 1993-03-22 | 1993-03-22 | 不揮発性記憶装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220893A JP3230323B2 (ja) | 1993-03-22 | 1993-03-22 | 不揮発性記憶装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275799A JPH06275799A (ja) | 1994-09-30 |
| JP3230323B2 true JP3230323B2 (ja) | 2001-11-19 |
Family
ID=13193497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6220893A Expired - Lifetime JP3230323B2 (ja) | 1993-03-22 | 1993-03-22 | 不揮発性記憶装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230323B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043884A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 |
| JP2007294082A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Ｎａｎｄ型不揮発性メモリのデータ消去方法 |
| US7710787B2 (en) * | 2006-04-11 | 2010-05-04 | Analog Devices, Inc. | Method of erasing an EEPROM device |
| JP2008262626A (ja) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | 不揮発性半導体メモリ |
-
1993
- 1993-03-22 JP JP6220893A patent/JP3230323B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデバイス １９９３年１月号 ｐ．６４−６５ |
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|---|---|
| JPH06275799A (ja) | 1994-09-30 |
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