KR20000043884A - 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 - Google Patents

스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 Download PDF

Info

Publication number
KR20000043884A
KR20000043884A KR1019980060322A KR19980060322A KR20000043884A KR 20000043884 A KR20000043884 A KR 20000043884A KR 1019980060322 A KR1019980060322 A KR 1019980060322A KR 19980060322 A KR19980060322 A KR 19980060322A KR 20000043884 A KR20000043884 A KR 20000043884A
Authority
KR
South Korea
Prior art keywords
voltage
gate
erase
drain
program
Prior art date
Application number
KR1019980060322A
Other languages
English (en)
Inventor
안병진
홍성훈
이희기
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980060322A priority Critical patent/KR20000043884A/ko
Publication of KR20000043884A publication Critical patent/KR20000043884A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
플래쉬 메모리 소자에서의 과소거 문제를 해결하여 셀 분포를 개선하므로써 고밀도를 추구하는 플래쉬 메모리 소자에 적용할 수 있도록 한다.
3. 발명의 해결 방법의 요지
본 발명에서는 프로그램 게이트에 인가되는 전압 펄스가 드레인에 인가되는 전압 펄스보다 소정의 시간 앞서 독출 모드 전압으로 전환된 상태에서 프로그램 게이트에 제 1 전압을 인가하고 드레인에 제 2 전압을 인가하여 F-N 터널링에 의해 상기 플로팅 게이트에 저장된 전자를 유출시키고, 프로그램 게이트에 인가되는 전압이 독출 모드 전압으로 변환된 후 소정 시간동안 유지되는 드레인에 인가된 제 2 전압에 의해 채널 핫 일렉트론이 발생시켜 소프트 프로그램을 실시하도록 하므로써 스플리트 게이트형 플래쉬 메모리 셀을 소거한다.

Description

스플리트 게이트형 플래쉬 메모리 셀의 소거 방법
본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 특히 스플리트 게이트형 플래쉬 메모리 셀에서 소거 펄스를 적절히 변화시키는 자기 제한 소거(self-limiting erase)를 통해 플래쉬 메모리 소자에서의 과소거 문제를 해결하여 셀 분포를 개선하므로써 고밀도를 추구하는 플래쉬 메모리 소자에 적용할 수 있는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법에 관한 것이다.
플래쉬 메모리 소자는 EPROM과 EEPROM의 고밀도(high density) 및 전기적인 소거(electrical erase) 특성을 혼합한 형태의 셀 구조를 가진다. 플래쉬 메모리 소자의 비휘발성(nonvolatility) 특성과 작은 셀 사이즈는 메모리 시장에서 저가격, 고밀도 고체 기억 소자(high density solid state storage device)의 급격한 발전을 가져오고 있다. 멀티미디어 시대의 도래는 이동식 컴퓨터(mobile computer), PDAs, 음성 기억(voice storage)과 디지털 카메라등 대용량 기억 응용(mass storage application) 분야의 발전으로 메모리 시장에서 차지하는 플래쉬 메모리 소자의 비중이 증대할 것으로 기대된다.
스플리트 게이트형 플래쉬 메모리 셀은 초기에 스택 게이트형 셀에서의 과소거(over erase) 문제를 극복하고 소오스측에서 프로그램되는 증대된 핫 일렉트론 인젝션(enhanced hot electron injection) 메카니즘을 이용하기 때문에 스택 게이트형 셀의 드레인측에서의 채널 핫 일렉트론 메카니즘에 비해 프로그램 효율(program efficiency)을 향상시켜 저전력 프로그래밍을 실현하기 위한 셀 구조가 주로 소개되었다.
그럼, 일반적인 스플리트 게이트형 플래쉬 메모리 셀을 도 1을 이용하여 설명한다. 도 1은 일반적인 스플리트 게이트형 플래쉬 메모리 셀의 단면도로서, 그 구조를 설명하면 다음과 같다.
반도체 기판(101) 상부의 선택된 영역에 터널 산화막(102), 플로팅 게이트(103), 유전체막(104), 프로그램 게이트(105) 및 산화막(106)이 순차적으로 형성되어 스택 게이트 구조가 형성된다. 불순물 이온 주입 공정에 의해 반도체 기판(101)상의 선택된 영역에 소오스 및 드레인 영역(107a 및 107b)이 형성된 후 스택 게이트 구조의 일측벽 및 산화막(106) 상부에서 드레인 영역(107b)이 형성된 반도체 기판(101)이 덮히도록 스페이서 절연막(108)이 형성된다. 저농도의 불순물 이온 주입 공정에 의해 스페이서 절연막(108)과 소오스 영역(107a) 사이의 반도체 기판(101)상에 저농도 불순물 주입 영역(109)이 형성된다. 소오스 영역(107a)과 저농도 불순물 영역(109)이 형성된 반도체 기판(101) 상부에 셀렉트 게이트 산화막(110)이 형성되고 그 상부에 셀렉트 게이트(111)가 형성된다.
상기와 같은 구조를 갖는 스플리트 게이트형 플래쉬 메모리 셀은 구조상으로는 스택 셀과 증가형 트랜지스터(enhancement transistor)를 합해 놓은 병합 셀(merged cell) 형태로 구성된다. 그러나 스택 셀에 비해 셀렉트 채널을 구성하는 별도의 지역으로 인하여 셀 사이즈가 커져 소자를 축소시키는데 한계가 있기 때문에 고밀도 측면에서의 단점을 가진다.
도 2(a) 및 도 2(b)는 스플리트 게이트형 플래쉬 메모리 셀의 소거 조건을 도시한 셀의 개략도 및 이때의 에너지 밴드이다.
소거 동작을 실시하기 위해 셀렉트 게이트에 접지 전압(0V), 프로그램 게이트에 -12V, 드레인에 5V를 인가하고, 소오스를 플로팅시킨 상태에서 셀렉트 채널을 오프(off)시킨다. 이러한 바이어스를 인가하여 드레인과 플로팅 게이트 사이의 수직 전자장(vertically electric field)에 의한 F-N 터널링 메카니즘에 의해 소거를 실시하는 방식에서는 전위차(potential difference)가 높은 얇은 터널 산화막과 고농도의 드레인 접합부 오버랩 영역에서의 밴드투밴드 터널링(band to band tunneling; BTBT)에 의한 전자-정공 짝(electron-hole pair)이 발생한다. 발생된 정공은 기판으로 흐르는 과정에서 드레인 접합부에서 형성된 높은 래터럴 필드(lateral field)에 의해 에너지를 받아 2차 핫 홀(secondary hot holes)이 발생되어 게이트 산화막에 트랩되거나 플로팅 게이트로 넘어가 흔히 빠른 소거로 불리는 과소거 현상이 발생된다.
또한 제조 공정상의 결함이나 터널 가장자리 산화(tunnel edge oxidation)등의 원인으로 셀간의 소거 정도가 달라지며 터널링에 의한 자기 제한이 되지 않아 셀 분포가 나빠지는 문제점을 안고 있다.
상기와 같이 플래쉬 메모리 소자는 채널 핫 일렉트론(channel hot electron) 메카니즘을 이용하여 플로팅 게이트에 전자를 저장하는 프로그램 방식과 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 메카니즘에 의해 저장된 전자를 빼내는 소거 방식이 일반적인 동작 원리로 사용된다. F-N 터널링 메카니즘에 의한 프로그램/소거 방식에서는 터널링에 의해 자기 제한(self-limit)이 되지 않아 발생하는 과소거가 셀의 분포(distribution)를 나빠지게 하는 것이 주된 문제점이다. 이러한 문제를 해결하기 위해 소거 동작시 검증 회로를 사용하여 과소거 문제를 극복하는 연구가 있어 왔다. 그러나, 이는 부가적인 회로가 추가되고 소거 시간이 증가하는 등의 문제를 초래하여 고밀도 및 고성능(high performance)을 추구하는 기술 경향(technology trend)에 부응하기 힘들다.
차세대 플래쉬 메모리 소자를 구현하기 위해 빠른 검증, 과소거 문제 해결 및 소자 축소에 따른 셀 분포 개선등을 위한 여러 가지 기술이 소개되고 있다. 과소거에 의한 소거 분포 문제를 해결하기 위해 소거 동작시 검증 회로를 사용하는 소거 알고리즘이 소개되었다. 그러나 이는 셀 분포를 개선하기 위해 어레이내의 모든 셀을 프리 프로그램(pre program)한 후 원하는 소거 문턱 전압(erase threshold voltage)이 될 때까지 계속해서 소거와 검증을 반복하게 되어 소거 효율을 떨어뜨리게 된다. 또한 이미 목적한 문턱 전압에 도달된 정상적인 셀조차도 계속되는 검증 및 소거 펄스로 인해 과소거된다. 따라서 소거 후 소거 검증을 위한 부가적인 회로가 추가되고 소거 시간 증가 등의 문제를 초래하면서 고밀도, 고성능을 추구하는 기술 성향에 부응하지 못한다.
한편, 소거 후 별도의 프로그램 펄스를 발생시켜 과소거 후 소프트 프로그래밍(soft programing)하는 자기 수렴(self convergence) 방식이 제안되었다. 이러한 소거 알고리즘에서는 소거 동작시 네가티브 차지 펌프 회로 뿐만 아니라 포지티브 차지 펌프 회로를 동시에 구동시켜야 한다. 이는 내부 클럭에 의해 구동되는 주변 회로 블록에서 부가적인 전류가 발생하여 전력 손실 측면에서 결점을 갖는다.
따라서, 본 발명은 스플리트 게이트형 플래쉬 메모리 셀에서 소거 펄스를 적절히 변화시키는 자기 제한 소거(self-limiting erase)를 통해 플래쉬 메모리 소자에서의 과소거 문제를 해결하여 셀 분포를 개선하므로써 고밀도를 추구하는 플래쉬 메모리 소자에 적용할 수 있는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 플로팅 게이트, 프로그램 게이트, 셀렉트 게이트, 소오스 및 드레인의 기본 구성을 갖는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법에 있어서, 상기 프로그램 게이트에 인가되는 전압 펄스가 상기 드레인에 인가되는 전압 펄스보다 소정의 시간 앞서 독출 모드 전압으로 전환된 상태에서 상기 프로그램 게이트에 제 1 전압을 인가하고, 상기 드레인에 제 2 전압을 인가하여 F-N 터널링에 의해 상기 플로팅 게이트에 저장된 전자를 유출시키는 단계와, 상기 프로그램 게이트에 인가되는 전압이 제 1 전압에서 독출 모드 전압으로 변환된 후 소정 시간동안 유지되는 드레인에 인가된 제 2 전압에 의해 채널 핫 일렉트론이 발생시켜 소프트 프로그램을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 일반적인 스플리트 게이트형 플래쉬 메모리 셀의 단면도.
도 2(a) 및 도 2(b)는 일반적인 스플리트 게이트형 플래쉬 메모리 셀의 소거 조건을 도시한 셀의 개략도 및 에너지 밴드.
도 3(a) 및 도 3(b)는 종래의 소거 방법 및 본 발명에 따른 소거 방법을 설명하기 위한 흐름도.
도 4는 본 발명에 따른 소거 방법에 이용되는 소거 펄스의 타이밍도.
도 5는 본 발명에 따른 소거 펄스를 인가하여 소거를 실시할 경우의 조건을 설명하기 위한 스플리트 게이트형 플래쉬 메모리 셀의 개략도.
도 6은 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법에 의한 소거 특성 곡선.
도 7은 여러개의 다른 초기 문턱 전압 셀에 대하여 본 발명에 따른 소거 방법을 적용한 경우의 소거 특성 곡선.
도 8은 종래의 소거 방법과 본 발명에 따른 소거 방법에 의한 소거 문턱 전압 분포를 도시한 그래프.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 플로팅 게이트 104 : 유전체막
105 : 프로그램 게이트 106 : 산화막
107a : 소오스 영역 107b : 드레인 영역
108 : 스페이서 절연막 109 : 저농도 불순물 주입 영역
110 : 셀렉트 게이트 산화막 111 : 셀렉트 게이트
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 및 도 3(b)는 종래의 소거 방법 및 본 발명에 따른 소거 방법을 비교하기 위한 흐름도이다.
도 3(a)에 도시된 바와 같이 종래의 소거 방법은 셀의 과소거에 의한 셀 분포를 개선하기 위해 모든 셀을 프리 프로그램(21)한 후 F-N 터널링에 의한 블록 소거(22) 및 검증(23) 과정을 반복하여 블록내의 모든 셀을 검증하면서 소거를 완료한다.
이러한 과정에서 정상적인 셀의 대부분은 초기 소거 과정에서 목적한 문턱 전압에 도달하게 된다. 그러나 공정상의 여러 가지 문제로 인해 생기는 비정상 셀이 발견될 경우 소거와 검증 과정을 계속하게 된다. 이러한 과정에서 소거가 블록 단위로 이루어지기 때문에 이미 목적한 문턱 전압에 도달했던 인접한 정상 셀들도 계속되는 소거 펄스로 인해 과소거된다. 검증과 소거 과정에서 발생하게 되는 정상 셀의 과소거 문제는 터널 산화막에 오버 스트레스(over stress)로 작용하여 프로그램/소거 순환 내성(program/erase cycling endurance) 특성, 즉 신뢰성의 악화를 가져온다.
이러한 과소거 문제를 해결하기 위해 도 3(b)에 도시된 바와 같은 본 발명에 따른 소거 방법은 기존의 소거 펄스를 적절히 변화시킨 비대칭 펄스(skew pulse)를 이용하여 소거를 실시하므로써(31) 소거 문턱 전압을 자기 제한하여 별도의 프리 프로그램과 소거 및 검증 순서가 필요없는 새로운 소거 펄스 패턴을 제시한다.
도 4는 본 발명에 따른 소거 펄스의 타이밍도이다.
드레인 펄스에 비해 약 100msec 가량 먼저 프로그램 게이트 전압이 독출 모드 전압(베이스 레벨)으로 전환되는 형태를 가진다. 따라서 소거는 2단계로 나뉘어 진행된다. 제 1 단계에서 -12V의 프로그램 게이트 전압, 5V의 드레인 전압에 의해 일반적인 F-N 터널링 소거로 플로팅 게이트에 저장된 전자가 터널 산화막을 통해 빠져 나가게 된다.
이러한 과정에서 플로팅 게이트 전하(Qfg)가 작아지면 셀의 플로팅 게이트 전위는 점점 높아지게 된다. 결국 셀이 과소거되면 플로팅 게이트 전하는 포지티브값을 가지게 되어 플로팅 게이트 전위는 점점 올라간다. 이때, 제 2 단계로 프로그램 게이트 전압 펄스가 -12V에서 독출 모드 전압으로 변환되면 그 이후 약 100msec동안 유지되는 드레인 전압(5.0V)에 의해 채널 핫 일렉트론이 발생하고 구성된 버티컬 필드의 도움으로 플로팅 게이트로 소프트 프로그램이 이루어진다. 이때의 셀의 개략도를 도 5에 도시하였다.
약 2.0∼3.0V 가량의 낮은 프로그램 전압에서도 소프트 프로그램이 가능한 이유는 앞서 언급된 바와 같은 스플리트 게이트형 플래쉬 메모리 셀의 프로그램 효율, 과소거된 셀에서 상대적으로 높아진 플로팅 게이트 전위와 약 5.0V의 드레인 전압에 의한 채널 필드 때문이다.
도 6은 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법에 의한 소거 특성 곡선으로, 소거 펄스 폭과 소거 문턱 전압의 관계를 도시한 것이다. 이때의 소거 조건으로는 프로그램 게이트에 -12V, 드레인에 5V, 셀렉트 게이트에 2V, 소오스에 0V를 인가한다.
도시된 바와 같이 독출 모드의 콘트롤 게이트 전압을 나타내는 베이스 레벨에 의해 소거 문턱 전압이 일정한 값으로 자기 수렴되는 것을 볼 수 있다. 즉 수렴 문턱 전압은 콘트롤 게이트 펄스의 베이스 레벨에 따라 결정되는 것을 알 수 있다. 이를 프로그램 메카니즘으로 해석하면 채널 핫 일렉트론이 플로팅 게이트에 저장될 수록 플로팅 게이트 전위는 점점 떨어지며, 그로 인해 버티컬 필드가 낮아지면서 결국 버티컬 필드 극성(vertical field polarity)이 반전되게 된다. 채널 핫 일렉트론이 플로팅 게이트에 저장되기 위해서 넘어야 하는 효율적인 산화막 장벽이 점점 높아지게 되면서 프로그래밍은 거의 일어나지 않게 된다. 따라서 정성적인 관점에서 해석하면 스플리트 게이트형 플래쉬 메모리 셀에서의 프로그램은 버티컬 필드 극성의 반전이 일어나는 시점에서 거의 멈추게 되는 문턱 전압 포화(threshold voltage saturation)가 일어난다.
도 7은 여러개의 다른 초기 문턱 전압의 셀에 대하여 본 발명에 따른 소거 방법에 의한 소거 특성 곡선을 도시한 것이다.
본 실험에서는 프로그램 게이트 노드의 펄스 베이스 레벨을 2.0V 조건으로 측정하였다. 실험 결과 100msec 이상의 소거 펄스에서 소거 문턱 전압은 약 -2.0V로 수렴되는 것을 볼 수 있다. 이러한 결과는 일정 시간 이상의 펄스 폭에서는 셀의 초기 문턱 전압에 무관하게 프로그램 게이트 노드에서의 베이스 레벨 값에 의해 소거 문턱 전압은 일정한 값으로 수렴되는 것을 보이고 있다. 이는 콘트롤 게이트 펄스에 의한 제 1 단계에서의 소거 후 제 2 단계에서의 소프트 프로그래밍에 의해 셀 문턱 전압이 제한되기 때문이다.
도 8은 기존의 소거 방법과 본 발명에 따른 소거 방법에 의한 소거 문턱 전압 분포를 도시한 그래프이다. 측정된 셀은 어레이 형태로 약 1000개의 셀을 오토 프로빙(auto probing)하여 각각의 소거 문턱 전압을 측정한 값이다. 도시된 바와 같이 베이스 레벨이 2.0V에서의 셀 분포를 비교하면 소거 문턱 전압의 평균 값은 약 -2.2V로 기존의 소거 방법과 거의 비슷하다. 그러나 과소거 셀로 표현되는 약 1% 가량의 곡선 꼬리를 보면 과소거 셀의 수가 뚜렷이 줄어드는 것을 볼 수 있다. 즉 베이스 레벨의 영향으로 과소거된 셀은 상대적으로 높은 플로팅 게이트 전위에 의해 소프트 프로그램된 결과이다. 한편 베이스 레벨이 3.0V에서는 평균 소거 문턱 전압은 약 0.5V 증가된 -1.6V이며, 곡선 꼬리가 없어져 과소거된 셀들이 모두 소프트 프로그램되어 셀 분포의 개선을 확인할 수 있다.
상술한 바와 같이 본 발명에 의하면 스플리트 게이트형 플래쉬 메모리 셀을 소거할 때 소거 펄스를 적절히 변화시키는 자기 제한 소거 방식으로 별도의 검증 동작없이 과소거 문제를 해결하므로써 향후 저전압 플래쉬 메모리 소자에서 빠른 검증으로 높은 소거 수율을 확보할 수 있다. 또한 소거 동작시 원하는 문턱 전압에서 소거가 멈추게 되는 자기 수렴 특성으로 개선된 셀 분포를 실현할 수 있다.
이러한 자기 수렴 소거 개념은 향후 고성능, 낮은 공급 전압, 멀티레벨 플래쉬 메모리등의 중요 기술로 사용할 수 있다. 또한 셀 분포를 개선하고 저전압 플래쉬 메모리에서 높은 소거 수율을 확보할 수 있어 멀티레벨 셀등에 활용할 수 있다.

Claims (4)

  1. 플로팅 게이트, 프로그램 게이트, 셀렉트 게이트, 소오스 및 드레인의 기본 구성을 갖는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법에 있어서,
    상기 프로그램 게이트에 인가되는 전압 펄스가 상기 드레인에 인가되는 전압 펄스보다 소정의 시간 앞서 독출 모드 전압으로 전환된 상태에서 상기 프로그램 게이트에 제 1 전압을 인가하고, 상기 드레인에 제 2 전압을 인가하여 F-N 터널링에 의해 상기 플로팅 게이트에 저장된 전자를 유출시키는 단계와,
    상기 프로그램 게이트에 인가되는 전압이 제 1 전압에서 독출 모드 전압으로 변환된 후 소정 시간동안 유지되는 드레인에 인가된 제 2 전압에 의해 채널 핫 일렉트론이 발생시켜 소프트 프로그램을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법.
  2. 제 1 항에 있어서, 상기 프로그램 게이트에 인가되는 전압 펄스가 상기 드레인에 인가되는 전압 펄스보다 100msec 앞서 독출 모드 전압으로 전환되는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법.
  3. 제 1 항에 있어서, 상기 프로그램 게이트에 인가되는 제 1 전압은 약 -12V이고, 상기 드레인에 인가되는 제 2 전압은 5V인 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법.
  4. 제 1 항에 있어서, 상기 드레인에 인가된 제 2 전압은 상기 프로그램 게이트에 인가되는 전압이 제 1 전압에서 독출 모드 전압으로 변환된 후 100msec 동안 유지되는 것을 특징으로 하는 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법.
KR1019980060322A 1998-12-29 1998-12-29 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 KR20000043884A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980060322A KR20000043884A (ko) 1998-12-29 1998-12-29 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980060322A KR20000043884A (ko) 1998-12-29 1998-12-29 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법

Publications (1)

Publication Number Publication Date
KR20000043884A true KR20000043884A (ko) 2000-07-15

Family

ID=19567140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980060322A KR20000043884A (ko) 1998-12-29 1998-12-29 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법

Country Status (1)

Country Link
KR (1) KR20000043884A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476889B1 (ko) * 2002-04-04 2005-03-17 삼성전자주식회사 플래쉬메모리의 워드라인디코더
KR100713997B1 (ko) * 2002-07-18 2007-05-04 주식회사 하이닉스반도체 반도체 소자의 프로그램 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235368A (ja) * 1992-02-19 1993-09-10 Nec Corp データ消去方法
JPH06151785A (ja) * 1992-10-30 1994-05-31 Nec Corp 不揮発性半導体記憶装置のデータ消去方法
JPH06275799A (ja) * 1993-03-22 1994-09-30 Nec Corp 不揮発性記憶装置の制御方法
US5751636A (en) * 1991-06-27 1998-05-12 Kabushiki Kaisha Toshiba Semiconductor memory device having data erasing mechanism

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751636A (en) * 1991-06-27 1998-05-12 Kabushiki Kaisha Toshiba Semiconductor memory device having data erasing mechanism
JPH05235368A (ja) * 1992-02-19 1993-09-10 Nec Corp データ消去方法
JPH06151785A (ja) * 1992-10-30 1994-05-31 Nec Corp 不揮発性半導体記憶装置のデータ消去方法
JPH06275799A (ja) * 1993-03-22 1994-09-30 Nec Corp 不揮発性記憶装置の制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476889B1 (ko) * 2002-04-04 2005-03-17 삼성전자주식회사 플래쉬메모리의 워드라인디코더
KR100713997B1 (ko) * 2002-07-18 2007-05-04 주식회사 하이닉스반도체 반도체 소자의 프로그램 방법

Similar Documents

Publication Publication Date Title
US7190614B2 (en) Operation scheme for programming charge trapping non-volatile memory
US6847556B2 (en) Method for operating NOR type flash memory device including SONOS cells
US7382654B2 (en) Trapping storage flash memory cell structure with inversion source and drain regions
US7492636B2 (en) Methods for conducting double-side-biasing operations of NAND memory arrays
US7944749B2 (en) Method of low voltage programming of non-volatile memory cells
KR20060120078A (ko) 게이트 유발 접합 누설 전류를 사용하는 플래시 메모리프로그래밍
JP3856694B2 (ja) フラッシュメモリ素子及びその消去方法
TW476144B (en) Non-volatile memory
US5576991A (en) Multistepped threshold convergence for a flash memory array
KR100558004B1 (ko) 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법
JP3914340B2 (ja) フラッシュメモリ装置
US6646914B1 (en) Flash memory array architecture having staggered metal lines
CN1226782C (zh) 非易失性存储器元件的操作方法
US6760270B2 (en) Erase of a non-volatile memory
US6934190B1 (en) Ramp source hot-hole programming for trap based non-volatile memory devices
US6049484A (en) Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase
US7852680B2 (en) Operating method of multi-level memory cell
US5867426A (en) Method of programming a flash memory cell
JP2005197737A (ja) 不揮発性メモリー素子
KR20000043884A (ko) 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법
JPH1065029A (ja) 不揮発性メモリセルの電気的消去方法
US7554851B2 (en) Reset method of non-volatile memory
US6768683B1 (en) Low column leakage flash memory array
US7345925B2 (en) Soft erasing methods for nonvolatile memory cells
US7092297B1 (en) Method for pulse erase in dual bit memory devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application