JPH10302491A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10302491A JPH10302491A JP11240797A JP11240797A JPH10302491A JP H10302491 A JPH10302491 A JP H10302491A JP 11240797 A JP11240797 A JP 11240797A JP 11240797 A JP11240797 A JP 11240797A JP H10302491 A JPH10302491 A JP H10302491A
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Abstract
(57)【要約】
【課題】デコーダ回路のレイアウト面積を小さくできる
不揮発性半導体記憶装置を実現する。 【解決手段】隣接する２行のメモリストリングに対応し
て、アドレス信号を受けて動作モードに応じたレベルの
選択信号を生成するメインローデコーダ１２０，１２２
と、２行のメモリストリングに存するメモリトランジス
タに接続された対応するワード線を動作モードに応じて
設定された共通の駆動電圧供給線に接続し、各行のメモ
リストリングの選択トランジスタＳＴ０および選択トラ
ンジスタＳＴ１のゲート電極を動作モードに設定される
異なる駆動電圧供給線にそれぞれ接続する転送ゲート群
１３０Ａ，１３２Ａと、各メモリストリングの選択トラ
ンジスタＳＴ１が接続されたソース線ＳＬ０，ＳＬ２を
動作モードに応じて所定電位に保持するソース線駆動回
路１４０，１４２とを設ける。
不揮発性半導体記憶装置を実現する。 【解決手段】隣接する２行のメモリストリングに対応し
て、アドレス信号を受けて動作モードに応じたレベルの
選択信号を生成するメインローデコーダ１２０，１２２
と、２行のメモリストリングに存するメモリトランジス
タに接続された対応するワード線を動作モードに応じて
設定された共通の駆動電圧供給線に接続し、各行のメモ
リストリングの選択トランジスタＳＴ０および選択トラ
ンジスタＳＴ１のゲート電極を動作モードに設定される
異なる駆動電圧供給線にそれぞれ接続する転送ゲート群
１３０Ａ，１３２Ａと、各メモリストリングの選択トラ
ンジスタＳＴ１が接続されたソース線ＳＬ０，ＳＬ２を
動作モードに応じて所定電位に保持するソース線駆動回
路１４０，１４２とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリストリング
が選択用スイッチを介してビット線およびソース線に接
続されるＮＡＮＤ型フラッシュメモリ等の不揮発性半導
体記憶装置に関するものである。
が選択用スイッチを介してビット線およびソース線に接
続されるＮＡＮＤ型フラッシュメモリ等の不揮発性半導
体記憶装置に関するものである。
【０００２】
【従来の技術】ＮＡＮＤ型フラッシュメモリでは、複数
個のメモリトランジスタを直列に接続してメモリストリ
ングを構成し、２個のメモリストリングで１個のビット
コンタクトおよびソース線を共有することにより、高集
積化が実現されている。
個のメモリトランジスタを直列に接続してメモリストリ
ングを構成し、２個のメモリストリングで１個のビット
コンタクトおよびソース線を共有することにより、高集
積化が実現されている。
【０００３】一般的なＮＡＮＤ型フラッシュメモリにお
いて、消去動作は、選択されたメモリストリングが接続
された全ワード線に０Ｖ、非選択のメモリストリングが
接続された全ワード線およびメモリアレイの基板に高電
圧（２０Ｖ）を印加する。その結果、選択メモリストリ
ングのメモリトランジスタのみフローティングゲートか
ら基板に電子が引き抜かれる。その結果、メモリトラン
ジスタのしきい値電圧は負方向にシフトして、たとえば
−３Ｖになる。
いて、消去動作は、選択されたメモリストリングが接続
された全ワード線に０Ｖ、非選択のメモリストリングが
接続された全ワード線およびメモリアレイの基板に高電
圧（２０Ｖ）を印加する。その結果、選択メモリストリ
ングのメモリトランジスタのみフローティングゲートか
ら基板に電子が引き抜かれる。その結果、メモリトラン
ジスタのしきい値電圧は負方向にシフトして、たとえば
−３Ｖになる。
【０００４】また、データの書き込み動作は、選択する
ワード線に接続されたメモリトランジスタ一括に、いわ
ゆるページ単位で行われる。具体的には、選択するワー
ド線に高電圧（たとえば１８Ｖ）を、書き込むべき（０
データ）メモリトランジスタが接続されたビット線に０
Ｖ、書き込みを禁止すべき（１データ）メモリトランジ
スタが接続されたビット線に中間電圧（たとえば８Ｖ）
を印加する。その結果、書き込むべき選択メモリトラン
ジスタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトとして、たとえば２Ｖ程度になる。
ワード線に接続されたメモリトランジスタ一括に、いわ
ゆるページ単位で行われる。具体的には、選択するワー
ド線に高電圧（たとえば１８Ｖ）を、書き込むべき（０
データ）メモリトランジスタが接続されたビット線に０
Ｖ、書き込みを禁止すべき（１データ）メモリトランジ
スタが接続されたビット線に中間電圧（たとえば８Ｖ）
を印加する。その結果、書き込むべき選択メモリトラン
ジスタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトとして、たとえば２Ｖ程度になる。
【０００５】このようなＮＡＮＤ型フラッシュメモリに
おいては、データの書き込みおよび消去ともＦＮ(Fowle
r Nordheim) トンネル電流により行うため、動作電流を
チップ内昇圧回路から供給することが比較的容易であ
り、単一電源で動作させやすいという利点がある。さら
に、ページ単位で、つまり選択するワード線に接続され
たメモリトランジスタ一括にデータの書き込みが行われ
るため、書き込み速度の点で優位である。
おいては、データの書き込みおよび消去ともＦＮ(Fowle
r Nordheim) トンネル電流により行うため、動作電流を
チップ内昇圧回路から供給することが比較的容易であ
り、単一電源で動作させやすいという利点がある。さら
に、ページ単位で、つまり選択するワード線に接続され
たメモリトランジスタ一括にデータの書き込みが行われ
るため、書き込み速度の点で優位である。
【０００６】ところが、上述したＮＡＮＤ型フラッシュ
メモリの書き込み動作は、ページ単位で行われるため、
書き込みを禁止すべきメモリトランジスタが接続された
全てのビット線に対して中間電圧（たとえば８Ｖ）を印
加する必要がある。ページ単位でのビット線本数は、通
常５１２バイト、つまりおよそ４０００本にもなるた
め、上記中間電圧を発生する昇圧回路の負荷が大きい。
また、書き込み動作においては、書き込み対象のメモリ
トランジスタのしきい値電圧を制御する必要から、複数
回の書き込み・ベリファイ動作を繰り返し行うため、各
書き込み動作毎に、書き込み禁止ビット線を中間電圧に
充電する必要がある。
メモリの書き込み動作は、ページ単位で行われるため、
書き込みを禁止すべきメモリトランジスタが接続された
全てのビット線に対して中間電圧（たとえば８Ｖ）を印
加する必要がある。ページ単位でのビット線本数は、通
常５１２バイト、つまりおよそ４０００本にもなるた
め、上記中間電圧を発生する昇圧回路の負荷が大きい。
また、書き込み動作においては、書き込み対象のメモリ
トランジスタのしきい値電圧を制御する必要から、複数
回の書き込み・ベリファイ動作を繰り返し行うため、各
書き込み動作毎に、書き込み禁止ビット線を中間電圧に
充電する必要がある。
【０００７】このため、書き込み・ベイファイ回数が多
くなると、実質的な書き込み時間より、むしろ書き込み
・ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、高速書き込みが困難となる。
また、各ビット線毎に設けられたページデータをラッチ
するためのデータラッチ回路は、中間電圧を扱うため高
耐圧仕様とする必要があり、必然的にサイズが大きくな
る。その結果、各ビット線毎のデータラッチ回路のレイ
アウトが困難となる。
くなると、実質的な書き込み時間より、むしろ書き込み
・ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、高速書き込みが困難となる。
また、各ビット線毎に設けられたページデータをラッチ
するためのデータラッチ回路は、中間電圧を扱うため高
耐圧仕様とする必要があり、必然的にサイズが大きくな
る。その結果、各ビット線毎のデータラッチ回路のレイ
アウトが困難となる。
【０００８】そこで、低電圧での単一電源動作に適し、
高速書き込みを可能とし、しかも各ビット線毎のデータ
ラッチ回路のレイアウトを容易とするＮＡＮＤ型フラッ
シュメモリの新しい書き込み方式が提案されている（文
献：IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30,N
O.11,NOVEMBER 1995 p1152 〜p1153 における記述、お
よびFig5〜Fig6 参照）。
高速書き込みを可能とし、しかも各ビット線毎のデータ
ラッチ回路のレイアウトを容易とするＮＡＮＤ型フラッ
シュメモリの新しい書き込み方式が提案されている（文
献：IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30,N
O.11,NOVEMBER 1995 p1152 〜p1153 における記述、お
よびFig5〜Fig6 参照）。
【０００９】この書き込み方式は、書き込みを禁止すべ
きメモリトランジスタが接続されたメモリストリングを
フローティング状態として、そのメモリストリングのチ
ャネル部電圧を、主として非選択ワード線に印加される
パス電圧（たとえば１０Ｖ）との容量カップリングによ
り自動的に昇圧する。この自動昇圧動作は、セルフブー
スト動作と呼ばれる。
きメモリトランジスタが接続されたメモリストリングを
フローティング状態として、そのメモリストリングのチ
ャネル部電圧を、主として非選択ワード線に印加される
パス電圧（たとえば１０Ｖ）との容量カップリングによ
り自動的に昇圧する。この自動昇圧動作は、セルフブー
スト動作と呼ばれる。
【００１０】図３は、セルフブースト動作を実現したＮ
ＡＮＤ型フラッシュメモリの構成例を示す回路図であ
る。このＮＡＮＤ型フラッシュメモリ１０は、メモリア
レイ１１およびデコーダ回路１２により構成されてい
る。
ＡＮＤ型フラッシュメモリの構成例を示す回路図であ
る。このＮＡＮＤ型フラッシュメモリ１０は、メモリア
レイ１１およびデコーダ回路１２により構成されてい
る。
【００１１】メモリアレイ１１は、直列に接続された８
個のメモリトランジスタＭ０〜Ｍ７およびその両端に直
列に接続された２個の選択トランジスタＳＴ０，ＳＴ１
により構成されたメモリストリングＳＴＲＧ００，ＳＴ
ＲＧ０１，ＳＴＲＧ１０，ＳＴＲＧ１１，ＳＴＲＧ２
０，ＳＴＲＧ２１，・・がマトリクス状に配置されてい
る。
個のメモリトランジスタＭ０〜Ｍ７およびその両端に直
列に接続された２個の選択トランジスタＳＴ０，ＳＴ１
により構成されたメモリストリングＳＴＲＧ００，ＳＴ
ＲＧ０１，ＳＴＲＧ１０，ＳＴＲＧ１１，ＳＴＲＧ２
０，ＳＴＲＧ２１，・・がマトリクス状に配置されてい
る。
【００１２】メモリストリングＳＴＲＧ００，ＳＴＲＧ
１０のメモリトランジスタＭ０のドレインに接続された
選択トランジスタＳＴ０が共通のコンタクトを通してビ
ット線ＢＬ０に接続され、メモリトランジスタＳＴＲＧ
０１，ＳＴＲＧ１１のメモリトランジスタＭ０のドレイ
ンに接続された選択トランジスタＳＴ０が共通のコンタ
クトを通してビット線ＢＬ１に接続されている。また、
各メモリストリングＳＴＲＧ００〜１１のメモリトラン
ジスタＭ７が接続された選択トランジスタＳＴ１が共通
のソース線ＳＲＬに接続されている。
１０のメモリトランジスタＭ０のドレインに接続された
選択トランジスタＳＴ０が共通のコンタクトを通してビ
ット線ＢＬ０に接続され、メモリトランジスタＳＴＲＧ
０１，ＳＴＲＧ１１のメモリトランジスタＭ０のドレイ
ンに接続された選択トランジスタＳＴ０が共通のコンタ
クトを通してビット線ＢＬ１に接続されている。また、
各メモリストリングＳＴＲＧ００〜１１のメモリトラン
ジスタＭ７が接続された選択トランジスタＳＴ１が共通
のソース線ＳＲＬに接続されている。
【００１３】また、同一行に配置されたメモリストリン
グＳＴＲＧ００，ＳＴＲＧ０１のメモリトランジスタの
ゲート電極が共通のワード線ＷＬ００〜ＷＬ０７に接続
され、選択トランジスタＳＴ０のゲート電極が共通の選
択ゲート線ＤＳＧ０に接続され、選択トランジスタＳＴ
１のゲート電極が共通の選択ゲート線ＳＳＧ０に接続さ
れている。また、同一行に配置されたメモリストリング
ＳＴＲＧ１０，ＳＴＲＧ１１のメモリトランジスタのゲ
ート電極が共通のワード線ＷＬ１０〜ＷＬ１７に接続さ
れ、選択トランジスタＳＴ０のゲート電極が共通の選択
ゲート線ＤＳＧＯ１接続され、選択トランジスタＳＴ１
のゲート電極が共通の選択ゲート線ＳＳＧ１に接続され
ている。
グＳＴＲＧ００，ＳＴＲＧ０１のメモリトランジスタの
ゲート電極が共通のワード線ＷＬ００〜ＷＬ０７に接続
され、選択トランジスタＳＴ０のゲート電極が共通の選
択ゲート線ＤＳＧ０に接続され、選択トランジスタＳＴ
１のゲート電極が共通の選択ゲート線ＳＳＧ０に接続さ
れている。また、同一行に配置されたメモリストリング
ＳＴＲＧ１０，ＳＴＲＧ１１のメモリトランジスタのゲ
ート電極が共通のワード線ＷＬ１０〜ＷＬ１７に接続さ
れ、選択トランジスタＳＴ０のゲート電極が共通の選択
ゲート線ＤＳＧＯ１接続され、選択トランジスタＳＴ１
のゲート電極が共通の選択ゲート線ＳＳＧ１に接続され
ている。
【００１４】デコーダ回路１２は、メインローデコーダ
１２０，１２１，１２２，・・、各メインローデコーダ
１２０，１２１，１２２，・・、により導通状態が制御
される転送ゲート群１３０，１３１，１３２，・・、図
示しないサブデコーダから供給されるワード線および選
択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ７，ＶＤ
ＳＧ，ＶＳＳＧ、並びに各メインローデコーダ１２０，
１２１，１２２，・・、に接続されたプログラム電圧供
給線Ｖｐｇｍにより構成されている。
１２０，１２１，１２２，・・、各メインローデコーダ
１２０，１２１，１２２，・・、により導通状態が制御
される転送ゲート群１３０，１３１，１３２，・・、図
示しないサブデコーダから供給されるワード線および選
択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ７，ＶＤ
ＳＧ，ＶＳＳＧ、並びに各メインローデコーダ１２０，
１２１，１２２，・・、に接続されたプログラム電圧供
給線Ｖｐｇｍにより構成されている。
【００１５】転送ゲート群１３０は、転送ゲートＴＷ０
０〜ＴＷ０７，ＴＤ０およびＴＳ０により構成されてい
る。具体的には、各転送ゲートＴＷ００〜ＴＷ０７は、
それぞれメインローデコーダ１２０の出力信号ＢＳＥＬ
０に応じてワード線ＷＬ００〜ＷＬ０７と駆動電圧供給
線ＶＣＧ０〜ＶＣＧ７とを作動的に接続し、転送ゲート
ＴＤ０，ＴＳ０は同じくメインローデコーダ１２０の出
力信号ＢＳＥＬ０に応じて選択ゲート線ＤＳＧ０，ＳＳ
Ｇ０と駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に
接続する。
０〜ＴＷ０７，ＴＤ０およびＴＳ０により構成されてい
る。具体的には、各転送ゲートＴＷ００〜ＴＷ０７は、
それぞれメインローデコーダ１２０の出力信号ＢＳＥＬ
０に応じてワード線ＷＬ００〜ＷＬ０７と駆動電圧供給
線ＶＣＧ０〜ＶＣＧ７とを作動的に接続し、転送ゲート
ＴＤ０，ＴＳ０は同じくメインローデコーダ１２０の出
力信号ＢＳＥＬ０に応じて選択ゲート線ＤＳＧ０，ＳＳ
Ｇ０と駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に
接続する。
【００１６】転送ゲート群１３１は、転送ゲートＴＷ１
０〜ＴＷ１７，ＴＤ１およびＴＳ１により構成されてい
る。具体的には、各転送ゲートＴＷ１０〜ＴＷ１７は、
それぞれメインローデコーダ１２１の出力信号ＢＳＥＬ
１に応じてワード線ＷＬ１０〜ＷＬ１７と駆動電圧供給
線ＶＣＧ０〜ＶＣＧ７とを作動的に接続し、転送ゲート
ＴＤ１，ＴＳ１は同じくメインローデコーダ１２１の出
力信号ＢＳＥＬ１に応じて選択ゲート線ＤＳＧ１，ＳＳ
Ｇ１と駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に
接続する。
０〜ＴＷ１７，ＴＤ１およびＴＳ１により構成されてい
る。具体的には、各転送ゲートＴＷ１０〜ＴＷ１７は、
それぞれメインローデコーダ１２１の出力信号ＢＳＥＬ
１に応じてワード線ＷＬ１０〜ＷＬ１７と駆動電圧供給
線ＶＣＧ０〜ＶＣＧ７とを作動的に接続し、転送ゲート
ＴＤ１，ＴＳ１は同じくメインローデコーダ１２１の出
力信号ＢＳＥＬ１に応じて選択ゲート線ＤＳＧ１，ＳＳ
Ｇ１と駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に
接続する。
【００１７】また、各ローデコーダ１２０，１２１，１
２２は、同様に、３入力ＮＡＮＤ回路ＮＡ１，インバー
タＩＮＶ１，２入力ＮＡＮＤ回路ＮＡ２，デプレッショ
ン型ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ
１，エンハンスメント型トランジスタＮＴ２，ＮＴ３、
およびＭＯＳのソース・ドレインを結合してなるキャパ
シタＣ１により構成されている。
２２は、同様に、３入力ＮＡＮＤ回路ＮＡ１，インバー
タＩＮＶ１，２入力ＮＡＮＤ回路ＮＡ２，デプレッショ
ン型ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ
１，エンハンスメント型トランジスタＮＴ２，ＮＴ３、
およびＭＯＳのソース・ドレインを結合してなるキャパ
シタＣ１により構成されている。
【００１８】このような構成において、１行目のメモリ
ストリングＳＴＲＧ００，ＳＴＲＧ０１のメモリトラン
ジスタＭ３のデータの読み出し、およびメモリトランジ
スタＭ３へのデータの書き込みは以下のように行われ
る。
ストリングＳＴＲＧ００，ＳＴＲＧ０１のメモリトラン
ジスタＭ３のデータの読み出し、およびメモリトランジ
スタＭ３へのデータの書き込みは以下のように行われ
る。
【００１９】読み出し時には、図示しないサブデコーダ
により駆動電圧供給線ＶＣＧ３に接地電圧ＧＮＤ（０
Ｖ）が供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ２，
ＶＣＧ４〜ＶＣＧ７および駆動電圧供給線ＶＤＳＧ，Ｖ
ＳＳＧにＰ５Ｖ（たとえば４．５Ｖ）が供給され、プロ
グラム電圧供給線ＶｐｇｍにＰ５Ｖが供給され、ソース
線ＳＲＬに接地電圧０Ｖが供給される。そして、メイン
ローデコーダ１２０にのみアクティブのアドレス信号Ａ
ＤＥＣ００〜ＡＤＥＣ２０が入力されて、メインローデ
コーダ１２１の出力信号ＢＳＥＬ０がＰ５Ｖ＋αのレベ
ルで出力され、他のメインローデコーダ１２１，１２２
の出力信号ＢＳＥＬ１，ＢＳＥＬ２は接地電圧ＧＮＤレ
ベルに保持される。これにより、転送ゲート群１３０の
転送ゲートＴＷ００〜ＴＷ０７，ＴＤ０およびＴＳ０が
導通状態となり、他の転送ゲート群１３１，１３２の転
送ゲートＴＷ１０〜ＴＷ１７、ＴＷ２０〜ＴＷ２７、Ｔ
Ｄ１，ＴＳ１およびＴＤ２，ＴＳ２が非導通状態に保持
される。その結果、メモリストリングＳＴＲＧ００，Ｓ
ＴＲＧ０１の選択トランジスタＳＴ０，ＳＴ１が導通状
態になり、ビット線ＢＬ０，ＢＬ１にデータが読み出さ
れる。
により駆動電圧供給線ＶＣＧ３に接地電圧ＧＮＤ（０
Ｖ）が供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ２，
ＶＣＧ４〜ＶＣＧ７および駆動電圧供給線ＶＤＳＧ，Ｖ
ＳＳＧにＰ５Ｖ（たとえば４．５Ｖ）が供給され、プロ
グラム電圧供給線ＶｐｇｍにＰ５Ｖが供給され、ソース
線ＳＲＬに接地電圧０Ｖが供給される。そして、メイン
ローデコーダ１２０にのみアクティブのアドレス信号Ａ
ＤＥＣ００〜ＡＤＥＣ２０が入力されて、メインローデ
コーダ１２１の出力信号ＢＳＥＬ０がＰ５Ｖ＋αのレベ
ルで出力され、他のメインローデコーダ１２１，１２２
の出力信号ＢＳＥＬ１，ＢＳＥＬ２は接地電圧ＧＮＤレ
ベルに保持される。これにより、転送ゲート群１３０の
転送ゲートＴＷ００〜ＴＷ０７，ＴＤ０およびＴＳ０が
導通状態となり、他の転送ゲート群１３１，１３２の転
送ゲートＴＷ１０〜ＴＷ１７、ＴＷ２０〜ＴＷ２７、Ｔ
Ｄ１，ＴＳ１およびＴＤ２，ＴＳ２が非導通状態に保持
される。その結果、メモリストリングＳＴＲＧ００，Ｓ
ＴＲＧ０１の選択トランジスタＳＴ０，ＳＴ１が導通状
態になり、ビット線ＢＬ０，ＢＬ１にデータが読み出さ
れる。
【００２０】書き込み時には、図示しないサブデコーダ
により選択された駆動電圧供給線ＶＣＧ３に高電圧、た
とえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０〜Ｖ
ＣＧ２，ＶＣＧ４〜ＶＣＧ７に中間電圧（たとえば１０
Ｖ）、駆動電圧供給線ＶＤＳＧの電源電圧ＶCC（たとえ
ば３．３Ｖ）、駆動電圧供給線ＶＳＳＧに接地電圧ＧＮ
Ｄが供給され、プログラム電圧供給線Ｖｐｇｍにたとえ
ば２０Ｖが供給される。また、書き込みを行うべきメモ
リトランジスタＭ３を有するメモリストリングＳＴＲＧ
００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書
き込みを禁止すべきメモリトランジスタＭ３を有するメ
モリストリングＳＴＲＧ０１が接続されたビット線ＢＬ
１に電源電圧ＶCCが印加される。そして、メインローデ
コーダ１２０にのみアクティブのアドレス信号ＡＤＥＣ
００〜ＡＤＥＣ２０が入力されて、メインローデコーダ
１２０の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出
力され、他のメインローデコーダ１２０，１２２の出力
信号ＢＳＥＬ１，ＢＳＥＬ２は接地電圧ＧＮＤレベルで
出力される。これにより、転送ゲート群１３０の転送ゲ
ートＴＷ００〜ＴＷ０７，ＴＤ０およびＴＳ０が導通状
態となり、他の転送ゲート群１３１，１３２の転送ゲー
トＴＷ１０〜ＴＷ１７、ＴＷ２０〜ＴＷ２７、ＴＤ１，
ＴＳ１およびＴＤ２，ＴＳ２が非導通状態に保持され
る。その結果、選択ワード線ＷＬ０３に書き込み電圧２
０Ｖが、非選択のワード線ＷＬ００〜ＷＬ０２，ＷＬ０
４〜ＷＬ０７にパス電圧（中間電圧）Ｖｐａｓｓ（たと
えば１０Ｖ）が印加される。
により選択された駆動電圧供給線ＶＣＧ３に高電圧、た
とえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０〜Ｖ
ＣＧ２，ＶＣＧ４〜ＶＣＧ７に中間電圧（たとえば１０
Ｖ）、駆動電圧供給線ＶＤＳＧの電源電圧ＶCC（たとえ
ば３．３Ｖ）、駆動電圧供給線ＶＳＳＧに接地電圧ＧＮ
Ｄが供給され、プログラム電圧供給線Ｖｐｇｍにたとえ
ば２０Ｖが供給される。また、書き込みを行うべきメモ
リトランジスタＭ３を有するメモリストリングＳＴＲＧ
００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書
き込みを禁止すべきメモリトランジスタＭ３を有するメ
モリストリングＳＴＲＧ０１が接続されたビット線ＢＬ
１に電源電圧ＶCCが印加される。そして、メインローデ
コーダ１２０にのみアクティブのアドレス信号ＡＤＥＣ
００〜ＡＤＥＣ２０が入力されて、メインローデコーダ
１２０の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出
力され、他のメインローデコーダ１２０，１２２の出力
信号ＢＳＥＬ１，ＢＳＥＬ２は接地電圧ＧＮＤレベルで
出力される。これにより、転送ゲート群１３０の転送ゲ
ートＴＷ００〜ＴＷ０７，ＴＤ０およびＴＳ０が導通状
態となり、他の転送ゲート群１３１，１３２の転送ゲー
トＴＷ１０〜ＴＷ１７、ＴＷ２０〜ＴＷ２７、ＴＤ１，
ＴＳ１およびＴＤ２，ＴＳ２が非導通状態に保持され
る。その結果、選択ワード線ＷＬ０３に書き込み電圧２
０Ｖが、非選択のワード線ＷＬ００〜ＷＬ０２，ＷＬ０
４〜ＷＬ０７にパス電圧（中間電圧）Ｖｐａｓｓ（たと
えば１０Ｖ）が印加される。
【００２１】これにより、メモリストリングＳＴＲＧ０
１の選択トランジスタＳＴ０がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングＳＴＲＧ０１のチャネル部はフローテ
ィング状態となる。その結果、これらのチャネル部の電
位は、主として非選択ワード線に印加されるパス電圧Ｖ
ｐａｓｓとのキャパシタカップリングによりブーストさ
れ、書き込み禁止電圧まで上昇し、メモリストリングＳ
ＴＲＧ０１のメモリトランジスタＭ３へのデータ書き込
みが禁止される。一方、書き込みをすべきメモリトラン
ジスタが接続されたメモリストリングＳＴＲＧ００のチ
ャネル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワ
ード線ＷＬ０３に印加された書き込み電圧２０Ｖとの電
位差により、メモリトランジスタＭ３へのデータの書き
込みがなされ、しきい値電圧が正方向にシフトして、た
とえば消去状態の−３Ｖから２Ｖ程度になる。
１の選択トランジスタＳＴ０がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングＳＴＲＧ０１のチャネル部はフローテ
ィング状態となる。その結果、これらのチャネル部の電
位は、主として非選択ワード線に印加されるパス電圧Ｖ
ｐａｓｓとのキャパシタカップリングによりブーストさ
れ、書き込み禁止電圧まで上昇し、メモリストリングＳ
ＴＲＧ０１のメモリトランジスタＭ３へのデータ書き込
みが禁止される。一方、書き込みをすべきメモリトラン
ジスタが接続されたメモリストリングＳＴＲＧ００のチ
ャネル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワ
ード線ＷＬ０３に印加された書き込み電圧２０Ｖとの電
位差により、メモリトランジスタＭ３へのデータの書き
込みがなされ、しきい値電圧が正方向にシフトして、た
とえば消去状態の−３Ｖから２Ｖ程度になる。
【００２２】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリでは、デザインルール等の制
約から、メインローデコーダ１２０〜１２２はストリン
グピッチに収める必要があるが、ワード線のピッチは、
デザインルールの微細化に伴って小さくなっていること
から、デコーダのレイアウトの横方向の長さが長くな
り、結果的にデコーダ回路のサイズが大きくなるという
不利益がある。
ＡＮＤ型フラッシュメモリでは、デザインルール等の制
約から、メインローデコーダ１２０〜１２２はストリン
グピッチに収める必要があるが、ワード線のピッチは、
デザインルールの微細化に伴って小さくなっていること
から、デコーダのレイアウトの横方向の長さが長くな
り、結果的にデコーダ回路のサイズが大きくなるという
不利益がある。
【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、デコーダ回路のレイアウト面積
を小さくできる不揮発性半導体記憶装置を提供すること
にある。
のであり、その目的は、デコーダ回路のレイアウト面積
を小さくできる不揮発性半導体記憶装置を提供すること
にある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリトランジスタが複数個接続され、
その一端および他端にはゲート電圧に応じて導通状態が
制御される第１の選択トランジスタおよび第２の選択ト
ランジスタが接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリトランジスタの制御ゲー
トが共通のワード線に接続され、同一列のメモリストリ
ングの第１の選択トランジスタが共通のビット線に接続
されてなる不揮発性半導体記憶装置であって、同一行の
メモリストリングにおける上記第２の選択トランジスタ
は共通のソース線に接続され、少なくとも２行のメモリ
ストリングに対応して一つ設けられ、アドレス指定に基
づいて当該２行のメモリストリングに存するメモリトラ
ンジスタに接続された対応するワード線に動作モードに
応じて共通の駆動電圧を印加し、各行のメモリストリン
グの第１の選択トランジスタおよび第２の選択トランジ
スタの導通制御を動作モードに応じて個別に行い、か
つ、各メモリストリングの第２の選択トランジスタが接
続されたソース線を動作モードに応じて所定電位に保持
するデコーダ回路を有する。
め、本発明は、メモリトランジスタが複数個接続され、
その一端および他端にはゲート電圧に応じて導通状態が
制御される第１の選択トランジスタおよび第２の選択ト
ランジスタが接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリトランジスタの制御ゲー
トが共通のワード線に接続され、同一列のメモリストリ
ングの第１の選択トランジスタが共通のビット線に接続
されてなる不揮発性半導体記憶装置であって、同一行の
メモリストリングにおける上記第２の選択トランジスタ
は共通のソース線に接続され、少なくとも２行のメモリ
ストリングに対応して一つ設けられ、アドレス指定に基
づいて当該２行のメモリストリングに存するメモリトラ
ンジスタに接続された対応するワード線に動作モードに
応じて共通の駆動電圧を印加し、各行のメモリストリン
グの第１の選択トランジスタおよび第２の選択トランジ
スタの導通制御を動作モードに応じて個別に行い、か
つ、各メモリストリングの第２の選択トランジスタが接
続されたソース線を動作モードに応じて所定電位に保持
するデコーダ回路を有する。
【００２５】また、本発明では、上記デコーダ回路は、
アドレス信号を受けて動作モードに応じたレベルの選択
信号を生成するメインローデコーダと、上記メインロー
デコーダの選択信号により、上記２行のメモリストリン
グに存するメモリトランジスタに接続された対応するワ
ード線を動作モードに応じて設定された共通のワード線
用駆動電圧供給線に接続し、かつ各行のメモリストリン
グの第１の選択トランジスタおよび第２の選択トランジ
スタのゲート電極を動作モードに設定される異なる選択
ゲート用駆動電圧供給線にそれぞれ接続する転送ゲート
群と、各メモリストリングの第２の選択トランジスタが
接続されたソース線を動作モードに応じて所定電位に保
持するソース線駆動回路とを有する。
アドレス信号を受けて動作モードに応じたレベルの選択
信号を生成するメインローデコーダと、上記メインロー
デコーダの選択信号により、上記２行のメモリストリン
グに存するメモリトランジスタに接続された対応するワ
ード線を動作モードに応じて設定された共通のワード線
用駆動電圧供給線に接続し、かつ各行のメモリストリン
グの第１の選択トランジスタおよび第２の選択トランジ
スタのゲート電極を動作モードに設定される異なる選択
ゲート用駆動電圧供給線にそれぞれ接続する転送ゲート
群と、各メモリストリングの第２の選択トランジスタが
接続されたソース線を動作モードに応じて所定電位に保
持するソース線駆動回路とを有する。
【００２６】また、上記デコーダ回路は、読み出し時に
は、選択されたメモリトランジスタが存する行における
メモリストリングの第１および第２の選択トランジスタ
を導通状態に保持し、非選択の行におけるメモリストリ
ングの第１および第２の選択トランジスタを非導通状態
に保持し、かつ少なくとも選択されたメモリストリング
の第２の選択トランジスタが接続されたソース線を基準
電位に保持する。
は、選択されたメモリトランジスタが存する行における
メモリストリングの第１および第２の選択トランジスタ
を導通状態に保持し、非選択の行におけるメモリストリ
ングの第１および第２の選択トランジスタを非導通状態
に保持し、かつ少なくとも選択されたメモリストリング
の第２の選択トランジスタが接続されたソース線を基準
電位に保持する。
【００２７】また、上記デコーダ回路は、書き込み時に
は、選択されたメモリトランジスタが存する行における
メモリストリングの第１の選択トランジスタを導通状態
に保持し、第２の選択トランジスタを非導通状態に保持
し、かつ、非選択の行におけるメモリストリングの第１
の選択トランジスタを非導通状態に保持し、第２の選択
トランジスタを導通状態に保持し、かつ少なくとも非選
択のメモリストリングの第２の選択トランジスタが接続
されたソース線を当該第２の選択トランジスタのゲート
電極に印加される電圧と略同電位に保持する。
は、選択されたメモリトランジスタが存する行における
メモリストリングの第１の選択トランジスタを導通状態
に保持し、第２の選択トランジスタを非導通状態に保持
し、かつ、非選択の行におけるメモリストリングの第１
の選択トランジスタを非導通状態に保持し、第２の選択
トランジスタを導通状態に保持し、かつ少なくとも非選
択のメモリストリングの第２の選択トランジスタが接続
されたソース線を当該第２の選択トランジスタのゲート
電極に印加される電圧と略同電位に保持する。
【００２８】また、本発明の不揮発性半導体記憶装置に
よれば、デコーダ回路において、アドレス指定に基づい
て、デコーダ回路に対応する２行のメモリストリングに
存するメモリトランジスタに接続された対応するワード
線に動作モードに応じて共通の駆動電圧が印加される。
このとき、各行のメモリストリングの第１の選択トラン
ジスタおよび第２の選択トランジスタの導通制御を動作
モードに応じて個別に行われ、かつ、各メモリストリン
グの第２の選択トランジスタが接続されたソース線が動
作モードに応じて所定電位に保持される。
よれば、デコーダ回路において、アドレス指定に基づい
て、デコーダ回路に対応する２行のメモリストリングに
存するメモリトランジスタに接続された対応するワード
線に動作モードに応じて共通の駆動電圧が印加される。
このとき、各行のメモリストリングの第１の選択トラン
ジスタおよび第２の選択トランジスタの導通制御を動作
モードに応じて個別に行われ、かつ、各メモリストリン
グの第２の選択トランジスタが接続されたソース線が動
作モードに応じて所定電位に保持される。
【００２９】具体的には、読み出し時においては、選択
されたメモリトランジスタが存する行におけるメモリス
トリングの第１および第２の選択トランジスタが導通状
態に保持され、非選択の行におけるメモリストリングの
第１および第２の選択トランジスタが非導通状態に保持
される。このとき、選択されたメモリストリングの第２
の選択トランジスタが接続されたソース線が基準電位に
保持される。
されたメモリトランジスタが存する行におけるメモリス
トリングの第１および第２の選択トランジスタが導通状
態に保持され、非選択の行におけるメモリストリングの
第１および第２の選択トランジスタが非導通状態に保持
される。このとき、選択されたメモリストリングの第２
の選択トランジスタが接続されたソース線が基準電位に
保持される。
【００３０】また、書き込み時には、選択されたメモリ
トランジスタが存する行におけるメモリストリングの第
１の選択トランジスタが導通状態に保持され、第２の選
択トランジスタが非導通状態に保持される。一方、非選
択の行におけるメモリストリングの第１の選択トランジ
スタが非導通状態に保持され、第２の選択トランジスタ
が導通状態に保持される。そして、少なくとも非選択の
メモリストリングの第２の選択トランジスタが接続され
たソース線が当該第２の選択トランジスタのゲート電極
に印加される電圧と略同電位、たとえば電源電圧に保持
される。
トランジスタが存する行におけるメモリストリングの第
１の選択トランジスタが導通状態に保持され、第２の選
択トランジスタが非導通状態に保持される。一方、非選
択の行におけるメモリストリングの第１の選択トランジ
スタが非導通状態に保持され、第２の選択トランジスタ
が導通状態に保持される。そして、少なくとも非選択の
メモリストリングの第２の選択トランジスタが接続され
たソース線が当該第２の選択トランジスタのゲート電極
に印加される電圧と略同電位、たとえば電源電圧に保持
される。
【００３１】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置、たとえばＮＡＮＤ型フラッシュメモリの
一実施形態を示す回路図である。このＮＡＮＤ型フラッ
シュメモリ１０Ａは、メモリアレイ１１Ａおよびデコー
ダ回路１２Ａにより構成されている。
導体記憶装置、たとえばＮＡＮＤ型フラッシュメモリの
一実施形態を示す回路図である。このＮＡＮＤ型フラッ
シュメモリ１０Ａは、メモリアレイ１１Ａおよびデコー
ダ回路１２Ａにより構成されている。
【００３２】メモリアレイ１１Ａは、直列に接続された
８個のメモリトランジスタＭ０〜Ｍ７およびその両端に
直列に接続された２個の選択トランジスタＳＴ０，ＳＴ
１により構成されたメモリストリングＳＴＲＧ００，Ｓ
ＴＲＧ０１，ＳＴＲＧ１０，ＳＴＲＧ１１，ＳＴＲＧ２
０，ＳＴＲＧ２１，・・がマトリクス状に配置されてい
る。
８個のメモリトランジスタＭ０〜Ｍ７およびその両端に
直列に接続された２個の選択トランジスタＳＴ０，ＳＴ
１により構成されたメモリストリングＳＴＲＧ００，Ｓ
ＴＲＧ０１，ＳＴＲＧ１０，ＳＴＲＧ１１，ＳＴＲＧ２
０，ＳＴＲＧ２１，・・がマトリクス状に配置されてい
る。
【００３３】メモリストリングＳＴＲＧ００，ＳＴＲＧ
１０のメモリトランジスタＭ０のドレインに接続された
選択トランジスタＳＴ０が共通のコンタクトを通してビ
ット線ＢＬ０に接続され、メモリトランジスタＳＴＲＧ
０１，ＳＴＲＧ１１のメモリトランジスタＭ０のドレイ
ンに接続された選択トランジスタＳＴ０が共通のコンタ
クトを通してビット線ＢＬ１に接続されている。また、
同一行に配置されたメモリストリングＳＴＲＧ００，Ｓ
ＴＲＧ０１のメモリトランジスタＭ７が接続された選択
トランジスタＳＴ１が共通のソース線ＳＬ０に接続され
ている。このソース線ＳＬ０は、デコーダ回路１２Ａの
後述するソース線駆動回路１４０の出力ラインに接続さ
れている。同様に、同一行に配置されたメモリストリン
グＳＴＲＧ１０，ＳＴＲＧ１１のメモリトランジスタＭ
７が接続された選択トランジスタＳＴ１が共通のソース
線ＳＬ２に接続されている。このソース線ＳＬ２は、デ
コーダ回路１２Ａの後述するソース線駆動回路１４２の
出力ラインに接続されている。
１０のメモリトランジスタＭ０のドレインに接続された
選択トランジスタＳＴ０が共通のコンタクトを通してビ
ット線ＢＬ０に接続され、メモリトランジスタＳＴＲＧ
０１，ＳＴＲＧ１１のメモリトランジスタＭ０のドレイ
ンに接続された選択トランジスタＳＴ０が共通のコンタ
クトを通してビット線ＢＬ１に接続されている。また、
同一行に配置されたメモリストリングＳＴＲＧ００，Ｓ
ＴＲＧ０１のメモリトランジスタＭ７が接続された選択
トランジスタＳＴ１が共通のソース線ＳＬ０に接続され
ている。このソース線ＳＬ０は、デコーダ回路１２Ａの
後述するソース線駆動回路１４０の出力ラインに接続さ
れている。同様に、同一行に配置されたメモリストリン
グＳＴＲＧ１０，ＳＴＲＧ１１のメモリトランジスタＭ
７が接続された選択トランジスタＳＴ１が共通のソース
線ＳＬ２に接続されている。このソース線ＳＬ２は、デ
コーダ回路１２Ａの後述するソース線駆動回路１４２の
出力ラインに接続されている。
【００３４】また、同一行に配置されたメモリストリン
グＳＴＲＧ００，ＳＴＲＧ０１のメモリトランジスタの
ゲート電極が共通のワード線ＷＬ００〜ＷＬ０７に接続
され、選択トランジスタＳＴ０のゲート電極が共通の選
択ゲート線ＤＳＧ０に接続され、選択トランジスタＳＴ
１のゲート電極が共通の選択ゲート線ＳＳＧ０に接続さ
れている。また、隣接する次行に配置されたメモリスト
リングＳＴＲＧ１０，ＳＴＲＧ１１のメモリトランジス
タのゲート電極が共通のワード線ＷＬ１０〜ＷＬ１７に
接続され、選択トランジスタＳＴ０のゲート電極が共通
の選択ゲート線ＤＳＧ１に接続され、選択トランジスタ
ＳＴ１のゲート電極が共通の選択ゲート線ＳＳＧ１に接
続されている。そして、ワード線ＷＬ００〜ＷＬ０７と
次列のメモリストリング用のワード線ＷＬ１０〜ＷＬ１
７の一端側はデコーダ回路１２Ａの出力側で接続されて
いる。具体的には、ワード線ＷＬ００とＷＬ１０、ワー
ド線ＷＬ０１とＷＬ１１、ワード線ＷＬ０２とＷＬ１
２、ワード線ＷＬ０３とＷＬ１３、ワード線ＷＬ０４と
ＷＬ１４、ワード線ＷＬ０５とＷＬ１５、ワード線ＷＬ
０６とＷＬ１６、およびワード線ＷＬ０７とＷＬ１７が
それぞれ接続されている。
グＳＴＲＧ００，ＳＴＲＧ０１のメモリトランジスタの
ゲート電極が共通のワード線ＷＬ００〜ＷＬ０７に接続
され、選択トランジスタＳＴ０のゲート電極が共通の選
択ゲート線ＤＳＧ０に接続され、選択トランジスタＳＴ
１のゲート電極が共通の選択ゲート線ＳＳＧ０に接続さ
れている。また、隣接する次行に配置されたメモリスト
リングＳＴＲＧ１０，ＳＴＲＧ１１のメモリトランジス
タのゲート電極が共通のワード線ＷＬ１０〜ＷＬ１７に
接続され、選択トランジスタＳＴ０のゲート電極が共通
の選択ゲート線ＤＳＧ１に接続され、選択トランジスタ
ＳＴ１のゲート電極が共通の選択ゲート線ＳＳＧ１に接
続されている。そして、ワード線ＷＬ００〜ＷＬ０７と
次列のメモリストリング用のワード線ＷＬ１０〜ＷＬ１
７の一端側はデコーダ回路１２Ａの出力側で接続されて
いる。具体的には、ワード線ＷＬ００とＷＬ１０、ワー
ド線ＷＬ０１とＷＬ１１、ワード線ＷＬ０２とＷＬ１
２、ワード線ＷＬ０３とＷＬ１３、ワード線ＷＬ０４と
ＷＬ１４、ワード線ＷＬ０５とＷＬ１５、ワード線ＷＬ
０６とＷＬ１６、およびワード線ＷＬ０７とＷＬ１７が
それぞれ接続されている。
【００３５】同様の構成が３行目と４行目のメモリスト
リングに対して採られているが、ここでは、１行目と２
行目を例にして説明する。
リングに対して採られているが、ここでは、１行目と２
行目を例にして説明する。
【００３６】デコーダ回路１２Ａは、メインローデコー
ダ１２０，１２２，・・、各メインローデコーダ１２
０，１２２，・・、により導通状態が制御される転送ゲ
ート群１３０Ａ，１３２Ａ，・・、図示しないサブデコ
ーダから供給されるワード線および選択ゲート線用駆動
電圧供給線ＶＣＧ０〜ＶＣＧ７，ＶＤＳＧ０，ＶＳＳＧ
０、ＶＤＳＧ１，ＶＳＳＧ１、並びに各メインローデコ
ーダ１２０，１２２，・・、に接続されたプログラム電
圧供給線Ｖｐｇｍにより構成されている。
ダ１２０，１２２，・・、各メインローデコーダ１２
０，１２２，・・、により導通状態が制御される転送ゲ
ート群１３０Ａ，１３２Ａ，・・、図示しないサブデコ
ーダから供給されるワード線および選択ゲート線用駆動
電圧供給線ＶＣＧ０〜ＶＣＧ７，ＶＤＳＧ０，ＶＳＳＧ
０、ＶＤＳＧ１，ＶＳＳＧ１、並びに各メインローデコ
ーダ１２０，１２２，・・、に接続されたプログラム電
圧供給線Ｖｐｇｍにより構成されている。
【００３７】メインローデコーダ１２０は、３入力ＮＡ
ＮＤ回路ＮＡ１２０１、インバータＩＮＶ１２０１、２
入力ＮＡＮＤ回路ＮＡ１２０２、デプレッション型ＮＭ
ＯＳトランジスタＮＴ１２０１、エンハンスメント型Ｎ
ＭＯＳトランジスタＮＴ１２０２，ＮＴ１２０３、およ
びＭＯＳのソース・ドレインを結合してなるキャパシタ
Ｃ１２０１により構成されている。
ＮＤ回路ＮＡ１２０１、インバータＩＮＶ１２０１、２
入力ＮＡＮＤ回路ＮＡ１２０２、デプレッション型ＮＭ
ＯＳトランジスタＮＴ１２０１、エンハンスメント型Ｎ
ＭＯＳトランジスタＮＴ１２０２，ＮＴ１２０３、およ
びＭＯＳのソース・ドレインを結合してなるキャパシタ
Ｃ１２０１により構成されている。
【００３８】ＮＡＮＤ回路ＮＡ１２０１の３入力端子は
アドレスデコード信号ＡＤＥＣ００，ＡＤＥＣ１０，Ａ
ＤＥＣ２０の入力ラインにそれぞれ接続され、出力端子
はインバータＩＮＶ１２０１の入力端子およびソース線
駆動回路１４０，１４２に接続されている。インバータ
ＩＮＶ１２０１の出力端子はＮＡＮＤ回路１２０２の一
方の入力端子およびゲートが電源電圧ＶCCの供給ライン
に接続されたＮＭＯＳトランジスタＮＴ１２０１を介し
てＮＭＯＳトランジスタＮＴ１２０２のソースおよびＮ
ＭＯＳトランジスタＮＴ１２０３のゲート電極に接続さ
れている。ＮＡＮＤ回路ＮＡ１２０２の他方の入力端子
はクロック信号ＣＬＫの入力ラインに接続され、出力端
子はキャパシタＣ１２０１の一方の電極に接続されてい
る。キャパシタＣ１２２１の他方の電極（ゲート電極）
はＮＭＯＳトランジスタＮＴ１２０２のドレインおよび
ゲート電極に接続され、このドレインとゲート電極との
接続点はＮＭＯＳトランジスタＮＴ１２０３を介してプ
ログラム電圧供給線Ｖｐｇｍに接続されている。
アドレスデコード信号ＡＤＥＣ００，ＡＤＥＣ１０，Ａ
ＤＥＣ２０の入力ラインにそれぞれ接続され、出力端子
はインバータＩＮＶ１２０１の入力端子およびソース線
駆動回路１４０，１４２に接続されている。インバータ
ＩＮＶ１２０１の出力端子はＮＡＮＤ回路１２０２の一
方の入力端子およびゲートが電源電圧ＶCCの供給ライン
に接続されたＮＭＯＳトランジスタＮＴ１２０１を介し
てＮＭＯＳトランジスタＮＴ１２０２のソースおよびＮ
ＭＯＳトランジスタＮＴ１２０３のゲート電極に接続さ
れている。ＮＡＮＤ回路ＮＡ１２０２の他方の入力端子
はクロック信号ＣＬＫの入力ラインに接続され、出力端
子はキャパシタＣ１２０１の一方の電極に接続されてい
る。キャパシタＣ１２２１の他方の電極（ゲート電極）
はＮＭＯＳトランジスタＮＴ１２０２のドレインおよび
ゲート電極に接続され、このドレインとゲート電極との
接続点はＮＭＯＳトランジスタＮＴ１２０３を介してプ
ログラム電圧供給線Ｖｐｇｍに接続されている。
【００３９】このプログラム電圧供給線Ｖｐｇｍには、
書き込み時にはたとえば２０Ｖが供給され、読み出し
時、書き込みベリファイ時、および消去ベリファイ時に
はＰ５Ｖ、たとえば４．５Ｖが供給され、消去時には電
源電圧ＶCCが供給される。そして、メインローデコーダ
１２０は、アドレスデコード信号ＡＤＥＣ００，ＡＤＥ
Ｃ１０，ＡＤＥＣ２０をアクティブで受け、かつクロッ
ク信号ＣＬＫを受けて、キャパシタの容量結合によりプ
ログラム電圧供給線Ｖｐｇｍに供給される電圧に＋αＶ
だけ昇圧した信号ＢＳＥＬ０を生成して、転送ゲート群
１３０Ａの各転送ゲートＴＷ００〜ＴＷ０７，ＴＤ０，
ＴＤ１およびＴＳ０，ＴＳ１のゲート電極に供給する。
書き込み時にはたとえば２０Ｖが供給され、読み出し
時、書き込みベリファイ時、および消去ベリファイ時に
はＰ５Ｖ、たとえば４．５Ｖが供給され、消去時には電
源電圧ＶCCが供給される。そして、メインローデコーダ
１２０は、アドレスデコード信号ＡＤＥＣ００，ＡＤＥ
Ｃ１０，ＡＤＥＣ２０をアクティブで受け、かつクロッ
ク信号ＣＬＫを受けて、キャパシタの容量結合によりプ
ログラム電圧供給線Ｖｐｇｍに供給される電圧に＋αＶ
だけ昇圧した信号ＢＳＥＬ０を生成して、転送ゲート群
１３０Ａの各転送ゲートＴＷ００〜ＴＷ０７，ＴＤ０，
ＴＤ１およびＴＳ０，ＴＳ１のゲート電極に供給する。
【００４０】メインローデコーダ１２２は、３入力ＮＡ
ＮＤ回路ＮＡ１２２１、インバータＩＮＶ１２２１、２
入力ＮＡＮＤ回路ＮＡ１２２２、デプレッション型ＮＭ
ＯＳトランジスタＮＴ１２２１、エンハンスメント型Ｎ
ＭＯＳトランジスタＮＴ１２２２，ＮＴ１２２３、およ
びＭＯＳのソース・ドレインを結合してなるキャパシタ
Ｃ１２２１により構成されている。
ＮＤ回路ＮＡ１２２１、インバータＩＮＶ１２２１、２
入力ＮＡＮＤ回路ＮＡ１２２２、デプレッション型ＮＭ
ＯＳトランジスタＮＴ１２２１、エンハンスメント型Ｎ
ＭＯＳトランジスタＮＴ１２２２，ＮＴ１２２３、およ
びＭＯＳのソース・ドレインを結合してなるキャパシタ
Ｃ１２２１により構成されている。
【００４１】ＮＡＮＤ回路ＮＡ１２２１の３入力端子は
アドレスデコード信号ＡＤＥＣ０２，ＡＤＥＣ１２，Ａ
ＤＥＣ２２の入力ラインにそれぞれ接続され、出力端子
はインバータＩＮＶ１２２１の入力端子およびソース線
駆動回路１４２，１４４（図示せず）に接続されてい
る。インバータＩＮＶ１２２１の出力端子はＮＡＮＤ回
路１２２２の一方の入力端子およびゲートが電源電圧Ｖ
CCの供給ラインに接続されたＮＭＯＳトランジスタＮＴ
１２２１を介してＮＭＯＳトランジスタＮＴ１２２２の
ソースおよびＮＭＯＳトランジスタＮＴ１２２３のゲー
ト電極に接続されている。ＮＡＮＤ回路ＮＡ１２２２の
他方の入力端子はクロック信号ＣＬＫの入力ラインに接
続され、出力端子はキャパシタＣ１２２１の一方の電極
に接続されている。キャパシタＣ１２２１の他方の電極
（ゲート電極）はＮＭＯＳトランジスタＮＴ１２２２の
ドレインおよびゲート電極に接続され、このドレインと
ゲート電極との接続点はＮＭＯＳトランジスタＮＴ１２
２３を介してプログラム電圧供給線Ｖｐｇｍに接続され
ている。
アドレスデコード信号ＡＤＥＣ０２，ＡＤＥＣ１２，Ａ
ＤＥＣ２２の入力ラインにそれぞれ接続され、出力端子
はインバータＩＮＶ１２２１の入力端子およびソース線
駆動回路１４２，１４４（図示せず）に接続されてい
る。インバータＩＮＶ１２２１の出力端子はＮＡＮＤ回
路１２２２の一方の入力端子およびゲートが電源電圧Ｖ
CCの供給ラインに接続されたＮＭＯＳトランジスタＮＴ
１２２１を介してＮＭＯＳトランジスタＮＴ１２２２の
ソースおよびＮＭＯＳトランジスタＮＴ１２２３のゲー
ト電極に接続されている。ＮＡＮＤ回路ＮＡ１２２２の
他方の入力端子はクロック信号ＣＬＫの入力ラインに接
続され、出力端子はキャパシタＣ１２２１の一方の電極
に接続されている。キャパシタＣ１２２１の他方の電極
（ゲート電極）はＮＭＯＳトランジスタＮＴ１２２２の
ドレインおよびゲート電極に接続され、このドレインと
ゲート電極との接続点はＮＭＯＳトランジスタＮＴ１２
２３を介してプログラム電圧供給線Ｖｐｇｍに接続され
ている。
【００４２】メインローデコーダ１２２は、アドレスデ
コード信号ＡＤＥＣ０２，ＡＤＥＣ１２，ＡＤＥＣ２２
をアクティブで受け、かつクロック信号ＣＬＫを受け
て、キャパシタの容量結合によりプログラム電圧供給線
Ｖｐｇｍに供給される電圧に＋αＶだけ昇圧した信号Ｂ
ＳＥＬ２を生成して、転送ゲート群１３２Ａの各転送ゲ
ートＴＷ２０〜ＴＷ２７，ＴＤ２，ＴＤ３およびＴＳ
２，ＴＳ３のゲート電極に供給する。
コード信号ＡＤＥＣ０２，ＡＤＥＣ１２，ＡＤＥＣ２２
をアクティブで受け、かつクロック信号ＣＬＫを受け
て、キャパシタの容量結合によりプログラム電圧供給線
Ｖｐｇｍに供給される電圧に＋αＶだけ昇圧した信号Ｂ
ＳＥＬ２を生成して、転送ゲート群１３２Ａの各転送ゲ
ートＴＷ２０〜ＴＷ２７，ＴＤ２，ＴＤ３およびＴＳ
２，ＴＳ３のゲート電極に供給する。
【００４３】転送ゲート群１３０Ａは、転送ゲートＴＷ
００〜ＴＷ０７，ＴＤ０，ＴＤ１およびＴＳ０，ＴＳ１
により構成されている。具体的には、各転送ゲートＴＷ
００〜ＴＷ０７は、それぞれメインローデコーダ１２０
の出力信号ＢＳＥＬ０に応じてワード線ＷＬ００〜ＷＬ
０７およびＷＬ１０〜ＷＬ１７と駆動電圧供給線ＶＣＧ
０〜ＶＣＧ７とを作動的に接続し、転送ゲートＴＤ０，
ＴＳ０は同じくメインローデコーダ１２０の出力信号Ｂ
ＳＥＬ０に応じて選択ゲート線ＤＳＧ０，ＳＳＧ０と駆
動電圧供給線ＶＤＳＧ０，ＶＳＳＧ０とを作動的に接続
し、転送ゲートＴＤ１，ＴＳ１は同じくメインローデコ
ーダ１２０の出力信号ＢＳＥＬ０に応じて選択ゲート線
ＤＳＧ１，ＳＳＧ１と駆動電圧供給線ＶＤＳＧ１，ＶＳ
ＳＧ１とを作動的に接続する。
００〜ＴＷ０７，ＴＤ０，ＴＤ１およびＴＳ０，ＴＳ１
により構成されている。具体的には、各転送ゲートＴＷ
００〜ＴＷ０７は、それぞれメインローデコーダ１２０
の出力信号ＢＳＥＬ０に応じてワード線ＷＬ００〜ＷＬ
０７およびＷＬ１０〜ＷＬ１７と駆動電圧供給線ＶＣＧ
０〜ＶＣＧ７とを作動的に接続し、転送ゲートＴＤ０，
ＴＳ０は同じくメインローデコーダ１２０の出力信号Ｂ
ＳＥＬ０に応じて選択ゲート線ＤＳＧ０，ＳＳＧ０と駆
動電圧供給線ＶＤＳＧ０，ＶＳＳＧ０とを作動的に接続
し、転送ゲートＴＤ１，ＴＳ１は同じくメインローデコ
ーダ１２０の出力信号ＢＳＥＬ０に応じて選択ゲート線
ＤＳＧ１，ＳＳＧ１と駆動電圧供給線ＶＤＳＧ１，ＶＳ
ＳＧ１とを作動的に接続する。
【００４４】転送ゲート群１３２Ａは、転送ゲートＴＷ
２０〜ＴＷ２７，ＴＤ２，ＴＤ３およびＴＳ２，ＴＳ３
により構成されている。なお、図面の簡単化のため一部
の転送ゲートおよびワード線は図示していない。具体的
には、各転送ゲートＴＷ２０〜ＴＷ２７は、それぞれメ
インローデコーダ１２２の出力信号ＢＳＥＬ２に応じて
ワード線ＷＬ２０〜ＷＬ２７，ＷＬ３０〜ＷＬ３７（図
示せず）と駆動電圧供給線ＶＣＧ０〜ＶＣＧ７とを作動
的に接続し、転送ゲートＴＤ２，ＴＳ２は同じくメイン
ローデコーダ１２２の出力信号ＢＳＥＬ２に応じて選択
ゲート線ＤＳＧ２，ＳＳＧ２と駆動電圧供給線ＶＤＳＧ
０，ＶＳＳＧ０とを作動的に接続し、図示しない転送ゲ
ートＴＤ３，ＴＳ３は同じくローデコーダ１２２の出力
信号ＢＳＥＬ２に応じて選択ゲート線ＤＳＧ３，ＳＳＧ
３と駆動電圧供給線ＶＤＳＧ１，ＶＳＳＧ１とを作動的
に接続する。
２０〜ＴＷ２７，ＴＤ２，ＴＤ３およびＴＳ２，ＴＳ３
により構成されている。なお、図面の簡単化のため一部
の転送ゲートおよびワード線は図示していない。具体的
には、各転送ゲートＴＷ２０〜ＴＷ２７は、それぞれメ
インローデコーダ１２２の出力信号ＢＳＥＬ２に応じて
ワード線ＷＬ２０〜ＷＬ２７，ＷＬ３０〜ＷＬ３７（図
示せず）と駆動電圧供給線ＶＣＧ０〜ＶＣＧ７とを作動
的に接続し、転送ゲートＴＤ２，ＴＳ２は同じくメイン
ローデコーダ１２２の出力信号ＢＳＥＬ２に応じて選択
ゲート線ＤＳＧ２，ＳＳＧ２と駆動電圧供給線ＶＤＳＧ
０，ＶＳＳＧ０とを作動的に接続し、図示しない転送ゲ
ートＴＤ３，ＴＳ３は同じくローデコーダ１２２の出力
信号ＢＳＥＬ２に応じて選択ゲート線ＤＳＧ３，ＳＳＧ
３と駆動電圧供給線ＶＤＳＧ１，ＶＳＳＧ１とを作動的
に接続する。
【００４５】ソース線駆動回路１４０は、２入力ＮＡＮ
Ｄ回路ＮＡ１４０１，ＮＡ１４０２、およびインバータ
ＩＮＶ１４０１により構成されている。ＮＡＮＤ回路１
４０１の一方の入力端子はアドレスデコード信号ＡＤＥ
Ｃの入力ラインに接続され、他方の入力端子は、メイン
ローデコーダ１２０のＮＡＮＤ回路ＮＡ１２０１の出力
端子に接続されている。ＮＡＮＤ回路ＮＡ１４０２の一
方の入力端子がＮＡＮＤ回路１４０１の出力端子に接続
され、他方の入力端子が書き込み信号ＷＲＴの入力ライ
ンに接続され、出力端子がインバータＩＮＶ１４０１の
入力端子に接続されている。そして、インバータＩＮＶ
１４０１の出力端子がソース線ＳＬ０に接続されてい
る。
Ｄ回路ＮＡ１４０１，ＮＡ１４０２、およびインバータ
ＩＮＶ１４０１により構成されている。ＮＡＮＤ回路１
４０１の一方の入力端子はアドレスデコード信号ＡＤＥ
Ｃの入力ラインに接続され、他方の入力端子は、メイン
ローデコーダ１２０のＮＡＮＤ回路ＮＡ１２０１の出力
端子に接続されている。ＮＡＮＤ回路ＮＡ１４０２の一
方の入力端子がＮＡＮＤ回路１４０１の出力端子に接続
され、他方の入力端子が書き込み信号ＷＲＴの入力ライ
ンに接続され、出力端子がインバータＩＮＶ１４０１の
入力端子に接続されている。そして、インバータＩＮＶ
１４０１の出力端子がソース線ＳＬ０に接続されてい
る。
【００４６】このソース線駆動回路１４０は、書き込み
時に、書き込み信号ＷＲＴをハイレベルで受け、かつア
ドレスデコード信号ＡＤＥＣをアクティブのローレベル
またはメインローデコーダ１２０のＮＡＮＤ回路ＮＡ１
２０１の出力信号をアクティブのローレベルで受けた場
合にのみソース線ＳＬ０を電源電圧ＶCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧ＧＮＤレベル
に保持する。
時に、書き込み信号ＷＲＴをハイレベルで受け、かつア
ドレスデコード信号ＡＤＥＣをアクティブのローレベル
またはメインローデコーダ１２０のＮＡＮＤ回路ＮＡ１
２０１の出力信号をアクティブのローレベルで受けた場
合にのみソース線ＳＬ０を電源電圧ＶCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧ＧＮＤレベル
に保持する。
【００４７】ソース線駆動回路１４２は、２入力ＮＡＮ
Ｄ回路ＮＡ１４２１，ＮＡ１４２２、およびインバータ
ＩＮＶ１４２１により構成されている。ＮＡＮＤ回路１
４２１の一方の入力端子はメインローデコーダ１２０の
ＮＡＮＤ回路ＮＡ１２０１の出力端子に接続され、他方
の入力端子はメインローデコーダ１２２のＮＡＮＤ回路
ＮＡ１２２１の出力端子に接続されている。ＮＡＮＤ回
路ＮＡ１４２２の一方の入力端子がＮＡＮＤ回路１４２
１の出力端子に接続され、他方の入力端子が書き込み信
号ＷＲＴの入力ラインに接続され、出力端子がインバー
タＩＮＶ１４２１の入力端子に接続されている。そし
て、インバータＩＮＶ１４２１の出力端子がソース線Ｓ
Ｌ２に接続されている。
Ｄ回路ＮＡ１４２１，ＮＡ１４２２、およびインバータ
ＩＮＶ１４２１により構成されている。ＮＡＮＤ回路１
４２１の一方の入力端子はメインローデコーダ１２０の
ＮＡＮＤ回路ＮＡ１２０１の出力端子に接続され、他方
の入力端子はメインローデコーダ１２２のＮＡＮＤ回路
ＮＡ１２２１の出力端子に接続されている。ＮＡＮＤ回
路ＮＡ１４２２の一方の入力端子がＮＡＮＤ回路１４２
１の出力端子に接続され、他方の入力端子が書き込み信
号ＷＲＴの入力ラインに接続され、出力端子がインバー
タＩＮＶ１４２１の入力端子に接続されている。そし
て、インバータＩＮＶ１４２１の出力端子がソース線Ｓ
Ｌ２に接続されている。
【００４８】このソース線駆動回路１４２は、書き込み
時に、書き込み信号ＷＲＴをハイレベルで受け、かつメ
インローデコーダ１２０のＮＡＮＤ回路ＮＡ１２０１の
出力信号をアクティブのローレベルまたはメインローデ
コーダ１２２のＮＡＮＤ回路ＮＡ１２２１の出力信号を
アクティブのローレベルで受けた場合にのみソース線Ｓ
Ｌ２を電源電圧ＶCCレベルに保持する。なお、メインロ
ーデコーダ１２０のＮＡＮＤ回路ＮＡ１２０１の出力信
号およびメインローデコーダ１２２のＮＡＮＤ回路ＮＡ
１２２１の出力信号はアクティブのローレベルで受けた
場合のみソース線ＳＬ２を電源電圧ＶCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧ＧＮＤレベル
に保持する。
時に、書き込み信号ＷＲＴをハイレベルで受け、かつメ
インローデコーダ１２０のＮＡＮＤ回路ＮＡ１２０１の
出力信号をアクティブのローレベルまたはメインローデ
コーダ１２２のＮＡＮＤ回路ＮＡ１２２１の出力信号を
アクティブのローレベルで受けた場合にのみソース線Ｓ
Ｌ２を電源電圧ＶCCレベルに保持する。なお、メインロ
ーデコーダ１２０のＮＡＮＤ回路ＮＡ１２０１の出力信
号およびメインローデコーダ１２２のＮＡＮＤ回路ＮＡ
１２２１の出力信号はアクティブのローレベルで受けた
場合のみソース線ＳＬ２を電源電圧ＶCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧ＧＮＤレベル
に保持する。
【００４９】次に、上記構成による動作を、１行目のメ
モリストリングＳＴＲＧ００，ＳＴＲＧ０１のメモリト
ランジスタＭ３のデータの読み出し（Ｒｅａｄ）、およ
びメモリトランジスタＭ３へのデータの書き込み（Ｗｒ
ｉｔｅ）を例に、図２を参照しつつ説明する。
モリストリングＳＴＲＧ００，ＳＴＲＧ０１のメモリト
ランジスタＭ３のデータの読み出し（Ｒｅａｄ）、およ
びメモリトランジスタＭ３へのデータの書き込み（Ｗｒ
ｉｔｅ）を例に、図２を参照しつつ説明する。
【００５０】読み出し時には、書き込み信号ＷＲＴは非
アクティブのローレベルでソース線駆動回路１４０，１
４２に供給されることから、ソース線ＳＬ０，ＳＬ２は
接地電圧ＧＮＤレベル（０Ｖ）に保持される。そして、
図示しないサブデコーダにより駆動電圧供給線ＶＣＧ３
に接地電圧ＧＮＤ（０Ｖ）が供給され、駆動電圧供給線
ＶＣＧ０〜ＶＣＧ２，ＶＣＧ４〜ＶＣＧ７および駆動電
圧供給線ＶＤＳＧ０，ＶＳＳＧ０にＰ５Ｖ（たとえば
４．５Ｖ）が供給され、駆動電圧供給線ＶＤＳＧ１，Ｖ
ＳＳＧ１に接地電圧ＧＮＤが供給され、プログラム電圧
供給線ＶｐｇｍにＰ５Ｖが供給される。また、メインロ
ーデコーダ１２０にのみアクティブのアドレス信号ＡＤ
ＥＣ００，ＡＤＥＣ１０，ＡＤＥＣ２０が入力されて、
メインローデコーダ１２０の出力信号ＢＳＥＬ０がＰ５
Ｖ＋αのレベルで出力され、他のメインローデコーダ１
２２の出力信号ＢＳＥＬ２は接地電圧ＧＮＤレベルで出
力される。これにより、転送ゲート群１３０Ａの転送ゲ
ートＴＷ００〜ＴＷ０７，ＴＤ０，ＴＤ１およびＴＳ
０，ＴＳ１が導通状態となり、他の転送ゲート群１３２
Ａの転送ゲートＴＷ２０〜ＴＷ２７，ＴＤ２，ＴＤ３お
よびＴＳ２，ＴＳ３が非導通状態に保持される。その結
果、メモリストリングＳＴＲＧ００，ＳＴＲＧ０１の選
択トランジスタＳＴ０，ＳＴ１のみが導通状態になり、
ビット線ＢＬ０，ＢＬ１にデータが読み出される。
アクティブのローレベルでソース線駆動回路１４０，１
４２に供給されることから、ソース線ＳＬ０，ＳＬ２は
接地電圧ＧＮＤレベル（０Ｖ）に保持される。そして、
図示しないサブデコーダにより駆動電圧供給線ＶＣＧ３
に接地電圧ＧＮＤ（０Ｖ）が供給され、駆動電圧供給線
ＶＣＧ０〜ＶＣＧ２，ＶＣＧ４〜ＶＣＧ７および駆動電
圧供給線ＶＤＳＧ０，ＶＳＳＧ０にＰ５Ｖ（たとえば
４．５Ｖ）が供給され、駆動電圧供給線ＶＤＳＧ１，Ｖ
ＳＳＧ１に接地電圧ＧＮＤが供給され、プログラム電圧
供給線ＶｐｇｍにＰ５Ｖが供給される。また、メインロ
ーデコーダ１２０にのみアクティブのアドレス信号ＡＤ
ＥＣ００，ＡＤＥＣ１０，ＡＤＥＣ２０が入力されて、
メインローデコーダ１２０の出力信号ＢＳＥＬ０がＰ５
Ｖ＋αのレベルで出力され、他のメインローデコーダ１
２２の出力信号ＢＳＥＬ２は接地電圧ＧＮＤレベルで出
力される。これにより、転送ゲート群１３０Ａの転送ゲ
ートＴＷ００〜ＴＷ０７，ＴＤ０，ＴＤ１およびＴＳ
０，ＴＳ１が導通状態となり、他の転送ゲート群１３２
Ａの転送ゲートＴＷ２０〜ＴＷ２７，ＴＤ２，ＴＤ３お
よびＴＳ２，ＴＳ３が非導通状態に保持される。その結
果、メモリストリングＳＴＲＧ００，ＳＴＲＧ０１の選
択トランジスタＳＴ０，ＳＴ１のみが導通状態になり、
ビット線ＢＬ０，ＢＬ１にデータが読み出される。
【００５１】書き込み時には、書き込み信号ＷＲＴがア
クティブのハイレベルでソース線駆動回路１４０，１４
２に供給される。また、アドレスデコード信号ＡＤＥＣ
００，ＡＤＥＣ１０，ＡＤＥＣ２０がアクティブのハイ
レベルでメインローデコーダ１２０のＮＡＮＤ回路ＮＡ
１２０１に入力されることから、ＮＡＮＤ回路ＮＡ１２
０１の出力信号はローレベルでソース線駆動回路１４０
のＮＡＮＤ回路ＮＡ１４０１およびソース線駆動回路１
４２のＮＡＮＤ回路ＮＡ１４２１に入力される。また、
アドレスデコード信号ＡＤＥＣ０２，ＡＤＥＣ１２，Ａ
ＤＥＣ２２が非アクティブのローレベルでメインローデ
コーダ１２２のＮＡＮＤ回路ＮＡ１２２１に入力され
る。その結果、ＮＡＮＤ回路ＮＡ１２２１の出力信号は
ハイレベルでソース線駆動回路１４２のＮＡＮＤ回路Ｎ
Ａ１４２１に入力される。また、アドレスデコード信号
ＡＤＥＣが非アクティブのハイレベルでソース線駆動回
路１４０のＮＡＮＤ回路ＮＡ１４０１に入力される。し
たがって、ソース線駆動回路１４０，１４２の出力は電
源電圧ＶCCレベルに遷移し、ソース線ＳＬ０，ＳＬ２は
電源電圧ＶCCレベルに保持される。
クティブのハイレベルでソース線駆動回路１４０，１４
２に供給される。また、アドレスデコード信号ＡＤＥＣ
００，ＡＤＥＣ１０，ＡＤＥＣ２０がアクティブのハイ
レベルでメインローデコーダ１２０のＮＡＮＤ回路ＮＡ
１２０１に入力されることから、ＮＡＮＤ回路ＮＡ１２
０１の出力信号はローレベルでソース線駆動回路１４０
のＮＡＮＤ回路ＮＡ１４０１およびソース線駆動回路１
４２のＮＡＮＤ回路ＮＡ１４２１に入力される。また、
アドレスデコード信号ＡＤＥＣ０２，ＡＤＥＣ１２，Ａ
ＤＥＣ２２が非アクティブのローレベルでメインローデ
コーダ１２２のＮＡＮＤ回路ＮＡ１２２１に入力され
る。その結果、ＮＡＮＤ回路ＮＡ１２２１の出力信号は
ハイレベルでソース線駆動回路１４２のＮＡＮＤ回路Ｎ
Ａ１４２１に入力される。また、アドレスデコード信号
ＡＤＥＣが非アクティブのハイレベルでソース線駆動回
路１４０のＮＡＮＤ回路ＮＡ１４０１に入力される。し
たがって、ソース線駆動回路１４０，１４２の出力は電
源電圧ＶCCレベルに遷移し、ソース線ＳＬ０，ＳＬ２は
電源電圧ＶCCレベルに保持される。
【００５２】また、図示しないサブデコーダにより選択
された駆動電圧供給線ＶＣＧ３に高電圧、たとえば２０
Ｖが供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ２，Ｖ
ＣＧ４〜ＶＣＧ７に中間電圧、たとえば１０Ｖ、駆動電
圧供給線ＶＤＳＧ０，ＶＳＳＧ１に電源電圧ＶCC（たと
えば３．３Ｖ）、駆動電圧供給線ＶＳＳＧ０，ＶＤＳＧ
１に接地電圧ＧＮＤが供給され、プログラム電圧供給線
Ｖｐｇｍにたとえば２０Ｖが供給される。そして、メイ
ンローデコーダ１２０にのみアクティブのアドレス信号
ＡＤＥＣ００〜ＡＤＥＣ２０が入力されて、メインロー
デコーダ１２０の出力信号ＢＳＥＬ０が２０Ｖ＋αのレ
ベルで出力される。これに対して、メインローデコーダ
１２２の出力信号ＢＳＥＬ２は接地電圧ＧＮＤレベルで
出力される。
された駆動電圧供給線ＶＣＧ３に高電圧、たとえば２０
Ｖが供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ２，Ｖ
ＣＧ４〜ＶＣＧ７に中間電圧、たとえば１０Ｖ、駆動電
圧供給線ＶＤＳＧ０，ＶＳＳＧ１に電源電圧ＶCC（たと
えば３．３Ｖ）、駆動電圧供給線ＶＳＳＧ０，ＶＤＳＧ
１に接地電圧ＧＮＤが供給され、プログラム電圧供給線
Ｖｐｇｍにたとえば２０Ｖが供給される。そして、メイ
ンローデコーダ１２０にのみアクティブのアドレス信号
ＡＤＥＣ００〜ＡＤＥＣ２０が入力されて、メインロー
デコーダ１２０の出力信号ＢＳＥＬ０が２０Ｖ＋αのレ
ベルで出力される。これに対して、メインローデコーダ
１２２の出力信号ＢＳＥＬ２は接地電圧ＧＮＤレベルで
出力される。
【００５３】これにより、転送ゲート群１３０Ａの転送
ゲートＴＷ００〜ＴＷ０７，ＴＤ０，ＴＤ１およびＴＳ
０，ＴＳ１が導通状態となり、他の転送ゲート群１３２
Ａの転送ゲートＴＷ２０〜ＴＷ２７，ＴＤ２，ＴＤ３お
よびＴＳ２，ＴＳ３が非導通状態に保持される。その結
果、選択ワード線ＷＬ０３，ＷＬ１３に書き込み電圧２
０Ｖが、非選択のワード線ＷＬ００〜ＷＬ０２，ＷＬ０
４〜ＷＬ０７、ＷＬ１０〜ＷＬ１２，ＷＬ１４〜ＷＬ１
７にパス電圧（中間電圧）Ｖｐａｓｓ（たとえば１０
Ｖ）が印加される。
ゲートＴＷ００〜ＴＷ０７，ＴＤ０，ＴＤ１およびＴＳ
０，ＴＳ１が導通状態となり、他の転送ゲート群１３２
Ａの転送ゲートＴＷ２０〜ＴＷ２７，ＴＤ２，ＴＤ３お
よびＴＳ２，ＴＳ３が非導通状態に保持される。その結
果、選択ワード線ＷＬ０３，ＷＬ１３に書き込み電圧２
０Ｖが、非選択のワード線ＷＬ００〜ＷＬ０２，ＷＬ０
４〜ＷＬ０７、ＷＬ１０〜ＷＬ１２，ＷＬ１４〜ＷＬ１
７にパス電圧（中間電圧）Ｖｐａｓｓ（たとえば１０
Ｖ）が印加される。
【００５４】したがって、メモリストリングＳＴＲＧ０
０，ＳＴＲＧ０１の選択トランジスタＳＴ０は導通状態
に保持され、選択トランジスタＳＴ１は非導通状態に保
持される。また、メモリストリングＳＴＲＧ１０，ＳＴ
ＲＧ１１の選択トランジスタＳＴ０は非導通状態に保持
され、選択トランジスタＳＴ１は導通状態となる。
０，ＳＴＲＧ０１の選択トランジスタＳＴ０は導通状態
に保持され、選択トランジスタＳＴ１は非導通状態に保
持される。また、メモリストリングＳＴＲＧ１０，ＳＴ
ＲＧ１１の選択トランジスタＳＴ０は非導通状態に保持
され、選択トランジスタＳＴ１は導通状態となる。
【００５５】そして、書き込みを行うべきメモリトラン
ジスタＭ３を有するメモリストリングＳＴＲＧ００が接
続されたビット線ＢＬ０に接地電圧ＧＮＤ（書き込みデ
ータが０の場合）、書き込みを禁止すべきメモリトラン
ジスタＭ３を有するメモリストリングＳＴＲＧ０１が接
続されたビット線ＢＬ１に電源電圧ＶCC（書き込みデー
タが１の場合）が印加される。
ジスタＭ３を有するメモリストリングＳＴＲＧ００が接
続されたビット線ＢＬ０に接地電圧ＧＮＤ（書き込みデ
ータが０の場合）、書き込みを禁止すべきメモリトラン
ジスタＭ３を有するメモリストリングＳＴＲＧ０１が接
続されたビット線ＢＬ１に電源電圧ＶCC（書き込みデー
タが１の場合）が印加される。
【００５６】これにより、メモリストリングＳＴＲＧ０
１の選択トランジスタＳＴ０がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングＳＴＲＧ０１のチャネル部はフローテ
ィング状態となり、これらのチャネル部の電位は、主と
して非選択ワード線に印加されるパス電圧Ｖｐａｓｓと
のキャパシタカップリングによりブーストされ、書き込
み禁止電圧まで上昇し、メモリストリングＳＴＲＧ０１
のメモリトランジスタＭ３へのデータ書き込みが禁止さ
れる。すなわち、メモリストリングＳＴＲＧ０１のメモ
リトランジスタＭ３のしきい値電圧はシフトしない。一
方、書き込みをすべきメモリトランジスタが接続された
メモリストリングＳＴＲＧ００のチャネル部は接地電圧
ＧＮＤ（０Ｖ）に設定され、選択ワード線ＷＬ０３に印
加された書き込み電圧２０Ｖとの電位差により、メモリ
トランジスタＭ３へのデータの書き込みがなされ、しき
い値電圧が正方向にシフトして、たとえば消去状態の−
３Ｖから２Ｖ程度になる。
１の選択トランジスタＳＴ０がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングＳＴＲＧ０１のチャネル部はフローテ
ィング状態となり、これらのチャネル部の電位は、主と
して非選択ワード線に印加されるパス電圧Ｖｐａｓｓと
のキャパシタカップリングによりブーストされ、書き込
み禁止電圧まで上昇し、メモリストリングＳＴＲＧ０１
のメモリトランジスタＭ３へのデータ書き込みが禁止さ
れる。すなわち、メモリストリングＳＴＲＧ０１のメモ
リトランジスタＭ３のしきい値電圧はシフトしない。一
方、書き込みをすべきメモリトランジスタが接続された
メモリストリングＳＴＲＧ００のチャネル部は接地電圧
ＧＮＤ（０Ｖ）に設定され、選択ワード線ＷＬ０３に印
加された書き込み電圧２０Ｖとの電位差により、メモリ
トランジスタＭ３へのデータの書き込みがなされ、しき
い値電圧が正方向にシフトして、たとえば消去状態の−
３Ｖから２Ｖ程度になる。
【００５７】このとき、メモリストリングＳＴＲＧ１
０、ＳＴＲＧ１１のワード線にもメモリストリングＳＴ
ＲＧ００、ＳＴＲＧ１１と同じ電圧が印加される。メモ
リストリングＳＴＲ１０、ＳＴＲＧ１１の選択トランジ
スタＳＴ０はカットオフ状態であるため、チャネル部の
電位はビット線電位とは切り離されているが、ソース線
ＳＬ２が電源電圧Ｖccであり、なおかつ選択トランジス
タＳＴ１がＶccレベルであるため、メモリストリングＳ
ＴＲＧ１０、ＳＴＲＧ１１のチャネル部の電位はワード
線の立上がりとともにＶcc−Ｖth（ＳＴ１のしきい値電
圧）に充電されたあと、主として非選択ワード線に印加
されるパス電圧Ｖｐａｓｓとのキャパシタカップリング
によりブーストされ、書込み禁止電圧まで上昇し、メモ
リストリングＳＴＲＧ１０、ＳＴＲＧ１１のメモリトラ
ンジスタＭ３へのデータ書込みが禁止される。すなわ
ち、メモリストリングＳＴＲＧ１０、ＳＴＲＧ１１のメ
モリトランジスタＭ３のしきい値電圧はシフトしない。
以上のようにして、メモリストリングＳＴＲＧ００のメ
モリトランジスタＭ３のみに書込みがなされる。
０、ＳＴＲＧ１１のワード線にもメモリストリングＳＴ
ＲＧ００、ＳＴＲＧ１１と同じ電圧が印加される。メモ
リストリングＳＴＲ１０、ＳＴＲＧ１１の選択トランジ
スタＳＴ０はカットオフ状態であるため、チャネル部の
電位はビット線電位とは切り離されているが、ソース線
ＳＬ２が電源電圧Ｖccであり、なおかつ選択トランジス
タＳＴ１がＶccレベルであるため、メモリストリングＳ
ＴＲＧ１０、ＳＴＲＧ１１のチャネル部の電位はワード
線の立上がりとともにＶcc−Ｖth（ＳＴ１のしきい値電
圧）に充電されたあと、主として非選択ワード線に印加
されるパス電圧Ｖｐａｓｓとのキャパシタカップリング
によりブーストされ、書込み禁止電圧まで上昇し、メモ
リストリングＳＴＲＧ１０、ＳＴＲＧ１１のメモリトラ
ンジスタＭ３へのデータ書込みが禁止される。すなわ
ち、メモリストリングＳＴＲＧ１０、ＳＴＲＧ１１のメ
モリトランジスタＭ３のしきい値電圧はシフトしない。
以上のようにして、メモリストリングＳＴＲＧ００のメ
モリトランジスタＭ３のみに書込みがなされる。
【００５８】また、書き込みベリファイ動作は、ワード
線に通常読み出し時の電圧０Ｖと異なる電圧「Ｖｔｈ
Ｗ」、たとえば１Ｖが印加される点を除いて、上述した
読み出し動作と同様である。
線に通常読み出し時の電圧０Ｖと異なる電圧「Ｖｔｈ
Ｗ」、たとえば１Ｖが印加される点を除いて、上述した
読み出し動作と同様である。
【００５９】消去動作は、メモリトランジスタのウェル
が２０Ｖ以上の高電圧に充電されると同時に、メインデ
コーダ回路１２０の出力信号ＢＳＥＬ０がアクティブの
ハイレベルとなって、１行目、２行目の全メモリストリ
ングＳＴＲＧ００，ＳＴＲＧ０１、並びにＳＴＲＧ１
０，ＳＴＲＧ１１に接続されているワード線ＷＬ００〜
ＷＬ０７，ＷＬ１０〜ＷＬ１７に０Ｖが印加される。し
たがって、２行分のメモリストリングについて同時に消
去動作が行われる。
が２０Ｖ以上の高電圧に充電されると同時に、メインデ
コーダ回路１２０の出力信号ＢＳＥＬ０がアクティブの
ハイレベルとなって、１行目、２行目の全メモリストリ
ングＳＴＲＧ００，ＳＴＲＧ０１、並びにＳＴＲＧ１
０，ＳＴＲＧ１１に接続されているワード線ＷＬ００〜
ＷＬ０７，ＷＬ１０〜ＷＬ１７に０Ｖが印加される。し
たがって、２行分のメモリストリングについて同時に消
去動作が行われる。
【００６０】また、消去ベリファイは、選択するストリ
ングが接続されるワード線ＷＬ００〜ＷＬ０７，ＷＬ１
０〜ＷＬ１７に同じ電圧「Ｖｔｈ Ｅ」、たとえば０Ｖ
を印加して行われる。なお、この消去ベリファイの場
合、選択トランジスタで一方のストリングのみを選択す
ることが可能であるが、同時に２行部のメモリストリン
グに対して行っても差しつかえない。
ングが接続されるワード線ＷＬ００〜ＷＬ０７，ＷＬ１
０〜ＷＬ１７に同じ電圧「Ｖｔｈ Ｅ」、たとえば０Ｖ
を印加して行われる。なお、この消去ベリファイの場
合、選択トランジスタで一方のストリングのみを選択す
ることが可能であるが、同時に２行部のメモリストリン
グに対して行っても差しつかえない。
【００６１】以上説明したように、本実施形態によれ
ば、隣接する２行のメモリストリングに対応して、アド
レス信号を受けて動作モードに応じたレベルの選択信号
を生成するメインローデコーダ１２０，１２２と、２行
のメモリストリングに存するメモリトランジスタに接続
された対応するワード線を動作モードに応じて設定され
た共通のワード線用駆動電圧供給線に接続し、かつ各行
のメモリストリングの第１の選択トランジスタＳＴ０お
よび第２の選択トランジスタＳＴ１のゲート電極を動作
モードに設定される異なる選択ゲート用駆動電圧供給線
にそれぞれ接続する転送ゲート群１３０Ａ，１３２Ａ
と、各メモリストリングの第２の選択トランジスタＳＴ
１が接続されたソース線ＳＬ０，ＳＬ２を動作モードに
応じて所定電位に保持するソース線駆動回路１４０，１
４２とをそれぞれ設けたので、デコーダ回路のレイアウ
ト面積を小さくできる。
ば、隣接する２行のメモリストリングに対応して、アド
レス信号を受けて動作モードに応じたレベルの選択信号
を生成するメインローデコーダ１２０，１２２と、２行
のメモリストリングに存するメモリトランジスタに接続
された対応するワード線を動作モードに応じて設定され
た共通のワード線用駆動電圧供給線に接続し、かつ各行
のメモリストリングの第１の選択トランジスタＳＴ０お
よび第２の選択トランジスタＳＴ１のゲート電極を動作
モードに設定される異なる選択ゲート用駆動電圧供給線
にそれぞれ接続する転送ゲート群１３０Ａ，１３２Ａ
と、各メモリストリングの第２の選択トランジスタＳＴ
１が接続されたソース線ＳＬ０，ＳＬ２を動作モードに
応じて所定電位に保持するソース線駆動回路１４０，１
４２とをそれぞれ設けたので、デコーダ回路のレイアウ
ト面積を小さくできる。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
デコーダ回路のレイアウト面積を小さくできる。
デコーダ回路のレイアウト面積を小さくできる。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明に係るＮＡＮＤ型フラッシュメモリにお
ける読み出し、書き込み、書き込むベリファイ、消去、
および消去ベリファイ動作についての各バイアス設定を
示す図である。
ける読み出し、書き込み、書き込むベリファイ、消去、
および消去ベリファイ動作についての各バイアス設定を
示す図である。
【図３】従来の不揮発性半導体記憶装置の構成例を示す
回路図である。
回路図である。
１０Ａ…ＮＡＮＤ型フラッシュメモリ、１１Ａ…メモリ
アレイ、ＳＴＲＧ００，ＳＴＲＧ０１，ＳＴＲＧ１０，
ＳＴＲＧ１１，ＳＴＲＧ２０，ＳＴＲＧ２１…メモリス
トリング、ＷＬ００〜ＷＬ０７，ＷＬ１０〜ＷＬ１７，
ＷＬ２０〜ＷＬ２７…ワード線、選択ゲート線…ＤＳＧ
０，ＳＳＧ０，ＤＳＧ１，ＳＳＧ１，ＳＳＧ２、１２Ａ
…デコーダ回路、１２０，１２２…メインローデコー
ダ、１３０Ａ，１３２Ａ…転送ゲート群、１４０，１４
２…ソース線駆動回路、ＶＣＧ０〜ＶＣＧ７，ＶＤＳＧ
０，ＶＳＳＧ０、ＶＤＳＧ１，ＶＳＳＧ１…駆動電圧供
給線、Ｖｐｇｍ…プログラム電圧供給線。
アレイ、ＳＴＲＧ００，ＳＴＲＧ０１，ＳＴＲＧ１０，
ＳＴＲＧ１１，ＳＴＲＧ２０，ＳＴＲＧ２１…メモリス
トリング、ＷＬ００〜ＷＬ０７，ＷＬ１０〜ＷＬ１７，
ＷＬ２０〜ＷＬ２７…ワード線、選択ゲート線…ＤＳＧ
０，ＳＳＧ０，ＤＳＧ１，ＳＳＧ１，ＳＳＧ２、１２Ａ
…デコーダ回路、１２０，１２２…メインローデコー
ダ、１３０Ａ，１３２Ａ…転送ゲート群、１４０，１４
２…ソース線駆動回路、ＶＣＧ０〜ＶＣＧ７，ＶＤＳＧ
０，ＶＳＳＧ０、ＶＤＳＧ１，ＶＳＳＧ１…駆動電圧供
給線、Ｖｐｇｍ…プログラム電圧供給線。
Claims (6)
- 【請求項１】 メモリトランジスタが複数個接続され、
その一端および他端にはゲート電圧に応じて導通状態が
制御される第１の選択トランジスタおよび第２の選択ト
ランジスタが接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリトランジスタの制御ゲー
トが共通のワード線に接続され、同一列のメモリストリ
ングの第１の選択トランジスタが共通のビット線に接続
されてなる不揮発性半導体記憶装置であって、 同一行のメモリストリングにおける上記第２の選択トラ
ンジスタは共通のソース線に接続され、 少なくとも２行のメモリストリングに対応して一つ設け
られ、アドレス指定に基づいて当該２行のメモリストリ
ングに存するメモリトランジスタに接続された対応する
ワード線に動作モードに応じて共通の駆動電圧を印加
し、各行のメモリストリングの第１の選択トランジスタ
および第２の選択トランジスタの導通制御を動作モード
に応じて個別に行い、かつ、各メモリストリングの第２
の選択トランジスタが接続されたソース線を動作モード
に応じて所定電位に保持するデコーダ回路を有する不揮
発性半導体記憶装置。 - 【請求項２】 上記デコーダ回路は、アドレス信号を受
けて動作モードに応じたレベルの選択信号を生成するメ
インローデコーダと、 上記メインローデコーダの選択信号により、上記２行の
メモリストリングに存するメモリトランジスタに接続さ
れた対応するワード線を動作モードに応じて設定された
共通のワード線用駆動電圧供給線に接続し、かつ各行の
メモリストリングの第１の選択トランジスタおよび第２
の選択トランジスタのゲート電極を動作モードに設定さ
れる異なる選択ゲート用駆動電圧供給線にそれぞれ接続
する転送ゲート群と、 各メモリストリングの第２の選択トランジスタが接続さ
れたソース線を動作モードに応じて所定電位に保持する
ソース線駆動回路とを有する請求項１記載の不揮発性半
導体記憶装置。 - 【請求項３】 上記デコーダ回路は、読み出し時には、
選択されたメモリトランジスタが存する行におけるメモ
リストリングの第１および第２の選択トランジスタを導
通状態に保持し、非選択の行におけるメモリストリング
の第１および第２の選択トランジスタを非導通状態に保
持し、かつ少なくとも選択されたメモリストリングの第
２の選択トランジスタが接続されたソース線を基準電位
に保持する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 上記デコーダ回路は、書き込み時には、
選択されたメモリトランジスタが存する行におけるメモ
リストリングの第１の選択トランジスタを導通状態に保
持し、第２の選択トランジスタを非導通状態に保持し、
かつ、非選択の行におけるメモリストリングの第１の選
択トランジスタを非導通状態に保持し、第２の選択トラ
ンジスタを導通状態に保持し、かつ少なくとも非選択の
メモリストリングの第２の選択トランジスタが接続され
たソース線を当該第２の選択トランジスタのゲート電極
に印加される電圧と略同電位に保持する請求項１記載の
不揮発性半導体記憶装置。 - 【請求項５】 上記２行のメモリストリングは列方向に
隣接し、かつ、同一列のメモリストリングの第１の選択
トランジスタは、共通のコンタクトを介して共通のビッ
ト線に接続されている請求項１記載の不揮発性半導体記
憶装置。 - 【請求項６】 上記２行のメモリストリングのうち少な
くとも一方のメモリストリングの第２のトランジスタが
接続されたソース線は、隣接するメモリストリングと共
用されている請求項５記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240797A JPH10302491A (ja) | 1997-04-30 | 1997-04-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240797A JPH10302491A (ja) | 1997-04-30 | 1997-04-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302491A true JPH10302491A (ja) | 1998-11-13 |
Family
ID=14585888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240797A Pending JPH10302491A (ja) | 1997-04-30 | 1997-04-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10302491A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191542A2 (en) * | 2000-09-22 | 2002-03-27 | SAMSUNG ELECTRONICS Co. Ltd. | Driving circuits for a memory cell array in a NAND-type flash memory device |
| JP2008269775A (ja) * | 2007-04-23 | 2008-11-06 | Samsung Electronics Co Ltd | プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 |
| KR100909627B1 (ko) * | 2007-10-10 | 2009-07-27 | 주식회사 하이닉스반도체 | 플래시 메모리소자 |
-
1997
- 1997-04-30 JP JP11240797A patent/JPH10302491A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191542A2 (en) * | 2000-09-22 | 2002-03-27 | SAMSUNG ELECTRONICS Co. Ltd. | Driving circuits for a memory cell array in a NAND-type flash memory device |
| EP1191542A3 (en) * | 2000-09-22 | 2004-01-07 | SAMSUNG ELECTRONICS Co. Ltd. | Driving circuits for a memory cell array in a NAND-type flash memory device |
| JP2008269775A (ja) * | 2007-04-23 | 2008-11-06 | Samsung Electronics Co Ltd | プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 |
| KR100909627B1 (ko) * | 2007-10-10 | 2009-07-27 | 주식회사 하이닉스반도체 | 플래시 메모리소자 |
| US8059461B2 (en) | 2007-10-10 | 2011-11-15 | Min Kyu Lee | Flash memory device |
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