JPH10302491A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10302491A JPH10302491A JP11240797A JP11240797A JPH10302491A JP H10302491 A JPH10302491 A JP H10302491A JP 11240797 A JP11240797 A JP 11240797A JP 11240797 A JP11240797 A JP 11240797A JP H10302491 A JPH10302491 A JP H10302491A
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Abstract
(57)【要約】
【課題】デコーダ回路のレイアウト面積を小さくできる
不揮発性半導体記憶装置を実現する。 【解決手段】隣接する2行のメモリストリングに対応し
て、アドレス信号を受けて動作モードに応じたレベルの
選択信号を生成するメインローデコーダ120,122
と、2行のメモリストリングに存するメモリトランジス
タに接続された対応するワード線を動作モードに応じて
設定された共通の駆動電圧供給線に接続し、各行のメモ
リストリングの選択トランジスタST0および選択トラ
ンジスタST1のゲート電極を動作モードに設定される
異なる駆動電圧供給線にそれぞれ接続する転送ゲート群
130A,132Aと、各メモリストリングの選択トラ
ンジスタST1が接続されたソース線SL0,SL2を
動作モードに応じて所定電位に保持するソース線駆動回
路140,142とを設ける。
不揮発性半導体記憶装置を実現する。 【解決手段】隣接する2行のメモリストリングに対応し
て、アドレス信号を受けて動作モードに応じたレベルの
選択信号を生成するメインローデコーダ120,122
と、2行のメモリストリングに存するメモリトランジス
タに接続された対応するワード線を動作モードに応じて
設定された共通の駆動電圧供給線に接続し、各行のメモ
リストリングの選択トランジスタST0および選択トラ
ンジスタST1のゲート電極を動作モードに設定される
異なる駆動電圧供給線にそれぞれ接続する転送ゲート群
130A,132Aと、各メモリストリングの選択トラ
ンジスタST1が接続されたソース線SL0,SL2を
動作モードに応じて所定電位に保持するソース線駆動回
路140,142とを設ける。
Description
【0001】
【発明の属する技術分野】本発明は、メモリストリング
が選択用スイッチを介してビット線およびソース線に接
続されるNAND型フラッシュメモリ等の不揮発性半導
体記憶装置に関するものである。
が選択用スイッチを介してビット線およびソース線に接
続されるNAND型フラッシュメモリ等の不揮発性半導
体記憶装置に関するものである。
【0002】
【従来の技術】NAND型フラッシュメモリでは、複数
個のメモリトランジスタを直列に接続してメモリストリ
ングを構成し、2個のメモリストリングで1個のビット
コンタクトおよびソース線を共有することにより、高集
積化が実現されている。
個のメモリトランジスタを直列に接続してメモリストリ
ングを構成し、2個のメモリストリングで1個のビット
コンタクトおよびソース線を共有することにより、高集
積化が実現されている。
【0003】一般的なNAND型フラッシュメモリにお
いて、消去動作は、選択されたメモリストリングが接続
された全ワード線に0V、非選択のメモリストリングが
接続された全ワード線およびメモリアレイの基板に高電
圧(20V)を印加する。その結果、選択メモリストリ
ングのメモリトランジスタのみフローティングゲートか
ら基板に電子が引き抜かれる。その結果、メモリトラン
ジスタのしきい値電圧は負方向にシフトして、たとえば
−3Vになる。
いて、消去動作は、選択されたメモリストリングが接続
された全ワード線に0V、非選択のメモリストリングが
接続された全ワード線およびメモリアレイの基板に高電
圧(20V)を印加する。その結果、選択メモリストリ
ングのメモリトランジスタのみフローティングゲートか
ら基板に電子が引き抜かれる。その結果、メモリトラン
ジスタのしきい値電圧は負方向にシフトして、たとえば
−3Vになる。
【0004】また、データの書き込み動作は、選択する
ワード線に接続されたメモリトランジスタ一括に、いわ
ゆるページ単位で行われる。具体的には、選択するワー
ド線に高電圧(たとえば18V)を、書き込むべき(0
データ)メモリトランジスタが接続されたビット線に0
V、書き込みを禁止すべき(1データ)メモリトランジ
スタが接続されたビット線に中間電圧(たとえば8V)
を印加する。その結果、書き込むべき選択メモリトラン
ジスタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトとして、たとえば2V程度になる。
ワード線に接続されたメモリトランジスタ一括に、いわ
ゆるページ単位で行われる。具体的には、選択するワー
ド線に高電圧(たとえば18V)を、書き込むべき(0
データ)メモリトランジスタが接続されたビット線に0
V、書き込みを禁止すべき(1データ)メモリトランジ
スタが接続されたビット線に中間電圧(たとえば8V)
を印加する。その結果、書き込むべき選択メモリトラン
ジスタのみ、フローティングゲート中に電子が注入され
て、選択メモリトランジスタのしきい値電圧は正方向に
シフトとして、たとえば2V程度になる。
【0005】このようなNAND型フラッシュメモリに
おいては、データの書き込みおよび消去ともFN(Fowle
r Nordheim) トンネル電流により行うため、動作電流を
チップ内昇圧回路から供給することが比較的容易であ
り、単一電源で動作させやすいという利点がある。さら
に、ページ単位で、つまり選択するワード線に接続され
たメモリトランジスタ一括にデータの書き込みが行われ
るため、書き込み速度の点で優位である。
おいては、データの書き込みおよび消去ともFN(Fowle
r Nordheim) トンネル電流により行うため、動作電流を
チップ内昇圧回路から供給することが比較的容易であ
り、単一電源で動作させやすいという利点がある。さら
に、ページ単位で、つまり選択するワード線に接続され
たメモリトランジスタ一括にデータの書き込みが行われ
るため、書き込み速度の点で優位である。
【0006】ところが、上述したNAND型フラッシュ
メモリの書き込み動作は、ページ単位で行われるため、
書き込みを禁止すべきメモリトランジスタが接続された
全てのビット線に対して中間電圧(たとえば8V)を印
加する必要がある。ページ単位でのビット線本数は、通
常512バイト、つまりおよそ4000本にもなるた
め、上記中間電圧を発生する昇圧回路の負荷が大きい。
また、書き込み動作においては、書き込み対象のメモリ
トランジスタのしきい値電圧を制御する必要から、複数
回の書き込み・ベリファイ動作を繰り返し行うため、各
書き込み動作毎に、書き込み禁止ビット線を中間電圧に
充電する必要がある。
メモリの書き込み動作は、ページ単位で行われるため、
書き込みを禁止すべきメモリトランジスタが接続された
全てのビット線に対して中間電圧(たとえば8V)を印
加する必要がある。ページ単位でのビット線本数は、通
常512バイト、つまりおよそ4000本にもなるた
め、上記中間電圧を発生する昇圧回路の負荷が大きい。
また、書き込み動作においては、書き込み対象のメモリ
トランジスタのしきい値電圧を制御する必要から、複数
回の書き込み・ベリファイ動作を繰り返し行うため、各
書き込み動作毎に、書き込み禁止ビット線を中間電圧に
充電する必要がある。
【0007】このため、書き込み・ベイファイ回数が多
くなると、実質的な書き込み時間より、むしろ書き込み
・ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、高速書き込みが困難となる。
また、各ビット線毎に設けられたページデータをラッチ
するためのデータラッチ回路は、中間電圧を扱うため高
耐圧仕様とする必要があり、必然的にサイズが大きくな
る。その結果、各ビット線毎のデータラッチ回路のレイ
アウトが困難となる。
くなると、実質的な書き込み時間より、むしろ書き込み
・ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、高速書き込みが困難となる。
また、各ビット線毎に設けられたページデータをラッチ
するためのデータラッチ回路は、中間電圧を扱うため高
耐圧仕様とする必要があり、必然的にサイズが大きくな
る。その結果、各ビット線毎のデータラッチ回路のレイ
アウトが困難となる。
【0008】そこで、低電圧での単一電源動作に適し、
高速書き込みを可能とし、しかも各ビット線毎のデータ
ラッチ回路のレイアウトを容易とするNAND型フラッ
シュメモリの新しい書き込み方式が提案されている(文
献:IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30,N
O.11,NOVEMBER 1995 p1152 〜p1153 における記述、お
よびFig5〜Fig6 参照)。
高速書き込みを可能とし、しかも各ビット線毎のデータ
ラッチ回路のレイアウトを容易とするNAND型フラッ
シュメモリの新しい書き込み方式が提案されている(文
献:IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30,N
O.11,NOVEMBER 1995 p1152 〜p1153 における記述、お
よびFig5〜Fig6 参照)。
【0009】この書き込み方式は、書き込みを禁止すべ
きメモリトランジスタが接続されたメモリストリングを
フローティング状態として、そのメモリストリングのチ
ャネル部電圧を、主として非選択ワード線に印加される
パス電圧(たとえば10V)との容量カップリングによ
り自動的に昇圧する。この自動昇圧動作は、セルフブー
スト動作と呼ばれる。
きメモリトランジスタが接続されたメモリストリングを
フローティング状態として、そのメモリストリングのチ
ャネル部電圧を、主として非選択ワード線に印加される
パス電圧(たとえば10V)との容量カップリングによ
り自動的に昇圧する。この自動昇圧動作は、セルフブー
スト動作と呼ばれる。
【0010】図3は、セルフブースト動作を実現したN
AND型フラッシュメモリの構成例を示す回路図であ
る。このNAND型フラッシュメモリ10は、メモリア
レイ11およびデコーダ回路12により構成されてい
る。
AND型フラッシュメモリの構成例を示す回路図であ
る。このNAND型フラッシュメモリ10は、メモリア
レイ11およびデコーダ回路12により構成されてい
る。
【0011】メモリアレイ11は、直列に接続された8
個のメモリトランジスタM0〜M7およびその両端に直
列に接続された2個の選択トランジスタST0,ST1
により構成されたメモリストリングSTRG00,ST
RG01,STRG10,STRG11,STRG2
0,STRG21,・・がマトリクス状に配置されてい
る。
個のメモリトランジスタM0〜M7およびその両端に直
列に接続された2個の選択トランジスタST0,ST1
により構成されたメモリストリングSTRG00,ST
RG01,STRG10,STRG11,STRG2
0,STRG21,・・がマトリクス状に配置されてい
る。
【0012】メモリストリングSTRG00,STRG
10のメモリトランジスタM0のドレインに接続された
選択トランジスタST0が共通のコンタクトを通してビ
ット線BL0に接続され、メモリトランジスタSTRG
01,STRG11のメモリトランジスタM0のドレイ
ンに接続された選択トランジスタST0が共通のコンタ
クトを通してビット線BL1に接続されている。また、
各メモリストリングSTRG00〜11のメモリトラン
ジスタM7が接続された選択トランジスタST1が共通
のソース線SRLに接続されている。
10のメモリトランジスタM0のドレインに接続された
選択トランジスタST0が共通のコンタクトを通してビ
ット線BL0に接続され、メモリトランジスタSTRG
01,STRG11のメモリトランジスタM0のドレイ
ンに接続された選択トランジスタST0が共通のコンタ
クトを通してビット線BL1に接続されている。また、
各メモリストリングSTRG00〜11のメモリトラン
ジスタM7が接続された選択トランジスタST1が共通
のソース線SRLに接続されている。
【0013】また、同一行に配置されたメモリストリン
グSTRG00,STRG01のメモリトランジスタの
ゲート電極が共通のワード線WL00〜WL07に接続
され、選択トランジスタST0のゲート電極が共通の選
択ゲート線DSG0に接続され、選択トランジスタST
1のゲート電極が共通の選択ゲート線SSG0に接続さ
れている。また、同一行に配置されたメモリストリング
STRG10,STRG11のメモリトランジスタのゲ
ート電極が共通のワード線WL10〜WL17に接続さ
れ、選択トランジスタST0のゲート電極が共通の選択
ゲート線DSGO1接続され、選択トランジスタST1
のゲート電極が共通の選択ゲート線SSG1に接続され
ている。
グSTRG00,STRG01のメモリトランジスタの
ゲート電極が共通のワード線WL00〜WL07に接続
され、選択トランジスタST0のゲート電極が共通の選
択ゲート線DSG0に接続され、選択トランジスタST
1のゲート電極が共通の選択ゲート線SSG0に接続さ
れている。また、同一行に配置されたメモリストリング
STRG10,STRG11のメモリトランジスタのゲ
ート電極が共通のワード線WL10〜WL17に接続さ
れ、選択トランジスタST0のゲート電極が共通の選択
ゲート線DSGO1接続され、選択トランジスタST1
のゲート電極が共通の選択ゲート線SSG1に接続され
ている。
【0014】デコーダ回路12は、メインローデコーダ
120,121,122,・・、各メインローデコーダ
120,121,122,・・、により導通状態が制御
される転送ゲート群130,131,132,・・、図
示しないサブデコーダから供給されるワード線および選
択ゲート線用駆動電圧供給線VCG0〜VCG7,VD
SG,VSSG、並びに各メインローデコーダ120,
121,122,・・、に接続されたプログラム電圧供
給線Vpgmにより構成されている。
120,121,122,・・、各メインローデコーダ
120,121,122,・・、により導通状態が制御
される転送ゲート群130,131,132,・・、図
示しないサブデコーダから供給されるワード線および選
択ゲート線用駆動電圧供給線VCG0〜VCG7,VD
SG,VSSG、並びに各メインローデコーダ120,
121,122,・・、に接続されたプログラム電圧供
給線Vpgmにより構成されている。
【0015】転送ゲート群130は、転送ゲートTW0
0〜TW07,TD0およびTS0により構成されてい
る。具体的には、各転送ゲートTW00〜TW07は、
それぞれメインローデコーダ120の出力信号BSEL
0に応じてワード線WL00〜WL07と駆動電圧供給
線VCG0〜VCG7とを作動的に接続し、転送ゲート
TD0,TS0は同じくメインローデコーダ120の出
力信号BSEL0に応じて選択ゲート線DSG0,SS
G0と駆動電圧供給線VDSG,VSSGとを作動的に
接続する。
0〜TW07,TD0およびTS0により構成されてい
る。具体的には、各転送ゲートTW00〜TW07は、
それぞれメインローデコーダ120の出力信号BSEL
0に応じてワード線WL00〜WL07と駆動電圧供給
線VCG0〜VCG7とを作動的に接続し、転送ゲート
TD0,TS0は同じくメインローデコーダ120の出
力信号BSEL0に応じて選択ゲート線DSG0,SS
G0と駆動電圧供給線VDSG,VSSGとを作動的に
接続する。
【0016】転送ゲート群131は、転送ゲートTW1
0〜TW17,TD1およびTS1により構成されてい
る。具体的には、各転送ゲートTW10〜TW17は、
それぞれメインローデコーダ121の出力信号BSEL
1に応じてワード線WL10〜WL17と駆動電圧供給
線VCG0〜VCG7とを作動的に接続し、転送ゲート
TD1,TS1は同じくメインローデコーダ121の出
力信号BSEL1に応じて選択ゲート線DSG1,SS
G1と駆動電圧供給線VDSG,VSSGとを作動的に
接続する。
0〜TW17,TD1およびTS1により構成されてい
る。具体的には、各転送ゲートTW10〜TW17は、
それぞれメインローデコーダ121の出力信号BSEL
1に応じてワード線WL10〜WL17と駆動電圧供給
線VCG0〜VCG7とを作動的に接続し、転送ゲート
TD1,TS1は同じくメインローデコーダ121の出
力信号BSEL1に応じて選択ゲート線DSG1,SS
G1と駆動電圧供給線VDSG,VSSGとを作動的に
接続する。
【0017】また、各ローデコーダ120,121,1
22は、同様に、3入力NAND回路NA1,インバー
タINV1,2入力NAND回路NA2,デプレッショ
ン型nチャネルMOS(NMOS)トランジスタNT
1,エンハンスメント型トランジスタNT2,NT3、
およびMOSのソース・ドレインを結合してなるキャパ
シタC1により構成されている。
22は、同様に、3入力NAND回路NA1,インバー
タINV1,2入力NAND回路NA2,デプレッショ
ン型nチャネルMOS(NMOS)トランジスタNT
1,エンハンスメント型トランジスタNT2,NT3、
およびMOSのソース・ドレインを結合してなるキャパ
シタC1により構成されている。
【0018】このような構成において、1行目のメモリ
ストリングSTRG00,STRG01のメモリトラン
ジスタM3のデータの読み出し、およびメモリトランジ
スタM3へのデータの書き込みは以下のように行われ
る。
ストリングSTRG00,STRG01のメモリトラン
ジスタM3のデータの読み出し、およびメモリトランジ
スタM3へのデータの書き込みは以下のように行われ
る。
【0019】読み出し時には、図示しないサブデコーダ
により駆動電圧供給線VCG3に接地電圧GND(0
V)が供給され、駆動電圧供給線VCG0〜VCG2,
VCG4〜VCG7および駆動電圧供給線VDSG,V
SSGにP5V(たとえば4.5V)が供給され、プロ
グラム電圧供給線VpgmにP5Vが供給され、ソース
線SRLに接地電圧0Vが供給される。そして、メイン
ローデコーダ120にのみアクティブのアドレス信号A
DEC00〜ADEC20が入力されて、メインローデ
コーダ121の出力信号BSEL0がP5V+αのレベ
ルで出力され、他のメインローデコーダ121,122
の出力信号BSEL1,BSEL2は接地電圧GNDレ
ベルに保持される。これにより、転送ゲート群130の
転送ゲートTW00〜TW07,TD0およびTS0が
導通状態となり、他の転送ゲート群131,132の転
送ゲートTW10〜TW17、TW20〜TW27、T
D1,TS1およびTD2,TS2が非導通状態に保持
される。その結果、メモリストリングSTRG00,S
TRG01の選択トランジスタST0,ST1が導通状
態になり、ビット線BL0,BL1にデータが読み出さ
れる。
により駆動電圧供給線VCG3に接地電圧GND(0
V)が供給され、駆動電圧供給線VCG0〜VCG2,
VCG4〜VCG7および駆動電圧供給線VDSG,V
SSGにP5V(たとえば4.5V)が供給され、プロ
グラム電圧供給線VpgmにP5Vが供給され、ソース
線SRLに接地電圧0Vが供給される。そして、メイン
ローデコーダ120にのみアクティブのアドレス信号A
DEC00〜ADEC20が入力されて、メインローデ
コーダ121の出力信号BSEL0がP5V+αのレベ
ルで出力され、他のメインローデコーダ121,122
の出力信号BSEL1,BSEL2は接地電圧GNDレ
ベルに保持される。これにより、転送ゲート群130の
転送ゲートTW00〜TW07,TD0およびTS0が
導通状態となり、他の転送ゲート群131,132の転
送ゲートTW10〜TW17、TW20〜TW27、T
D1,TS1およびTD2,TS2が非導通状態に保持
される。その結果、メモリストリングSTRG00,S
TRG01の選択トランジスタST0,ST1が導通状
態になり、ビット線BL0,BL1にデータが読み出さ
れる。
【0020】書き込み時には、図示しないサブデコーダ
により選択された駆動電圧供給線VCG3に高電圧、た
とえば20Vが供給され、駆動電圧供給線VCG0〜V
CG2,VCG4〜VCG7に中間電圧(たとえば10
V)、駆動電圧供給線VDSGの電源電圧VCC(たとえ
ば3.3V)、駆動電圧供給線VSSGに接地電圧GN
Dが供給され、プログラム電圧供給線Vpgmにたとえ
ば20Vが供給される。また、書き込みを行うべきメモ
リトランジスタM3を有するメモリストリングSTRG
00が接続されたビット線BL0に接地電圧GND、書
き込みを禁止すべきメモリトランジスタM3を有するメ
モリストリングSTRG01が接続されたビット線BL
1に電源電圧VCCが印加される。そして、メインローデ
コーダ120にのみアクティブのアドレス信号ADEC
00〜ADEC20が入力されて、メインローデコーダ
120の出力信号BSEL0が20V+αのレベルで出
力され、他のメインローデコーダ120,122の出力
信号BSEL1,BSEL2は接地電圧GNDレベルで
出力される。これにより、転送ゲート群130の転送ゲ
ートTW00〜TW07,TD0およびTS0が導通状
態となり、他の転送ゲート群131,132の転送ゲー
トTW10〜TW17、TW20〜TW27、TD1,
TS1およびTD2,TS2が非導通状態に保持され
る。その結果、選択ワード線WL03に書き込み電圧2
0Vが、非選択のワード線WL00〜WL02,WL0
4〜WL07にパス電圧(中間電圧)Vpass(たと
えば10V)が印加される。
により選択された駆動電圧供給線VCG3に高電圧、た
とえば20Vが供給され、駆動電圧供給線VCG0〜V
CG2,VCG4〜VCG7に中間電圧(たとえば10
V)、駆動電圧供給線VDSGの電源電圧VCC(たとえ
ば3.3V)、駆動電圧供給線VSSGに接地電圧GN
Dが供給され、プログラム電圧供給線Vpgmにたとえ
ば20Vが供給される。また、書き込みを行うべきメモ
リトランジスタM3を有するメモリストリングSTRG
00が接続されたビット線BL0に接地電圧GND、書
き込みを禁止すべきメモリトランジスタM3を有するメ
モリストリングSTRG01が接続されたビット線BL
1に電源電圧VCCが印加される。そして、メインローデ
コーダ120にのみアクティブのアドレス信号ADEC
00〜ADEC20が入力されて、メインローデコーダ
120の出力信号BSEL0が20V+αのレベルで出
力され、他のメインローデコーダ120,122の出力
信号BSEL1,BSEL2は接地電圧GNDレベルで
出力される。これにより、転送ゲート群130の転送ゲ
ートTW00〜TW07,TD0およびTS0が導通状
態となり、他の転送ゲート群131,132の転送ゲー
トTW10〜TW17、TW20〜TW27、TD1,
TS1およびTD2,TS2が非導通状態に保持され
る。その結果、選択ワード線WL03に書き込み電圧2
0Vが、非選択のワード線WL00〜WL02,WL0
4〜WL07にパス電圧(中間電圧)Vpass(たと
えば10V)が印加される。
【0021】これにより、メモリストリングSTRG0
1の選択トランジスタST0がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングSTRG01のチャネル部はフローテ
ィング状態となる。その結果、これらのチャネル部の電
位は、主として非選択ワード線に印加されるパス電圧V
passとのキャパシタカップリングによりブーストさ
れ、書き込み禁止電圧まで上昇し、メモリストリングS
TRG01のメモリトランジスタM3へのデータ書き込
みが禁止される。一方、書き込みをすべきメモリトラン
ジスタが接続されたメモリストリングSTRG00のチ
ャネル部は接地電圧GND(0V)に設定され、選択ワ
ード線WL03に印加された書き込み電圧20Vとの電
位差により、メモリトランジスタM3へのデータの書き
込みがなされ、しきい値電圧が正方向にシフトして、た
とえば消去状態の−3Vから2V程度になる。
1の選択トランジスタST0がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングSTRG01のチャネル部はフローテ
ィング状態となる。その結果、これらのチャネル部の電
位は、主として非選択ワード線に印加されるパス電圧V
passとのキャパシタカップリングによりブーストさ
れ、書き込み禁止電圧まで上昇し、メモリストリングS
TRG01のメモリトランジスタM3へのデータ書き込
みが禁止される。一方、書き込みをすべきメモリトラン
ジスタが接続されたメモリストリングSTRG00のチ
ャネル部は接地電圧GND(0V)に設定され、選択ワ
ード線WL03に印加された書き込み電圧20Vとの電
位差により、メモリトランジスタM3へのデータの書き
込みがなされ、しきい値電圧が正方向にシフトして、た
とえば消去状態の−3Vから2V程度になる。
【0022】
【発明が解決しようとする課題】ところで、上述したN
AND型フラッシュメモリでは、デザインルール等の制
約から、メインローデコーダ120〜122はストリン
グピッチに収める必要があるが、ワード線のピッチは、
デザインルールの微細化に伴って小さくなっていること
から、デコーダのレイアウトの横方向の長さが長くな
り、結果的にデコーダ回路のサイズが大きくなるという
不利益がある。
AND型フラッシュメモリでは、デザインルール等の制
約から、メインローデコーダ120〜122はストリン
グピッチに収める必要があるが、ワード線のピッチは、
デザインルールの微細化に伴って小さくなっていること
から、デコーダのレイアウトの横方向の長さが長くな
り、結果的にデコーダ回路のサイズが大きくなるという
不利益がある。
【0023】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、デコーダ回路のレイアウト面積
を小さくできる不揮発性半導体記憶装置を提供すること
にある。
のであり、その目的は、デコーダ回路のレイアウト面積
を小さくできる不揮発性半導体記憶装置を提供すること
にある。
【0024】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリトランジスタが複数個接続され、
その一端および他端にはゲート電圧に応じて導通状態が
制御される第1の選択トランジスタおよび第2の選択ト
ランジスタが接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリトランジスタの制御ゲー
トが共通のワード線に接続され、同一列のメモリストリ
ングの第1の選択トランジスタが共通のビット線に接続
されてなる不揮発性半導体記憶装置であって、同一行の
メモリストリングにおける上記第2の選択トランジスタ
は共通のソース線に接続され、少なくとも2行のメモリ
ストリングに対応して一つ設けられ、アドレス指定に基
づいて当該2行のメモリストリングに存するメモリトラ
ンジスタに接続された対応するワード線に動作モードに
応じて共通の駆動電圧を印加し、各行のメモリストリン
グの第1の選択トランジスタおよび第2の選択トランジ
スタの導通制御を動作モードに応じて個別に行い、か
つ、各メモリストリングの第2の選択トランジスタが接
続されたソース線を動作モードに応じて所定電位に保持
するデコーダ回路を有する。
め、本発明は、メモリトランジスタが複数個接続され、
その一端および他端にはゲート電圧に応じて導通状態が
制御される第1の選択トランジスタおよび第2の選択ト
ランジスタが接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリトランジスタの制御ゲー
トが共通のワード線に接続され、同一列のメモリストリ
ングの第1の選択トランジスタが共通のビット線に接続
されてなる不揮発性半導体記憶装置であって、同一行の
メモリストリングにおける上記第2の選択トランジスタ
は共通のソース線に接続され、少なくとも2行のメモリ
ストリングに対応して一つ設けられ、アドレス指定に基
づいて当該2行のメモリストリングに存するメモリトラ
ンジスタに接続された対応するワード線に動作モードに
応じて共通の駆動電圧を印加し、各行のメモリストリン
グの第1の選択トランジスタおよび第2の選択トランジ
スタの導通制御を動作モードに応じて個別に行い、か
つ、各メモリストリングの第2の選択トランジスタが接
続されたソース線を動作モードに応じて所定電位に保持
するデコーダ回路を有する。
【0025】また、本発明では、上記デコーダ回路は、
アドレス信号を受けて動作モードに応じたレベルの選択
信号を生成するメインローデコーダと、上記メインロー
デコーダの選択信号により、上記2行のメモリストリン
グに存するメモリトランジスタに接続された対応するワ
ード線を動作モードに応じて設定された共通のワード線
用駆動電圧供給線に接続し、かつ各行のメモリストリン
グの第1の選択トランジスタおよび第2の選択トランジ
スタのゲート電極を動作モードに設定される異なる選択
ゲート用駆動電圧供給線にそれぞれ接続する転送ゲート
群と、各メモリストリングの第2の選択トランジスタが
接続されたソース線を動作モードに応じて所定電位に保
持するソース線駆動回路とを有する。
アドレス信号を受けて動作モードに応じたレベルの選択
信号を生成するメインローデコーダと、上記メインロー
デコーダの選択信号により、上記2行のメモリストリン
グに存するメモリトランジスタに接続された対応するワ
ード線を動作モードに応じて設定された共通のワード線
用駆動電圧供給線に接続し、かつ各行のメモリストリン
グの第1の選択トランジスタおよび第2の選択トランジ
スタのゲート電極を動作モードに設定される異なる選択
ゲート用駆動電圧供給線にそれぞれ接続する転送ゲート
群と、各メモリストリングの第2の選択トランジスタが
接続されたソース線を動作モードに応じて所定電位に保
持するソース線駆動回路とを有する。
【0026】また、上記デコーダ回路は、読み出し時に
は、選択されたメモリトランジスタが存する行における
メモリストリングの第1および第2の選択トランジスタ
を導通状態に保持し、非選択の行におけるメモリストリ
ングの第1および第2の選択トランジスタを非導通状態
に保持し、かつ少なくとも選択されたメモリストリング
の第2の選択トランジスタが接続されたソース線を基準
電位に保持する。
は、選択されたメモリトランジスタが存する行における
メモリストリングの第1および第2の選択トランジスタ
を導通状態に保持し、非選択の行におけるメモリストリ
ングの第1および第2の選択トランジスタを非導通状態
に保持し、かつ少なくとも選択されたメモリストリング
の第2の選択トランジスタが接続されたソース線を基準
電位に保持する。
【0027】また、上記デコーダ回路は、書き込み時に
は、選択されたメモリトランジスタが存する行における
メモリストリングの第1の選択トランジスタを導通状態
に保持し、第2の選択トランジスタを非導通状態に保持
し、かつ、非選択の行におけるメモリストリングの第1
の選択トランジスタを非導通状態に保持し、第2の選択
トランジスタを導通状態に保持し、かつ少なくとも非選
択のメモリストリングの第2の選択トランジスタが接続
されたソース線を当該第2の選択トランジスタのゲート
電極に印加される電圧と略同電位に保持する。
は、選択されたメモリトランジスタが存する行における
メモリストリングの第1の選択トランジスタを導通状態
に保持し、第2の選択トランジスタを非導通状態に保持
し、かつ、非選択の行におけるメモリストリングの第1
の選択トランジスタを非導通状態に保持し、第2の選択
トランジスタを導通状態に保持し、かつ少なくとも非選
択のメモリストリングの第2の選択トランジスタが接続
されたソース線を当該第2の選択トランジスタのゲート
電極に印加される電圧と略同電位に保持する。
【0028】また、本発明の不揮発性半導体記憶装置に
よれば、デコーダ回路において、アドレス指定に基づい
て、デコーダ回路に対応する2行のメモリストリングに
存するメモリトランジスタに接続された対応するワード
線に動作モードに応じて共通の駆動電圧が印加される。
このとき、各行のメモリストリングの第1の選択トラン
ジスタおよび第2の選択トランジスタの導通制御を動作
モードに応じて個別に行われ、かつ、各メモリストリン
グの第2の選択トランジスタが接続されたソース線が動
作モードに応じて所定電位に保持される。
よれば、デコーダ回路において、アドレス指定に基づい
て、デコーダ回路に対応する2行のメモリストリングに
存するメモリトランジスタに接続された対応するワード
線に動作モードに応じて共通の駆動電圧が印加される。
このとき、各行のメモリストリングの第1の選択トラン
ジスタおよび第2の選択トランジスタの導通制御を動作
モードに応じて個別に行われ、かつ、各メモリストリン
グの第2の選択トランジスタが接続されたソース線が動
作モードに応じて所定電位に保持される。
【0029】具体的には、読み出し時においては、選択
されたメモリトランジスタが存する行におけるメモリス
トリングの第1および第2の選択トランジスタが導通状
態に保持され、非選択の行におけるメモリストリングの
第1および第2の選択トランジスタが非導通状態に保持
される。このとき、選択されたメモリストリングの第2
の選択トランジスタが接続されたソース線が基準電位に
保持される。
されたメモリトランジスタが存する行におけるメモリス
トリングの第1および第2の選択トランジスタが導通状
態に保持され、非選択の行におけるメモリストリングの
第1および第2の選択トランジスタが非導通状態に保持
される。このとき、選択されたメモリストリングの第2
の選択トランジスタが接続されたソース線が基準電位に
保持される。
【0030】また、書き込み時には、選択されたメモリ
トランジスタが存する行におけるメモリストリングの第
1の選択トランジスタが導通状態に保持され、第2の選
択トランジスタが非導通状態に保持される。一方、非選
択の行におけるメモリストリングの第1の選択トランジ
スタが非導通状態に保持され、第2の選択トランジスタ
が導通状態に保持される。そして、少なくとも非選択の
メモリストリングの第2の選択トランジスタが接続され
たソース線が当該第2の選択トランジスタのゲート電極
に印加される電圧と略同電位、たとえば電源電圧に保持
される。
トランジスタが存する行におけるメモリストリングの第
1の選択トランジスタが導通状態に保持され、第2の選
択トランジスタが非導通状態に保持される。一方、非選
択の行におけるメモリストリングの第1の選択トランジ
スタが非導通状態に保持され、第2の選択トランジスタ
が導通状態に保持される。そして、少なくとも非選択の
メモリストリングの第2の選択トランジスタが接続され
たソース線が当該第2の選択トランジスタのゲート電極
に印加される電圧と略同電位、たとえば電源電圧に保持
される。
【0031】
【発明の実施の形態】図1は、本発明に係る不揮発性半
導体記憶装置、たとえばNAND型フラッシュメモリの
一実施形態を示す回路図である。このNAND型フラッ
シュメモリ10Aは、メモリアレイ11Aおよびデコー
ダ回路12Aにより構成されている。
導体記憶装置、たとえばNAND型フラッシュメモリの
一実施形態を示す回路図である。このNAND型フラッ
シュメモリ10Aは、メモリアレイ11Aおよびデコー
ダ回路12Aにより構成されている。
【0032】メモリアレイ11Aは、直列に接続された
8個のメモリトランジスタM0〜M7およびその両端に
直列に接続された2個の選択トランジスタST0,ST
1により構成されたメモリストリングSTRG00,S
TRG01,STRG10,STRG11,STRG2
0,STRG21,・・がマトリクス状に配置されてい
る。
8個のメモリトランジスタM0〜M7およびその両端に
直列に接続された2個の選択トランジスタST0,ST
1により構成されたメモリストリングSTRG00,S
TRG01,STRG10,STRG11,STRG2
0,STRG21,・・がマトリクス状に配置されてい
る。
【0033】メモリストリングSTRG00,STRG
10のメモリトランジスタM0のドレインに接続された
選択トランジスタST0が共通のコンタクトを通してビ
ット線BL0に接続され、メモリトランジスタSTRG
01,STRG11のメモリトランジスタM0のドレイ
ンに接続された選択トランジスタST0が共通のコンタ
クトを通してビット線BL1に接続されている。また、
同一行に配置されたメモリストリングSTRG00,S
TRG01のメモリトランジスタM7が接続された選択
トランジスタST1が共通のソース線SL0に接続され
ている。このソース線SL0は、デコーダ回路12Aの
後述するソース線駆動回路140の出力ラインに接続さ
れている。同様に、同一行に配置されたメモリストリン
グSTRG10,STRG11のメモリトランジスタM
7が接続された選択トランジスタST1が共通のソース
線SL2に接続されている。このソース線SL2は、デ
コーダ回路12Aの後述するソース線駆動回路142の
出力ラインに接続されている。
10のメモリトランジスタM0のドレインに接続された
選択トランジスタST0が共通のコンタクトを通してビ
ット線BL0に接続され、メモリトランジスタSTRG
01,STRG11のメモリトランジスタM0のドレイ
ンに接続された選択トランジスタST0が共通のコンタ
クトを通してビット線BL1に接続されている。また、
同一行に配置されたメモリストリングSTRG00,S
TRG01のメモリトランジスタM7が接続された選択
トランジスタST1が共通のソース線SL0に接続され
ている。このソース線SL0は、デコーダ回路12Aの
後述するソース線駆動回路140の出力ラインに接続さ
れている。同様に、同一行に配置されたメモリストリン
グSTRG10,STRG11のメモリトランジスタM
7が接続された選択トランジスタST1が共通のソース
線SL2に接続されている。このソース線SL2は、デ
コーダ回路12Aの後述するソース線駆動回路142の
出力ラインに接続されている。
【0034】また、同一行に配置されたメモリストリン
グSTRG00,STRG01のメモリトランジスタの
ゲート電極が共通のワード線WL00〜WL07に接続
され、選択トランジスタST0のゲート電極が共通の選
択ゲート線DSG0に接続され、選択トランジスタST
1のゲート電極が共通の選択ゲート線SSG0に接続さ
れている。また、隣接する次行に配置されたメモリスト
リングSTRG10,STRG11のメモリトランジス
タのゲート電極が共通のワード線WL10〜WL17に
接続され、選択トランジスタST0のゲート電極が共通
の選択ゲート線DSG1に接続され、選択トランジスタ
ST1のゲート電極が共通の選択ゲート線SSG1に接
続されている。そして、ワード線WL00〜WL07と
次列のメモリストリング用のワード線WL10〜WL1
7の一端側はデコーダ回路12Aの出力側で接続されて
いる。具体的には、ワード線WL00とWL10、ワー
ド線WL01とWL11、ワード線WL02とWL1
2、ワード線WL03とWL13、ワード線WL04と
WL14、ワード線WL05とWL15、ワード線WL
06とWL16、およびワード線WL07とWL17が
それぞれ接続されている。
グSTRG00,STRG01のメモリトランジスタの
ゲート電極が共通のワード線WL00〜WL07に接続
され、選択トランジスタST0のゲート電極が共通の選
択ゲート線DSG0に接続され、選択トランジスタST
1のゲート電極が共通の選択ゲート線SSG0に接続さ
れている。また、隣接する次行に配置されたメモリスト
リングSTRG10,STRG11のメモリトランジス
タのゲート電極が共通のワード線WL10〜WL17に
接続され、選択トランジスタST0のゲート電極が共通
の選択ゲート線DSG1に接続され、選択トランジスタ
ST1のゲート電極が共通の選択ゲート線SSG1に接
続されている。そして、ワード線WL00〜WL07と
次列のメモリストリング用のワード線WL10〜WL1
7の一端側はデコーダ回路12Aの出力側で接続されて
いる。具体的には、ワード線WL00とWL10、ワー
ド線WL01とWL11、ワード線WL02とWL1
2、ワード線WL03とWL13、ワード線WL04と
WL14、ワード線WL05とWL15、ワード線WL
06とWL16、およびワード線WL07とWL17が
それぞれ接続されている。
【0035】同様の構成が3行目と4行目のメモリスト
リングに対して採られているが、ここでは、1行目と2
行目を例にして説明する。
リングに対して採られているが、ここでは、1行目と2
行目を例にして説明する。
【0036】デコーダ回路12Aは、メインローデコー
ダ120,122,・・、各メインローデコーダ12
0,122,・・、により導通状態が制御される転送ゲ
ート群130A,132A,・・、図示しないサブデコ
ーダから供給されるワード線および選択ゲート線用駆動
電圧供給線VCG0〜VCG7,VDSG0,VSSG
0、VDSG1,VSSG1、並びに各メインローデコ
ーダ120,122,・・、に接続されたプログラム電
圧供給線Vpgmにより構成されている。
ダ120,122,・・、各メインローデコーダ12
0,122,・・、により導通状態が制御される転送ゲ
ート群130A,132A,・・、図示しないサブデコ
ーダから供給されるワード線および選択ゲート線用駆動
電圧供給線VCG0〜VCG7,VDSG0,VSSG
0、VDSG1,VSSG1、並びに各メインローデコ
ーダ120,122,・・、に接続されたプログラム電
圧供給線Vpgmにより構成されている。
【0037】メインローデコーダ120は、3入力NA
ND回路NA1201、インバータINV1201、2
入力NAND回路NA1202、デプレッション型NM
OSトランジスタNT1201、エンハンスメント型N
MOSトランジスタNT1202,NT1203、およ
びMOSのソース・ドレインを結合してなるキャパシタ
C1201により構成されている。
ND回路NA1201、インバータINV1201、2
入力NAND回路NA1202、デプレッション型NM
OSトランジスタNT1201、エンハンスメント型N
MOSトランジスタNT1202,NT1203、およ
びMOSのソース・ドレインを結合してなるキャパシタ
C1201により構成されている。
【0038】NAND回路NA1201の3入力端子は
アドレスデコード信号ADEC00,ADEC10,A
DEC20の入力ラインにそれぞれ接続され、出力端子
はインバータINV1201の入力端子およびソース線
駆動回路140,142に接続されている。インバータ
INV1201の出力端子はNAND回路1202の一
方の入力端子およびゲートが電源電圧VCCの供給ライン
に接続されたNMOSトランジスタNT1201を介し
てNMOSトランジスタNT1202のソースおよびN
MOSトランジスタNT1203のゲート電極に接続さ
れている。NAND回路NA1202の他方の入力端子
はクロック信号CLKの入力ラインに接続され、出力端
子はキャパシタC1201の一方の電極に接続されてい
る。キャパシタC1221の他方の電極(ゲート電極)
はNMOSトランジスタNT1202のドレインおよび
ゲート電極に接続され、このドレインとゲート電極との
接続点はNMOSトランジスタNT1203を介してプ
ログラム電圧供給線Vpgmに接続されている。
アドレスデコード信号ADEC00,ADEC10,A
DEC20の入力ラインにそれぞれ接続され、出力端子
はインバータINV1201の入力端子およびソース線
駆動回路140,142に接続されている。インバータ
INV1201の出力端子はNAND回路1202の一
方の入力端子およびゲートが電源電圧VCCの供給ライン
に接続されたNMOSトランジスタNT1201を介し
てNMOSトランジスタNT1202のソースおよびN
MOSトランジスタNT1203のゲート電極に接続さ
れている。NAND回路NA1202の他方の入力端子
はクロック信号CLKの入力ラインに接続され、出力端
子はキャパシタC1201の一方の電極に接続されてい
る。キャパシタC1221の他方の電極(ゲート電極)
はNMOSトランジスタNT1202のドレインおよび
ゲート電極に接続され、このドレインとゲート電極との
接続点はNMOSトランジスタNT1203を介してプ
ログラム電圧供給線Vpgmに接続されている。
【0039】このプログラム電圧供給線Vpgmには、
書き込み時にはたとえば20Vが供給され、読み出し
時、書き込みベリファイ時、および消去ベリファイ時に
はP5V、たとえば4.5Vが供給され、消去時には電
源電圧VCCが供給される。そして、メインローデコーダ
120は、アドレスデコード信号ADEC00,ADE
C10,ADEC20をアクティブで受け、かつクロッ
ク信号CLKを受けて、キャパシタの容量結合によりプ
ログラム電圧供給線Vpgmに供給される電圧に+αV
だけ昇圧した信号BSEL0を生成して、転送ゲート群
130Aの各転送ゲートTW00〜TW07,TD0,
TD1およびTS0,TS1のゲート電極に供給する。
書き込み時にはたとえば20Vが供給され、読み出し
時、書き込みベリファイ時、および消去ベリファイ時に
はP5V、たとえば4.5Vが供給され、消去時には電
源電圧VCCが供給される。そして、メインローデコーダ
120は、アドレスデコード信号ADEC00,ADE
C10,ADEC20をアクティブで受け、かつクロッ
ク信号CLKを受けて、キャパシタの容量結合によりプ
ログラム電圧供給線Vpgmに供給される電圧に+αV
だけ昇圧した信号BSEL0を生成して、転送ゲート群
130Aの各転送ゲートTW00〜TW07,TD0,
TD1およびTS0,TS1のゲート電極に供給する。
【0040】メインローデコーダ122は、3入力NA
ND回路NA1221、インバータINV1221、2
入力NAND回路NA1222、デプレッション型NM
OSトランジスタNT1221、エンハンスメント型N
MOSトランジスタNT1222,NT1223、およ
びMOSのソース・ドレインを結合してなるキャパシタ
C1221により構成されている。
ND回路NA1221、インバータINV1221、2
入力NAND回路NA1222、デプレッション型NM
OSトランジスタNT1221、エンハンスメント型N
MOSトランジスタNT1222,NT1223、およ
びMOSのソース・ドレインを結合してなるキャパシタ
C1221により構成されている。
【0041】NAND回路NA1221の3入力端子は
アドレスデコード信号ADEC02,ADEC12,A
DEC22の入力ラインにそれぞれ接続され、出力端子
はインバータINV1221の入力端子およびソース線
駆動回路142,144(図示せず)に接続されてい
る。インバータINV1221の出力端子はNAND回
路1222の一方の入力端子およびゲートが電源電圧V
CCの供給ラインに接続されたNMOSトランジスタNT
1221を介してNMOSトランジスタNT1222の
ソースおよびNMOSトランジスタNT1223のゲー
ト電極に接続されている。NAND回路NA1222の
他方の入力端子はクロック信号CLKの入力ラインに接
続され、出力端子はキャパシタC1221の一方の電極
に接続されている。キャパシタC1221の他方の電極
(ゲート電極)はNMOSトランジスタNT1222の
ドレインおよびゲート電極に接続され、このドレインと
ゲート電極との接続点はNMOSトランジスタNT12
23を介してプログラム電圧供給線Vpgmに接続され
ている。
アドレスデコード信号ADEC02,ADEC12,A
DEC22の入力ラインにそれぞれ接続され、出力端子
はインバータINV1221の入力端子およびソース線
駆動回路142,144(図示せず)に接続されてい
る。インバータINV1221の出力端子はNAND回
路1222の一方の入力端子およびゲートが電源電圧V
CCの供給ラインに接続されたNMOSトランジスタNT
1221を介してNMOSトランジスタNT1222の
ソースおよびNMOSトランジスタNT1223のゲー
ト電極に接続されている。NAND回路NA1222の
他方の入力端子はクロック信号CLKの入力ラインに接
続され、出力端子はキャパシタC1221の一方の電極
に接続されている。キャパシタC1221の他方の電極
(ゲート電極)はNMOSトランジスタNT1222の
ドレインおよびゲート電極に接続され、このドレインと
ゲート電極との接続点はNMOSトランジスタNT12
23を介してプログラム電圧供給線Vpgmに接続され
ている。
【0042】メインローデコーダ122は、アドレスデ
コード信号ADEC02,ADEC12,ADEC22
をアクティブで受け、かつクロック信号CLKを受け
て、キャパシタの容量結合によりプログラム電圧供給線
Vpgmに供給される電圧に+αVだけ昇圧した信号B
SEL2を生成して、転送ゲート群132Aの各転送ゲ
ートTW20〜TW27,TD2,TD3およびTS
2,TS3のゲート電極に供給する。
コード信号ADEC02,ADEC12,ADEC22
をアクティブで受け、かつクロック信号CLKを受け
て、キャパシタの容量結合によりプログラム電圧供給線
Vpgmに供給される電圧に+αVだけ昇圧した信号B
SEL2を生成して、転送ゲート群132Aの各転送ゲ
ートTW20〜TW27,TD2,TD3およびTS
2,TS3のゲート電極に供給する。
【0043】転送ゲート群130Aは、転送ゲートTW
00〜TW07,TD0,TD1およびTS0,TS1
により構成されている。具体的には、各転送ゲートTW
00〜TW07は、それぞれメインローデコーダ120
の出力信号BSEL0に応じてワード線WL00〜WL
07およびWL10〜WL17と駆動電圧供給線VCG
0〜VCG7とを作動的に接続し、転送ゲートTD0,
TS0は同じくメインローデコーダ120の出力信号B
SEL0に応じて選択ゲート線DSG0,SSG0と駆
動電圧供給線VDSG0,VSSG0とを作動的に接続
し、転送ゲートTD1,TS1は同じくメインローデコ
ーダ120の出力信号BSEL0に応じて選択ゲート線
DSG1,SSG1と駆動電圧供給線VDSG1,VS
SG1とを作動的に接続する。
00〜TW07,TD0,TD1およびTS0,TS1
により構成されている。具体的には、各転送ゲートTW
00〜TW07は、それぞれメインローデコーダ120
の出力信号BSEL0に応じてワード線WL00〜WL
07およびWL10〜WL17と駆動電圧供給線VCG
0〜VCG7とを作動的に接続し、転送ゲートTD0,
TS0は同じくメインローデコーダ120の出力信号B
SEL0に応じて選択ゲート線DSG0,SSG0と駆
動電圧供給線VDSG0,VSSG0とを作動的に接続
し、転送ゲートTD1,TS1は同じくメインローデコ
ーダ120の出力信号BSEL0に応じて選択ゲート線
DSG1,SSG1と駆動電圧供給線VDSG1,VS
SG1とを作動的に接続する。
【0044】転送ゲート群132Aは、転送ゲートTW
20〜TW27,TD2,TD3およびTS2,TS3
により構成されている。なお、図面の簡単化のため一部
の転送ゲートおよびワード線は図示していない。具体的
には、各転送ゲートTW20〜TW27は、それぞれメ
インローデコーダ122の出力信号BSEL2に応じて
ワード線WL20〜WL27,WL30〜WL37(図
示せず)と駆動電圧供給線VCG0〜VCG7とを作動
的に接続し、転送ゲートTD2,TS2は同じくメイン
ローデコーダ122の出力信号BSEL2に応じて選択
ゲート線DSG2,SSG2と駆動電圧供給線VDSG
0,VSSG0とを作動的に接続し、図示しない転送ゲ
ートTD3,TS3は同じくローデコーダ122の出力
信号BSEL2に応じて選択ゲート線DSG3,SSG
3と駆動電圧供給線VDSG1,VSSG1とを作動的
に接続する。
20〜TW27,TD2,TD3およびTS2,TS3
により構成されている。なお、図面の簡単化のため一部
の転送ゲートおよびワード線は図示していない。具体的
には、各転送ゲートTW20〜TW27は、それぞれメ
インローデコーダ122の出力信号BSEL2に応じて
ワード線WL20〜WL27,WL30〜WL37(図
示せず)と駆動電圧供給線VCG0〜VCG7とを作動
的に接続し、転送ゲートTD2,TS2は同じくメイン
ローデコーダ122の出力信号BSEL2に応じて選択
ゲート線DSG2,SSG2と駆動電圧供給線VDSG
0,VSSG0とを作動的に接続し、図示しない転送ゲ
ートTD3,TS3は同じくローデコーダ122の出力
信号BSEL2に応じて選択ゲート線DSG3,SSG
3と駆動電圧供給線VDSG1,VSSG1とを作動的
に接続する。
【0045】ソース線駆動回路140は、2入力NAN
D回路NA1401,NA1402、およびインバータ
INV1401により構成されている。NAND回路1
401の一方の入力端子はアドレスデコード信号ADE
Cの入力ラインに接続され、他方の入力端子は、メイン
ローデコーダ120のNAND回路NA1201の出力
端子に接続されている。NAND回路NA1402の一
方の入力端子がNAND回路1401の出力端子に接続
され、他方の入力端子が書き込み信号WRTの入力ライ
ンに接続され、出力端子がインバータINV1401の
入力端子に接続されている。そして、インバータINV
1401の出力端子がソース線SL0に接続されてい
る。
D回路NA1401,NA1402、およびインバータ
INV1401により構成されている。NAND回路1
401の一方の入力端子はアドレスデコード信号ADE
Cの入力ラインに接続され、他方の入力端子は、メイン
ローデコーダ120のNAND回路NA1201の出力
端子に接続されている。NAND回路NA1402の一
方の入力端子がNAND回路1401の出力端子に接続
され、他方の入力端子が書き込み信号WRTの入力ライ
ンに接続され、出力端子がインバータINV1401の
入力端子に接続されている。そして、インバータINV
1401の出力端子がソース線SL0に接続されてい
る。
【0046】このソース線駆動回路140は、書き込み
時に、書き込み信号WRTをハイレベルで受け、かつア
ドレスデコード信号ADECをアクティブのローレベル
またはメインローデコーダ120のNAND回路NA1
201の出力信号をアクティブのローレベルで受けた場
合にのみソース線SL0を電源電圧VCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧GNDレベル
に保持する。
時に、書き込み信号WRTをハイレベルで受け、かつア
ドレスデコード信号ADECをアクティブのローレベル
またはメインローデコーダ120のNAND回路NA1
201の出力信号をアクティブのローレベルで受けた場
合にのみソース線SL0を電源電圧VCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧GNDレベル
に保持する。
【0047】ソース線駆動回路142は、2入力NAN
D回路NA1421,NA1422、およびインバータ
INV1421により構成されている。NAND回路1
421の一方の入力端子はメインローデコーダ120の
NAND回路NA1201の出力端子に接続され、他方
の入力端子はメインローデコーダ122のNAND回路
NA1221の出力端子に接続されている。NAND回
路NA1422の一方の入力端子がNAND回路142
1の出力端子に接続され、他方の入力端子が書き込み信
号WRTの入力ラインに接続され、出力端子がインバー
タINV1421の入力端子に接続されている。そし
て、インバータINV1421の出力端子がソース線S
L2に接続されている。
D回路NA1421,NA1422、およびインバータ
INV1421により構成されている。NAND回路1
421の一方の入力端子はメインローデコーダ120の
NAND回路NA1201の出力端子に接続され、他方
の入力端子はメインローデコーダ122のNAND回路
NA1221の出力端子に接続されている。NAND回
路NA1422の一方の入力端子がNAND回路142
1の出力端子に接続され、他方の入力端子が書き込み信
号WRTの入力ラインに接続され、出力端子がインバー
タINV1421の入力端子に接続されている。そし
て、インバータINV1421の出力端子がソース線S
L2に接続されている。
【0048】このソース線駆動回路142は、書き込み
時に、書き込み信号WRTをハイレベルで受け、かつメ
インローデコーダ120のNAND回路NA1201の
出力信号をアクティブのローレベルまたはメインローデ
コーダ122のNAND回路NA1221の出力信号を
アクティブのローレベルで受けた場合にのみソース線S
L2を電源電圧VCCレベルに保持する。なお、メインロ
ーデコーダ120のNAND回路NA1201の出力信
号およびメインローデコーダ122のNAND回路NA
1221の出力信号はアクティブのローレベルで受けた
場合のみソース線SL2を電源電圧VCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧GNDレベル
に保持する。
時に、書き込み信号WRTをハイレベルで受け、かつメ
インローデコーダ120のNAND回路NA1201の
出力信号をアクティブのローレベルまたはメインローデ
コーダ122のNAND回路NA1221の出力信号を
アクティブのローレベルで受けた場合にのみソース線S
L2を電源電圧VCCレベルに保持する。なお、メインロ
ーデコーダ120のNAND回路NA1201の出力信
号およびメインローデコーダ122のNAND回路NA
1221の出力信号はアクティブのローレベルで受けた
場合のみソース線SL2を電源電圧VCCレベルに保持す
る。その他の読み出し時、書き込みベリファイ時、消去
時、並びに消去ベリファイ時には接地電圧GNDレベル
に保持する。
【0049】次に、上記構成による動作を、1行目のメ
モリストリングSTRG00,STRG01のメモリト
ランジスタM3のデータの読み出し(Read)、およ
びメモリトランジスタM3へのデータの書き込み(Wr
ite)を例に、図2を参照しつつ説明する。
モリストリングSTRG00,STRG01のメモリト
ランジスタM3のデータの読み出し(Read)、およ
びメモリトランジスタM3へのデータの書き込み(Wr
ite)を例に、図2を参照しつつ説明する。
【0050】読み出し時には、書き込み信号WRTは非
アクティブのローレベルでソース線駆動回路140,1
42に供給されることから、ソース線SL0,SL2は
接地電圧GNDレベル(0V)に保持される。そして、
図示しないサブデコーダにより駆動電圧供給線VCG3
に接地電圧GND(0V)が供給され、駆動電圧供給線
VCG0〜VCG2,VCG4〜VCG7および駆動電
圧供給線VDSG0,VSSG0にP5V(たとえば
4.5V)が供給され、駆動電圧供給線VDSG1,V
SSG1に接地電圧GNDが供給され、プログラム電圧
供給線VpgmにP5Vが供給される。また、メインロ
ーデコーダ120にのみアクティブのアドレス信号AD
EC00,ADEC10,ADEC20が入力されて、
メインローデコーダ120の出力信号BSEL0がP5
V+αのレベルで出力され、他のメインローデコーダ1
22の出力信号BSEL2は接地電圧GNDレベルで出
力される。これにより、転送ゲート群130Aの転送ゲ
ートTW00〜TW07,TD0,TD1およびTS
0,TS1が導通状態となり、他の転送ゲート群132
Aの転送ゲートTW20〜TW27,TD2,TD3お
よびTS2,TS3が非導通状態に保持される。その結
果、メモリストリングSTRG00,STRG01の選
択トランジスタST0,ST1のみが導通状態になり、
ビット線BL0,BL1にデータが読み出される。
アクティブのローレベルでソース線駆動回路140,1
42に供給されることから、ソース線SL0,SL2は
接地電圧GNDレベル(0V)に保持される。そして、
図示しないサブデコーダにより駆動電圧供給線VCG3
に接地電圧GND(0V)が供給され、駆動電圧供給線
VCG0〜VCG2,VCG4〜VCG7および駆動電
圧供給線VDSG0,VSSG0にP5V(たとえば
4.5V)が供給され、駆動電圧供給線VDSG1,V
SSG1に接地電圧GNDが供給され、プログラム電圧
供給線VpgmにP5Vが供給される。また、メインロ
ーデコーダ120にのみアクティブのアドレス信号AD
EC00,ADEC10,ADEC20が入力されて、
メインローデコーダ120の出力信号BSEL0がP5
V+αのレベルで出力され、他のメインローデコーダ1
22の出力信号BSEL2は接地電圧GNDレベルで出
力される。これにより、転送ゲート群130Aの転送ゲ
ートTW00〜TW07,TD0,TD1およびTS
0,TS1が導通状態となり、他の転送ゲート群132
Aの転送ゲートTW20〜TW27,TD2,TD3お
よびTS2,TS3が非導通状態に保持される。その結
果、メモリストリングSTRG00,STRG01の選
択トランジスタST0,ST1のみが導通状態になり、
ビット線BL0,BL1にデータが読み出される。
【0051】書き込み時には、書き込み信号WRTがア
クティブのハイレベルでソース線駆動回路140,14
2に供給される。また、アドレスデコード信号ADEC
00,ADEC10,ADEC20がアクティブのハイ
レベルでメインローデコーダ120のNAND回路NA
1201に入力されることから、NAND回路NA12
01の出力信号はローレベルでソース線駆動回路140
のNAND回路NA1401およびソース線駆動回路1
42のNAND回路NA1421に入力される。また、
アドレスデコード信号ADEC02,ADEC12,A
DEC22が非アクティブのローレベルでメインローデ
コーダ122のNAND回路NA1221に入力され
る。その結果、NAND回路NA1221の出力信号は
ハイレベルでソース線駆動回路142のNAND回路N
A1421に入力される。また、アドレスデコード信号
ADECが非アクティブのハイレベルでソース線駆動回
路140のNAND回路NA1401に入力される。し
たがって、ソース線駆動回路140,142の出力は電
源電圧VCCレベルに遷移し、ソース線SL0,SL2は
電源電圧VCCレベルに保持される。
クティブのハイレベルでソース線駆動回路140,14
2に供給される。また、アドレスデコード信号ADEC
00,ADEC10,ADEC20がアクティブのハイ
レベルでメインローデコーダ120のNAND回路NA
1201に入力されることから、NAND回路NA12
01の出力信号はローレベルでソース線駆動回路140
のNAND回路NA1401およびソース線駆動回路1
42のNAND回路NA1421に入力される。また、
アドレスデコード信号ADEC02,ADEC12,A
DEC22が非アクティブのローレベルでメインローデ
コーダ122のNAND回路NA1221に入力され
る。その結果、NAND回路NA1221の出力信号は
ハイレベルでソース線駆動回路142のNAND回路N
A1421に入力される。また、アドレスデコード信号
ADECが非アクティブのハイレベルでソース線駆動回
路140のNAND回路NA1401に入力される。し
たがって、ソース線駆動回路140,142の出力は電
源電圧VCCレベルに遷移し、ソース線SL0,SL2は
電源電圧VCCレベルに保持される。
【0052】また、図示しないサブデコーダにより選択
された駆動電圧供給線VCG3に高電圧、たとえば20
Vが供給され、駆動電圧供給線VCG0〜VCG2,V
CG4〜VCG7に中間電圧、たとえば10V、駆動電
圧供給線VDSG0,VSSG1に電源電圧VCC(たと
えば3.3V)、駆動電圧供給線VSSG0,VDSG
1に接地電圧GNDが供給され、プログラム電圧供給線
Vpgmにたとえば20Vが供給される。そして、メイ
ンローデコーダ120にのみアクティブのアドレス信号
ADEC00〜ADEC20が入力されて、メインロー
デコーダ120の出力信号BSEL0が20V+αのレ
ベルで出力される。これに対して、メインローデコーダ
122の出力信号BSEL2は接地電圧GNDレベルで
出力される。
された駆動電圧供給線VCG3に高電圧、たとえば20
Vが供給され、駆動電圧供給線VCG0〜VCG2,V
CG4〜VCG7に中間電圧、たとえば10V、駆動電
圧供給線VDSG0,VSSG1に電源電圧VCC(たと
えば3.3V)、駆動電圧供給線VSSG0,VDSG
1に接地電圧GNDが供給され、プログラム電圧供給線
Vpgmにたとえば20Vが供給される。そして、メイ
ンローデコーダ120にのみアクティブのアドレス信号
ADEC00〜ADEC20が入力されて、メインロー
デコーダ120の出力信号BSEL0が20V+αのレ
ベルで出力される。これに対して、メインローデコーダ
122の出力信号BSEL2は接地電圧GNDレベルで
出力される。
【0053】これにより、転送ゲート群130Aの転送
ゲートTW00〜TW07,TD0,TD1およびTS
0,TS1が導通状態となり、他の転送ゲート群132
Aの転送ゲートTW20〜TW27,TD2,TD3お
よびTS2,TS3が非導通状態に保持される。その結
果、選択ワード線WL03,WL13に書き込み電圧2
0Vが、非選択のワード線WL00〜WL02,WL0
4〜WL07、WL10〜WL12,WL14〜WL1
7にパス電圧(中間電圧)Vpass(たとえば10
V)が印加される。
ゲートTW00〜TW07,TD0,TD1およびTS
0,TS1が導通状態となり、他の転送ゲート群132
Aの転送ゲートTW20〜TW27,TD2,TD3お
よびTS2,TS3が非導通状態に保持される。その結
果、選択ワード線WL03,WL13に書き込み電圧2
0Vが、非選択のワード線WL00〜WL02,WL0
4〜WL07、WL10〜WL12,WL14〜WL1
7にパス電圧(中間電圧)Vpass(たとえば10
V)が印加される。
【0054】したがって、メモリストリングSTRG0
0,STRG01の選択トランジスタST0は導通状態
に保持され、選択トランジスタST1は非導通状態に保
持される。また、メモリストリングSTRG10,ST
RG11の選択トランジスタST0は非導通状態に保持
され、選択トランジスタST1は導通状態となる。
0,STRG01の選択トランジスタST0は導通状態
に保持され、選択トランジスタST1は非導通状態に保
持される。また、メモリストリングSTRG10,ST
RG11の選択トランジスタST0は非導通状態に保持
され、選択トランジスタST1は導通状態となる。
【0055】そして、書き込みを行うべきメモリトラン
ジスタM3を有するメモリストリングSTRG00が接
続されたビット線BL0に接地電圧GND(書き込みデ
ータが0の場合)、書き込みを禁止すべきメモリトラン
ジスタM3を有するメモリストリングSTRG01が接
続されたビット線BL1に電源電圧VCC(書き込みデー
タが1の場合)が印加される。
ジスタM3を有するメモリストリングSTRG00が接
続されたビット線BL0に接地電圧GND(書き込みデ
ータが0の場合)、書き込みを禁止すべきメモリトラン
ジスタM3を有するメモリストリングSTRG01が接
続されたビット線BL1に電源電圧VCC(書き込みデー
タが1の場合)が印加される。
【0056】これにより、メモリストリングSTRG0
1の選択トランジスタST0がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングSTRG01のチャネル部はフローテ
ィング状態となり、これらのチャネル部の電位は、主と
して非選択ワード線に印加されるパス電圧Vpassと
のキャパシタカップリングによりブーストされ、書き込
み禁止電圧まで上昇し、メモリストリングSTRG01
のメモリトランジスタM3へのデータ書き込みが禁止さ
れる。すなわち、メモリストリングSTRG01のメモ
リトランジスタM3のしきい値電圧はシフトしない。一
方、書き込みをすべきメモリトランジスタが接続された
メモリストリングSTRG00のチャネル部は接地電圧
GND(0V)に設定され、選択ワード線WL03に印
加された書き込み電圧20Vとの電位差により、メモリ
トランジスタM3へのデータの書き込みがなされ、しき
い値電圧が正方向にシフトして、たとえば消去状態の−
3Vから2V程度になる。
1の選択トランジスタST0がカットオフ状態となり、
書き込みを禁止すべきメモリトランジスタが接続された
メモリストリングSTRG01のチャネル部はフローテ
ィング状態となり、これらのチャネル部の電位は、主と
して非選択ワード線に印加されるパス電圧Vpassと
のキャパシタカップリングによりブーストされ、書き込
み禁止電圧まで上昇し、メモリストリングSTRG01
のメモリトランジスタM3へのデータ書き込みが禁止さ
れる。すなわち、メモリストリングSTRG01のメモ
リトランジスタM3のしきい値電圧はシフトしない。一
方、書き込みをすべきメモリトランジスタが接続された
メモリストリングSTRG00のチャネル部は接地電圧
GND(0V)に設定され、選択ワード線WL03に印
加された書き込み電圧20Vとの電位差により、メモリ
トランジスタM3へのデータの書き込みがなされ、しき
い値電圧が正方向にシフトして、たとえば消去状態の−
3Vから2V程度になる。
【0057】このとき、メモリストリングSTRG1
0、STRG11のワード線にもメモリストリングST
RG00、STRG11と同じ電圧が印加される。メモ
リストリングSTR10、STRG11の選択トランジ
スタST0はカットオフ状態であるため、チャネル部の
電位はビット線電位とは切り離されているが、ソース線
SL2が電源電圧Vccであり、なおかつ選択トランジス
タST1がVccレベルであるため、メモリストリングS
TRG10、STRG11のチャネル部の電位はワード
線の立上がりとともにVcc−Vth(ST1のしきい値電
圧)に充電されたあと、主として非選択ワード線に印加
されるパス電圧Vpassとのキャパシタカップリング
によりブーストされ、書込み禁止電圧まで上昇し、メモ
リストリングSTRG10、STRG11のメモリトラ
ンジスタM3へのデータ書込みが禁止される。すなわ
ち、メモリストリングSTRG10、STRG11のメ
モリトランジスタM3のしきい値電圧はシフトしない。
以上のようにして、メモリストリングSTRG00のメ
モリトランジスタM3のみに書込みがなされる。
0、STRG11のワード線にもメモリストリングST
RG00、STRG11と同じ電圧が印加される。メモ
リストリングSTR10、STRG11の選択トランジ
スタST0はカットオフ状態であるため、チャネル部の
電位はビット線電位とは切り離されているが、ソース線
SL2が電源電圧Vccであり、なおかつ選択トランジス
タST1がVccレベルであるため、メモリストリングS
TRG10、STRG11のチャネル部の電位はワード
線の立上がりとともにVcc−Vth(ST1のしきい値電
圧)に充電されたあと、主として非選択ワード線に印加
されるパス電圧Vpassとのキャパシタカップリング
によりブーストされ、書込み禁止電圧まで上昇し、メモ
リストリングSTRG10、STRG11のメモリトラ
ンジスタM3へのデータ書込みが禁止される。すなわ
ち、メモリストリングSTRG10、STRG11のメ
モリトランジスタM3のしきい値電圧はシフトしない。
以上のようにして、メモリストリングSTRG00のメ
モリトランジスタM3のみに書込みがなされる。
【0058】また、書き込みベリファイ動作は、ワード
線に通常読み出し時の電圧0Vと異なる電圧「Vth
W」、たとえば1Vが印加される点を除いて、上述した
読み出し動作と同様である。
線に通常読み出し時の電圧0Vと異なる電圧「Vth
W」、たとえば1Vが印加される点を除いて、上述した
読み出し動作と同様である。
【0059】消去動作は、メモリトランジスタのウェル
が20V以上の高電圧に充電されると同時に、メインデ
コーダ回路120の出力信号BSEL0がアクティブの
ハイレベルとなって、1行目、2行目の全メモリストリ
ングSTRG00,STRG01、並びにSTRG1
0,STRG11に接続されているワード線WL00〜
WL07,WL10〜WL17に0Vが印加される。し
たがって、2行分のメモリストリングについて同時に消
去動作が行われる。
が20V以上の高電圧に充電されると同時に、メインデ
コーダ回路120の出力信号BSEL0がアクティブの
ハイレベルとなって、1行目、2行目の全メモリストリ
ングSTRG00,STRG01、並びにSTRG1
0,STRG11に接続されているワード線WL00〜
WL07,WL10〜WL17に0Vが印加される。し
たがって、2行分のメモリストリングについて同時に消
去動作が行われる。
【0060】また、消去ベリファイは、選択するストリ
ングが接続されるワード線WL00〜WL07,WL1
0〜WL17に同じ電圧「Vth E」、たとえば0V
を印加して行われる。なお、この消去ベリファイの場
合、選択トランジスタで一方のストリングのみを選択す
ることが可能であるが、同時に2行部のメモリストリン
グに対して行っても差しつかえない。
ングが接続されるワード線WL00〜WL07,WL1
0〜WL17に同じ電圧「Vth E」、たとえば0V
を印加して行われる。なお、この消去ベリファイの場
合、選択トランジスタで一方のストリングのみを選択す
ることが可能であるが、同時に2行部のメモリストリン
グに対して行っても差しつかえない。
【0061】以上説明したように、本実施形態によれ
ば、隣接する2行のメモリストリングに対応して、アド
レス信号を受けて動作モードに応じたレベルの選択信号
を生成するメインローデコーダ120,122と、2行
のメモリストリングに存するメモリトランジスタに接続
された対応するワード線を動作モードに応じて設定され
た共通のワード線用駆動電圧供給線に接続し、かつ各行
のメモリストリングの第1の選択トランジスタST0お
よび第2の選択トランジスタST1のゲート電極を動作
モードに設定される異なる選択ゲート用駆動電圧供給線
にそれぞれ接続する転送ゲート群130A,132A
と、各メモリストリングの第2の選択トランジスタST
1が接続されたソース線SL0,SL2を動作モードに
応じて所定電位に保持するソース線駆動回路140,1
42とをそれぞれ設けたので、デコーダ回路のレイアウ
ト面積を小さくできる。
ば、隣接する2行のメモリストリングに対応して、アド
レス信号を受けて動作モードに応じたレベルの選択信号
を生成するメインローデコーダ120,122と、2行
のメモリストリングに存するメモリトランジスタに接続
された対応するワード線を動作モードに応じて設定され
た共通のワード線用駆動電圧供給線に接続し、かつ各行
のメモリストリングの第1の選択トランジスタST0お
よび第2の選択トランジスタST1のゲート電極を動作
モードに設定される異なる選択ゲート用駆動電圧供給線
にそれぞれ接続する転送ゲート群130A,132A
と、各メモリストリングの第2の選択トランジスタST
1が接続されたソース線SL0,SL2を動作モードに
応じて所定電位に保持するソース線駆動回路140,1
42とをそれぞれ設けたので、デコーダ回路のレイアウ
ト面積を小さくできる。
【0062】
【発明の効果】以上説明したように、本発明によれば、
デコーダ回路のレイアウト面積を小さくできる。
デコーダ回路のレイアウト面積を小さくできる。
【図1】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図2】本発明に係るNAND型フラッシュメモリにお
ける読み出し、書き込み、書き込むベリファイ、消去、
および消去ベリファイ動作についての各バイアス設定を
示す図である。
ける読み出し、書き込み、書き込むベリファイ、消去、
および消去ベリファイ動作についての各バイアス設定を
示す図である。
【図3】従来の不揮発性半導体記憶装置の構成例を示す
回路図である。
回路図である。
10A…NAND型フラッシュメモリ、11A…メモリ
アレイ、STRG00,STRG01,STRG10,
STRG11,STRG20,STRG21…メモリス
トリング、WL00〜WL07,WL10〜WL17,
WL20〜WL27…ワード線、選択ゲート線…DSG
0,SSG0,DSG1,SSG1,SSG2、12A
…デコーダ回路、120,122…メインローデコー
ダ、130A,132A…転送ゲート群、140,14
2…ソース線駆動回路、VCG0〜VCG7,VDSG
0,VSSG0、VDSG1,VSSG1…駆動電圧供
給線、Vpgm…プログラム電圧供給線。
アレイ、STRG00,STRG01,STRG10,
STRG11,STRG20,STRG21…メモリス
トリング、WL00〜WL07,WL10〜WL17,
WL20〜WL27…ワード線、選択ゲート線…DSG
0,SSG0,DSG1,SSG1,SSG2、12A
…デコーダ回路、120,122…メインローデコー
ダ、130A,132A…転送ゲート群、140,14
2…ソース線駆動回路、VCG0〜VCG7,VDSG
0,VSSG0、VDSG1,VSSG1…駆動電圧供
給線、Vpgm…プログラム電圧供給線。
Claims (6)
- 【請求項1】 メモリトランジスタが複数個接続され、
その一端および他端にはゲート電圧に応じて導通状態が
制御される第1の選択トランジスタおよび第2の選択ト
ランジスタが接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリトランジスタの制御ゲー
トが共通のワード線に接続され、同一列のメモリストリ
ングの第1の選択トランジスタが共通のビット線に接続
されてなる不揮発性半導体記憶装置であって、 同一行のメモリストリングにおける上記第2の選択トラ
ンジスタは共通のソース線に接続され、 少なくとも2行のメモリストリングに対応して一つ設け
られ、アドレス指定に基づいて当該2行のメモリストリ
ングに存するメモリトランジスタに接続された対応する
ワード線に動作モードに応じて共通の駆動電圧を印加
し、各行のメモリストリングの第1の選択トランジスタ
および第2の選択トランジスタの導通制御を動作モード
に応じて個別に行い、かつ、各メモリストリングの第2
の選択トランジスタが接続されたソース線を動作モード
に応じて所定電位に保持するデコーダ回路を有する不揮
発性半導体記憶装置。 - 【請求項2】 上記デコーダ回路は、アドレス信号を受
けて動作モードに応じたレベルの選択信号を生成するメ
インローデコーダと、 上記メインローデコーダの選択信号により、上記2行の
メモリストリングに存するメモリトランジスタに接続さ
れた対応するワード線を動作モードに応じて設定された
共通のワード線用駆動電圧供給線に接続し、かつ各行の
メモリストリングの第1の選択トランジスタおよび第2
の選択トランジスタのゲート電極を動作モードに設定さ
れる異なる選択ゲート用駆動電圧供給線にそれぞれ接続
する転送ゲート群と、 各メモリストリングの第2の選択トランジスタが接続さ
れたソース線を動作モードに応じて所定電位に保持する
ソース線駆動回路とを有する請求項1記載の不揮発性半
導体記憶装置。 - 【請求項3】 上記デコーダ回路は、読み出し時には、
選択されたメモリトランジスタが存する行におけるメモ
リストリングの第1および第2の選択トランジスタを導
通状態に保持し、非選択の行におけるメモリストリング
の第1および第2の選択トランジスタを非導通状態に保
持し、かつ少なくとも選択されたメモリストリングの第
2の選択トランジスタが接続されたソース線を基準電位
に保持する請求項1記載の不揮発性半導体記憶装置。 - 【請求項4】 上記デコーダ回路は、書き込み時には、
選択されたメモリトランジスタが存する行におけるメモ
リストリングの第1の選択トランジスタを導通状態に保
持し、第2の選択トランジスタを非導通状態に保持し、
かつ、非選択の行におけるメモリストリングの第1の選
択トランジスタを非導通状態に保持し、第2の選択トラ
ンジスタを導通状態に保持し、かつ少なくとも非選択の
メモリストリングの第2の選択トランジスタが接続され
たソース線を当該第2の選択トランジスタのゲート電極
に印加される電圧と略同電位に保持する請求項1記載の
不揮発性半導体記憶装置。 - 【請求項5】 上記2行のメモリストリングは列方向に
隣接し、かつ、同一列のメモリストリングの第1の選択
トランジスタは、共通のコンタクトを介して共通のビッ
ト線に接続されている請求項1記載の不揮発性半導体記
憶装置。 - 【請求項6】 上記2行のメモリストリングのうち少な
くとも一方のメモリストリングの第2のトランジスタが
接続されたソース線は、隣接するメモリストリングと共
用されている請求項5記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11240797A JPH10302491A (ja) | 1997-04-30 | 1997-04-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11240797A JPH10302491A (ja) | 1997-04-30 | 1997-04-30 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10302491A true JPH10302491A (ja) | 1998-11-13 |
Family
ID=14585888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11240797A Pending JPH10302491A (ja) | 1997-04-30 | 1997-04-30 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10302491A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1191542A2 (en) * | 2000-09-22 | 2002-03-27 | SAMSUNG ELECTRONICS Co. Ltd. | Driving circuits for a memory cell array in a NAND-type flash memory device |
JP2008269775A (ja) * | 2007-04-23 | 2008-11-06 | Samsung Electronics Co Ltd | プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 |
KR100909627B1 (ko) * | 2007-10-10 | 2009-07-27 | 주식회사 하이닉스반도체 | 플래시 메모리소자 |
-
1997
- 1997-04-30 JP JP11240797A patent/JPH10302491A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1191542A2 (en) * | 2000-09-22 | 2002-03-27 | SAMSUNG ELECTRONICS Co. Ltd. | Driving circuits for a memory cell array in a NAND-type flash memory device |
EP1191542A3 (en) * | 2000-09-22 | 2004-01-07 | SAMSUNG ELECTRONICS Co. Ltd. | Driving circuits for a memory cell array in a NAND-type flash memory device |
JP2008269775A (ja) * | 2007-04-23 | 2008-11-06 | Samsung Electronics Co Ltd | プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 |
KR100909627B1 (ko) * | 2007-10-10 | 2009-07-27 | 주식회사 하이닉스반도체 | 플래시 메모리소자 |
US8059461B2 (en) | 2007-10-10 | 2011-11-15 | Min Kyu Lee | Flash memory device |
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