KR20120037187A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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박진수
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Abstract

반도체 메모리 장치 및 그 동작 방법은 고전압을 전달해주는 회로에 음의 문턱전압 값을 갖는 스위칭 소자를 사용함으로써 반도체 메모리 장치에서 사용되는 최대 전압을 낮추어 동작 전류(Operation current)를 감소시킬 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and method for operating thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동작 전류를 감소시킬 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서는 프로그램, 리드, 소거 동작을 실시하기 위해 높은 전압을 필요로 한다. 이러한 고전압을 생성하기 위해 내부에 고전압을 생성하는 회로가 있고, 아울러 이러한 고전압을 메모리 셀에 전달해주는 스위칭 소자 및 회로가 있다.
이러한 높은 전압을 전달해 주는 회로에 사용되는 스위칭 소자들은 양의 문턱전압 값을 가지기 때문에 사용되는 소자들의 수가 증가할수록 더 높은 전압을 필요로 하게 된다. 이에 따라 더 높은 전압을 생성하기 위해 회로에서 소모되는 전류가 커지고, 사용되는 스위칭 소자들의 항복 전압(Breakdown Voltage, BV)이 증가하는 문제점이 있다.
본 발명의 실시예는 고전압을 전달해주는 회로에 음의 문턱전압 값을 갖는 스위칭 소자를 사용함으로써 반도체 메모리 장치에서 사용되는 최대 전압을 낮추어 동작 전류(Operation current)를 감소시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는
다수의 메모리 블록들을 포함하는 메모리 어레이;
블록 어드레스를 입력받아 메모리 블록을 선택하기 위한 블록 선택 신호를 출력하도록 구성된 블록 디코더;
메모리 셀들의 프로그램 동작, 소거 동작, 또는 리드 동작에 필요한 동작 전압들을 글로벌 워드라인들로 공급하도록 구성된 전압 공급 회로; 및
상기 블록 선택 신호에 따라, 상기 동작 전압들을 상기 글로벌 워드라인들로부터 선택된 메모리 블록의 워드라인들로 전달하기 위하여 음의 문턱전압을 갖는 스위칭 소자들을 포함하는 블록 스위치를 포함한다.
상기 전압 공급 회로는
상기 동작 전압들을 생성하도록 구성된 전압 발생 회로; 및
페이지 어드레스에 따라 상기 동작 전압들을 각 글로벌 워드라인에 인가하도록 구성된 프리디코더를 포함할 수 있다.
상기 반도체 메모리 장치는 상기 전압 발생 회로로부터 입력 받은 상기 동작 전압들 중 실시하는 동작에 따라 가장 높은 전압을 상기 블록 디코더에 전달하도록 구성된 고전압 스위치 회로를 더 포함할 수 있다.
상기 고전압 스위치 회로는
상기 동작 전압들 중 실시하는 동작에 따라 가장 높은 전압을 상기 블록 디코더에 전달하기 위해, 병렬로 연결되는 음의 문턱전압을 갖는 스위칭 소자들을 포함할 수 있다.
상기 프리 디코더는
상기 페이지 어드레스에 따라 선택 신호들을 출력하여 각 글로벌 워드라인을 선택하는 글로벌 워드라인 디코더; 및
상기 동작 전압들을 각 글로벌 워드라인에 인가하기 위해 상기 글로벌 워드라인과 각각 연결되는 글로벌 워드라인 스위치를 포함할 수 있다.
상기 블록 디코더는
비선택된 메모리 블록의 블록 스위치에 음전압을 인가하기 위한 음전압 발생 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은
글로벌 워드라인들에 양전압을 인가하는 단계;
상기 글로벌 워드라인들과 선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 블록 선택 신호를 인가하는 단계; 및
상기 선택된 메모리 블록의 워드라인들에 동작 전압을 인가하기 위하여 상기 글로벌 워드라인들에 상기 양전압보다 높은 전압을 포함하는 동작 전압들을 인가하는 단계를 포함하며,
상기 블록 선택 신호의 전압 레벨은 상기 글로벌 워드라인들에 인가되는 동작 전압들 중 가장 높은 동작 전압의 레벨에 대응한다.
상기 블록 선택 신호는
음의 문턱 전압을 갖는 스위칭 소자들에 인가될 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은,
글로벌 워드라인들에 인가된 동작 전압들이 메모리 블록들 중 비선택된 메모리 블록의 워드라인들로 인가되는 것을 차단하기 위하여, 글로벌 워드라인들과 비선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 음전압을 인가하는 단계;
상기 글로벌 워드라인들과 선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 블록 선택 신호를 인가하는 단계; 및
상기 선택된 메모리 블록의 워드라인들에 동작 전압을 인가하기 위하여 상기 글로벌 워드라인들에 동작 전압들을 인가하는 단계를 포함하며,
상기 블록 선택 신호의 전압 레벨은 상기 글로벌 워드라인들에 인가되는 동작 전압들 중 가장 높은 동작 전압의 레벨에 대응한다.
상기 블록 선택 신호는
음의 문턱 전압을 갖는 스위칭 소자들에 인가될 수 있다.
본 발명의 실시예는 블록 스위치에 포함되는 스위칭 소자로 음의 문턱 전압값을 갖는 트랜지스터를 사용함으로써, 트랜지스터의 항복전압(Breakdown Voltage, BV)를 낮출 수 있고, 반도체 메모리 장치에서 사용되는 최대 전압 또한 낮출 수 있다. 따라서 동작 전류(Operation current) 감소 효과를 얻을 수 있다.
또한, 고전압 스위치 회로에 포함되는 스위칭 소자를 음의 문턱전압 값을 갖는 트랜지스터로 변경함으로써, 고전압 스위치 제어 회로 또한 셀프 부스팅(Self Boosting) 방식을 사용하는 회로가 아닌 단순히 전압을 전달하는 역할을 하는 스위치를 사용해도 되기 때문에, 종전에 고전압 스위치 회로에서와 비교하여 소모되는 전류를 줄일 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 1b는 도 1a의 전압 발생 회로의 세부 구성을 설명하는 회로도이다.
도 1c는 도 1a의 고전압 스위치 회로의 세부 구성을 설명하는 회로도이다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 2b는 도 2a의 전압 발생 회로의 세부 구성을 설명하는 회로도이다.
도 2c는 도 2a의 고전압 스위치 회로의 세부 구성을 설명하는 회로도이다.
도 2d는 도 2a의 블록 디코더의 세부 구성을 설명하는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작방법을 설명하는 흐름도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작방법을 설명하는 흐름도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치에서 리드 동작을 실시하는 경우의 전압 인가를 설명하는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치에서 프로그램 및 검증 동작을 실시하는 경우의 전압 인가를 설명하는 타이밍도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치에서 소거 동작을 실시하는 경우의 전압 인가를 설명하는 타이밍도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 1a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이(110), 전압 발생 회로(120), 프리 디코더(130), 고전압 스위치 회로(140), 블록 디코더(150), 블록 스위치(160<0>~160<i-1>), 그리고 제어회로(170)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 처음과 마지막 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들을 포함한다. 각각의 스트링은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
제어 회로(170)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 어드레스 신호(ADD)에 응답하여 내부적으로 페이지 어드레스 신호(PAGE ADD)와 블록 어드레스 신호(BLK ADD)를 출력한다. 또한, 제어 회로(170)는 고전압 스위치 회로(140)내의 스위칭 소자들을 턴온시키기 위한 인에이블 신호를 출력한다. 이에 대해서는 나중에 자세히 설명하기로 한다.
전압 공급 회로(120, 130)는 제어 회로(170)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 워드라인들(GWL[n:0]) 및 글로벌 소스 셀렉트 라인(GSSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(120) 및 프리 디코더(130)를 포함한다.
전압 발생 회로(120)는 제어 회로(170)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 출력한다.
프리 디코더(130)는 제어 회로(170)의 페이지 어드레스 신호(PAGE ADD)에 응답하여, 전압 발생 회로(120)에서 발생된 동작 전압들을 글로벌 라인들(GDSL, GWL[n:0], GSSL)로 출력한다. 예를 들면, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass,Vverify)을 글로벌 라인들(GDSL, GWL[n:0], GSSL)로 출력한다.
프리디코더(130)는 페이지 어드레스(PAGE ADD)에 따라 다수의 선택 신호들을 출력하여 다수의 글로벌 워드라인들 중 특정 글로벌 워드라인을 선택하는 글로벌 워드라인 디코더(132)와, 전압 발생 회로(120)로부터 공급받은 동작 전압들을 각 글로벌 워드 라인에 인가하기 위해 다수의 글로벌 워드라인들과 각각 연결되는 글로벌 워드라인 스위치(134)를 포함한다.
고전압 스위치 회로(140)는 전압 발생 회로(120)로부터 메모리 셀들의 동작전압들을 입력 받아 블록 디코더(150)로 전달한다.
블록 디코더(150)는 제어회로(170)로부터 블록 어드레스(BLK ADD)를 입력받아, 고전압 스위치 회로(140)로부터 전달받은 전압을 블록 선택 신호(BSEL[0]~BSEL[i-1])로서 출력한다. 츨력되는 블록 선택 신호(BSEL[0]~BSEL[i-1])에 따라 메모리 블록이 선택된다.
블록 스위치(160<0>~160<i-1>)는 블록 디코더(150)로부터 출력되는 블록 선택 신호(BSEL[0]~BSEL[i-1])에 따라 글로벌 라인들(GDSL, GWL[n:0], GSSL)과 로컬 라인들(DSL, WL[n:0], SSL)을 연결한다. 이를 통해 전압 발생 회로(120)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
블록 스위치(160<0>~160<i-1>)는 양의 문턱전압을 갖는 다수의 스위칭 소자들을 포함한다. 스위칭 소자들은 고전압 NMOS 트랜지스터(이하, 패스 트랜지스터라 한다)로 구현될 수 있다.
도 1b는 도 1a의 전압 발생 회로의 세부 구성을 설명하는 회로도이다.
도 1b를 참조하면, 본 발명의 실시예에 따른 전압 발생 회로는 프로그램 전압(VPGM) 및 소거전압(VERASE)을 생성하기 위한 프로그램 전압 펌프(PGMERAPUMP)(122)와 패스 전압(VPASS)을 생성하기 위한 패스 전압 펌프(PASSPMPPUMP)(126), 제1 레귤레이터(124), 및 제2 레귤레이터(128)를 포함한다.
전압 발생 회로는 프로그램 전압 펌프(PGMERAPUMP)(122)의 출력 노드(PGMERAPMP)의 전위를 빠르게 상승시키기 위해서 내부전원단자와 출력 노드(PGMERAPMP) 사이에 접속되는 제1 NMOS 트랜지스터(N122)를 포함한다. 제1 NMOS 트랜지스터(N122)에 제어 신호(PGMERAPMPTOVdd)가 하이레벨로 입력되면 제1 NMOS 트랜지스터(N122)가 턴온되어 프로그램 전압 펌프(PGMERAPUMP)(122)의 출력 노드(PGMERAPMP)의 전위가 내부전압레벨(Vdd)로 상승한다. 그 후에 프로그램 전압 펌프(PGMERAPUMP)(122)를 동작시켜 고전압을 생성한다. 생성된 고전압이 제1 레귤레이터(124)를 거쳐 안정화되면, 프로그램 전압(VPGM)과 소거전압(VERASE)이 생성된다.
이와 마찬가지로, 전압 발생 회로는 패스 전압 펌프(PASSPMPPUMP)(126)의 출력 노드(PASSPMP)의 전위를 빠르게 상승시키기 위해서 내부전원단자와 출력 노드(PASSPMP) 사이에 접속되는 제2 NMOS 트랜지스터(N126)를 포함한다. 제2 NMOS 트랜지스터(N126)에 제어 신호(PASSPMPTOVdd)가 하이레벨로 입력되면 제2 NMOS 트랜지스터(N126)가 턴온되어 패스 전압 펌프(PASSPMPPUMP)의 출력 노드(PASSPMP)의 전위가 내부전압레벨(Vdd)로 상승한다. 그 후에 패스 전압 펌프(PASSPMPPUMP)를 동작시켜 고전압을 생성한다. 생성된 고전압이 제2 레귤레이터(128)를 거쳐 안정화되면, 패스 전압(VPASS)이 생성된다.
도 1c는 도 1a의 고전압 스위치 회로의 세부 구성을 설명하는 회로도이다.
도 1c를 참조하면, 본 발명의 제1 실시예에 따른 고전압 스위치 회로는 제1 고전압 스위치 제어회로(142), 제1 NMOS 트랜지스터(N142), 제2 고전압 스위치 제어회로(144), 제2 NMOS 트랜지스터(N144), 제3 고전압 스위치 제어회로(146), 제3 NMOS 트랜지스터(N146), 및 제4 NMOS 트랜지스터(N148)를 포함한다. 제1 NMOS 트랜지스터(N142), 제2 NMOS 트랜지스터(N144), 제3 NMOS 트랜지스터(N146), 및 제4 NMOS 트랜지스터(N148)는 병렬로 접속된다.
제1 고전압 스위치 제어회로(142)는 프로그램 전압 펌프의 출력노드(PGMERAPMP)와 연결된다.
제어회로로부터 제1 고전압 스위치 제어신호가 입력되면, 제1 NMOS 트랜지스터(N142)로 프로그램 전압 펌프의 출력신호가 입력되어 제1 NMOS 트랜지스터(N142)가 턴온된다. 따라서 프로그램 전압 펌프의 출력 전압이 고전압 스위치 회로의 출력노드(VBLC)로 전달된다. 이때, 제1 NMOS 트랜지스터(N142)가 턴온되기 위해서는 프로그램 전압 펌프의 출력 전압보다 문턱전압만큼 높은 전압이 제1 NMOS 트랜지스터(N142)의 게이트로 입력되어야 하기 때문에, 제1 고전압 스위치 제어회로(142)는 입력되는 전압을 제1 NMOS 트랜지스터(N142)의 문턱전압만큼 상승시키는 회로를 포함한다(예를 들면, 셀프 부스팅(self boosting) 방식으로 전압을 문턱전압만큼 상승시킬 수 있다).
제2 고전압 스위치 제어회로(144)는 패스 전압 펌프의 출력노드(PASSPMP)와 연결된다.
제어회로로부터 제2 고전압 스위치 제어신호가 입력되면, 제2 NMOS 트랜지스터(N144)로 패스 전압 펌프의 출력신호가 입력되어 제2 NMOS 트랜지스터(N144)가 턴온된다. 따라서 패스 전압 펌프의 출력 전압이 고전압 스위치 회로의 출력노드(VBLC)로 전달된다. 제2 고전압 스위치 제어회로(144)는 제1 고전압 스위치 제어회로(142)와 마찬가지로 입력되는 전압을 제2 NMOS 트랜지스터(N144)의 문턱전압만큼 상승시키는 회로를 포함한다.
제3 고전압 스위치 제어회로(146)는 전원전압 제공 회로(미도시)의 출력노드(VCCE)와 연결된다.
제어회로로부터 제3 고전압 스위치 제어신호가 입력되면 제3 NMOS 트랜지스터(N146)로 전원전압 제공 회로의 출력신호가 입력되어 제3 NMOS 트랜지스터(N146)가 턴온된다. 따라서 외부 전원 전압이 고전압 스위치 회로의 출력노드(VBLC)로 전달된다. 제3 고전압 스위치 제어회로(146)는 제1 고전압 스위치 제어회로(142) 및 제2 고전압 스위치 제어회로(144)와 마찬가지로 입력되는 전압을 제3 NMOS 트랜지스터(N146)의 문턱전압만큼 상승시키는 회로를 포함한다.
제4 NMOS 트랜지스터(N122)는 고전압 스위치 회로의 출력 노드(VBLC)의 전위를 빠르게 상승시키기 위해서 내부전원단자와 출력 노드(VBLC) 사이에 접속된다. 제4 NMOS 트랜지스터(N148)에 제어 신호(VBLCTOVdd)가 하이레벨로 입력되면 제4 NMOS 트랜지스터(N148)가 턴온되어 고전압 스위치 회로의 출력 노드(VBLC)의 전위가 내부전압레벨(Vdd)로 상승한다.
이와 같은 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서는 전압 발생 회로에서 생성된 동작 전압들(예: VPGM)이 글로벌 워드 라인들로 전달된다. 이 전압을 글로벌 워드 라인에서 로컬 워드 라인으로 전달하기 위해서는 블록 스위치의 스위칭 소자(이하, 패스 트랜지스터라 한다)가 턴온되어야 한다.
패스 트랜지스터가 턴온되기 위해서는 예를 들면, 글로벌 워드 라인에서 로컬 워드 라인으로 전달되는 프로그램 전압보다 패스 트랜지스터의 문턱전압(Vth) 이상만큼 큰 전압(VPGM+Vth)이 패스 트랜지스터의 게이트로 입력되어야 한다.
이를 위해서는 고전압 스위치 회로의 출력노드(VBLC)에 프로그램 전압과 문턱전압의 합산전압(VPGM+Vth)만큼의 전압이 출력되어야 하므로 고전압 스위치 회로의 제1 NMOS 트랜지스터의 게이트로는 예를 들면, 프로그램 전압에 문턱전압의 두 배만큼의 전압을 합한 전압(VPGM+2Vth)이 인가되어야 한다. 그래야만 고전압 스위치 회로의 출력노드(VBLC)에 프로그램전압과 문턱전압의 합산전압(VPGM+Vth)만큼의 전압이 출력되어 글로벌 워드 라인에서 로컬 워드라인으로 전압이 강하 없이 전달될 수 있다.
그러나 이 경우 프로그램 전압 펌프의 출력 노드(PGMERAPMP)의 전압은 높은 전압(예를 들면, VPGM+Vth)이 필요하게 되고, 고전압 스위치 회로에 포함되는 NMOS 트랜지스터의 항복전압(breakdown voltage, BV) 또한 높은 전압(VPGM+2Vth)이 필요하게 된다. 고전압 스위치 회로는 높은 전압(VPGM+2Vth)을 만들기 위해 예를 들면 셀프 부스팅 방식을 사용함으로 인해 소모되는 전류가 커지게 된다.
이를 해결하기 위하여, 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 제안한다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다. 도 2b는 도 2a의 전압 발생 회로의 세부 구성을 설명하는 회로도이다. 도 2c는 도 2a의 고전압 스위치 회로의 세부 구성을 설명하는 회로도이다.
도 2d는 도 2a의 블록 디코더의 세부 구성을 설명하는 회로도이다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치는 그 구성이 본 발명의 제1 실시예에 따른 반도체 메모리 장치와 유사하므로, 여기에서는 구성상의 차이점에 대해서만 설명하기로 한다.
도 2a를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록 스위치(260<0>~260<i-1>)는 블록 디코더(250)의 출력신호(BSEL[0]~BSEL[i-1])에 따라 글로벌 라인들(GDSL, GWL[n:0], GSSL)과 로컬 라인들(DSL, WL[n:0], SSL)을 연결하여 글로벌 라인들에 인가되는 전압을 로컬 라인들로 전달한다.
이를 위해 블록 스위치(260<0>)는 다수의 스위칭 소자를 포함하는데, 글로벌 워드라인들(GWL[n:0])과 로컬 워드라인들(WL[n:0])을 연결하는 스위칭 소자들은 음의 문턱 전압 값을 갖는다.
이러한 스위칭 소자들은 예를 들면, 공핍형 트랜지스터(depleted transistor), 좀 더 상세하게는 공핍형 NMOS 트랜지스터로 구현될 수 있다.
글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL)을 연결하는 스위칭 소자 및 글로벌 소스 선택 라인(GSSL)과 소스 선택 라인(SSL)을 연결하는 스위칭 소자는 본 발명의 제1 실시예에서와 마찬가지로 고전압 NMOS 트랜지스터로 구현될 수 있다.
이와 같이, 블록 스위치(260<0>~260<i-1>)에 포함되는 스위칭 소자들을 음의 문턱 전압 값을 갖는 트랜지스터로 구현하면, 트랜지스터의 게이트로 인가되는 전압이, 글로벌 워드 라인으로부터 로컬 워드 라인으로 전달하고자 하는 전압만큼(예: VPGM)만 되면 트랜지스터가 턴온되기 때문에 글로벌 워드 라인으로부터 로컬 워드 라인으로 전압 전달이 가능하다.
도 2c를 참조하면, 본 발명의 제2 실시예에 따른 고전압 스위치 회로는 본 발명의 제1 실시예에 따른 고전압 스위치 회로와는 달리 제1 네거티브 NMOS 트랜지스터(N242)와 제2 네거티브 NMOS 트랜지스터(N244)를 포함한다. 이때 제1 네거티브 NMOS 트랜지스터(N142)와 제2 네거티브 NMOS 트랜지스터(N144)는 음의 문턱 전압 값을 갖는 스위칭 소자, 예를 들면 공핍형 트랜지스터, 상세하게는 공핍형 NMOS 트랜지스터로 구현될 수 있다.
제어회로로부터 제1 고전압 스위치 제어신호가 입력되면, 제1 네거티브 NMOS 트랜지스터(N242)로 프로그램 전압 펌프의 출력신호가 입력되어 제1 네거티브 NMOS 트랜지스터(N242)가 턴온된다. 따라서 프로그램 전압 펌프의 출력 전압이 고전압 스위치 회로의 출력노드(VBLC)로 전달된다. 이때, 제1 네거티브 NMOS 트랜지스터(N242)가 턴온되기 위해서는 프로그램 전압 펌프의 출력 전압만큼의 전압만 제1 네거티브 NMOS 트랜지스터(N242)의 게이트로 입력되면 되기 때문에, 제1 고전압 스위치 제어회로(242)는 입력되는 전압을 제어신호에 따라 그대로 전달하기만 하면 된다. 따라서 별도의 전압 인가 회로를 필요로 하지 않는다.
따라서 별도의 전압 인가 회로 없이도 고전압 스위치 회로의 출력노드(VBLC)에 프로그램 전압이 출력되어 글로벌 워드라인에서 로컬 워드라인으로 전압이 전달될 수 있다.
제2 고전압 스위치 제어 회로(244)와 제2 네거티브 NMOS 트랜지스터(N244)에 대해서도 위에서 설명한 것과 같다.
도 2d를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록 디코더(250)는 블록 스위치(260)(상세하게는, 비선택된 메모리 블록의 블록 스위치)에 음전압을 인가할 수 있는 음전압 발생 회로(252)를 포함한다.
음전압 발생 회로(252)는 음전압 제공 인에이블 신호(EN)가 NMOS 트랜지스터(252)로 입력되어 NMOS 트랜지스터(252)가 턴온되면 발생된 음전압을 블록 스위치(260)에 인가한다.
이와 같은 음전압 발생 회로(252)를 포함하는 이유에 대해서는 나중에 자세히 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작방법을 설명하는 흐름도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작방법에서는 우선, 모든 글로벌 워드라인 즉, 선택된 글로벌 워드라인 및 비선택된(즉, 선택되지 않은) 글로벌 워드라인에 양전압(예: VDD)를 인가한다(S310).
이 단계는 동작을 실시하고자 하는 메모리 블록을 제외한 메모리 블록 즉, 비선택된 메모리 블록의 워드라인에 동작 전압이 인가되는 것을 막기 위한 것이다. 다시 말하면, 글로벌 워드라인과 비선택된 메모리 블록의 워드라인이 연결되는 것을 막기 위한 것이다.
이에 대해 좀 더 상세히 설명하기로 한다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치에서는 글로벌 워드라인과로컬 워드라인을 연결시키는 블록 스위치에 포함되는 스위칭 소자로 양의 문턱전압값을 갖는 트랜지스터를 사용한다.
따라서 글로벌 워드라인에 0V를 인가하는 경우(예: 초기에 0V를 인가하거나 동작 중간에 전압 레벨이 0V가 되는 경우)에도 트랜지스터가 턴온 되지 않아 비선택된 메모리 블록의 워드라인은 플로팅(floating) 상태로 유지된다.
이 상태에서 동작을 실시할(즉, 선택된) 메모리 블록의 블록 스위치에 인가되는 전압을 올려줌으로써 글로벌 워드라인과 메모리 블록의 로컬 워드라인을 연결한다. 그 후 글로벌 워드라인에 동작 전압을 인가하면 동작을 실시하는데 문제가 없다.
그러나, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서는 글로벌 워드라인과 로컬 워드라인을 연결시키는 블록 스위치에 포함되는 스위칭 소자로 음의 문턱 전압값을 갖는 트랜지스터를 사용한다.
이때 글로벌 워드라인에 0V가 인가되거나 또는 글로벌 워드라인의 전압 레벨이 0V가 되면, 0V의 게이트 전압만 인가되더라도 음의 문턱 전압값을 갖는 트랜지스터가 턴온되기 때문에 선택된 메모리 블록뿐만 아니라 비선택된 메모리 블록 또한 글로벌 워드라인과 로컬 워드라인이 연결되게 된다.
이 상태에서 선택된 메모리 블록의 블록 스위치에 인가되는 전압을 올려주고, 글로벌 워드라인에 동작 전압을 인가하여 동작을 실시하면, 글로벌 워드라인과 모든 메모리 블록의 로컬 워드라인이 연결된 상태이기 때문에, 선택된 메모리 블록의 워드라인 전압 상승 시간이 크게 증가하게 된다.
따라서, 모든 글로벌 워드라인의 전압 레벨이 0V가 되지 않도록, 동작 초기나 동작 중간에 모든 글로벌 워드라인에 0v가 아닌 양전압을 인가해 주어야 한다.
그 후, 글로벌 워드라인들과 선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 블록 선택 신호를 인가하여 글로벌 워드라인들과 선택된 메모리 블록의 워드라인들을 연결한다(S320).
이때 스위칭 소자에 인가하는 블록 선택 신호의 전압 레벨은 각 동작 시에 글로벌 워드라인들에 인가되는 동작 전압들 중 가장 높은 동작 전압의 레벨에 대응한다. 예를 들면, 리드 동작을 실시하는 경우에는, 리드 전압보다는 패스 전압이 더 크기 때문에 패스 전압을 스위칭 소자에 인가한다.
프로그램 동작을 실시하는 경우에는, 프로그램 전압이 최대 전압이므로 프로그램 전압을 스위칭 소자에 인가하고, 프로그램 검증 동작을 실시하는 경우에는 패스 전압이 최대 전압이기 때문에 패스 전압을 스위칭 소자에 인가한다.
이렇게 하는 이유는 글로벌 워드라인과 로컬 워드라인을 연결하는 스위칭 소자로서 음의 문턱전압 값을 갖는 트랜지스터를 사용하기 때문이다. 위에서 설명한 바와 같이, 음의 문턱전압 값을 갖는 트랜지스터를 사용하는 경우 글로벌 워드라인에 인가되는 전압만큼의 전압만 트랜지스터의 게이트에 인가되더라도 트랜지스터는 턴온된다.
따라서, 글로벌 워드라인에 인가되는 전압 중 최대 전압 즉, 동작을 실시하는 동안의 각 시점의 최대 동작 전압을 스위칭 소자에 인가하면 글로벌 워드라인과 로컬 워드라인은 연결될 수 있다.
마지막으로, 선택된 메모리 블록의 워드라인들에 동작 전압을 인가하기 위하여 글로벌 워드라인들에 양전압보다 높은 전압을 포함하는 동작전압들을 인가한다 (S330).
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작방법을 설명하는 흐름도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작방법은 우선, 글로벌 워드라인들에 인가된 동작 전압들이 메모리 블록들 중 비선택된 메모리 블록의 워드라인들로 인가되는 것을 차단하기 위하여 글로벌 워드라인들과 비선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 음전압을 인가한다(S410).
도 2d에서 블록 디코더에 포함되는 음전압 발생 회로에 대해서 설명하였다. 이 음전압 발생 회로를 이용하여, 글로벌 워드라인들과 비선택된 메모리 블록의 워드라인들을 사이에 연결된 스위칭 소자에 음전압을 인가하면, 도 3의 단계 310과 같이 동작 초기나 중간에 모든 글로벌 워드라인들에 양전압을 인가해 줄 필요가 없다.
그 이유는, 스위칭 소자로 음의 문턱 전압값을 갖는 트랜지스터를 사용하더라도 트랜지스터의 게이트에 음전압이 인가되는 경우에는, 글로벌 워드라인의 전압레벨이 0V라고 해도 트랜지스터가 턴온 되지 않기 때문이다.
따라서 글로벌 워드라인의 전압 레벨이 0V라 할지라도 글로벌 워드라인과 비선택된 메모리 블록의 로컬 워드라인은 연결되지 않는다.
다음으로, 글로벌 워드라인들과 선택된 메모리 블록의 워드라인 사이에 연결된 스위칭 소자들에 블록 선택 신호를 인가하여 글로벌 워드라인과 선택된 메모리 블록의 워드라인을 연결한다(S420).
이때 스위칭 소자에 인가하는 블록 선택 신호의 전압 레벨은 각 동작 시에 글로벌 워드라인들에 인가되는 동작 전압들 중 가장 높은 동작 전압의 레벨에 대응한다.
마지막으로, 선택된 메모리 블록의 워드라인들에 동작 전압을 인가하기 위하여 글로벌 워드라인들에 동작전압들을 인가한다 (S430).
이하에, 메모리 셀에 특정 동작을 실시하는 경우에 대해서 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치에서 리드 동작을 실시하는 경우의 전압 인가를 설명하는 타이밍도이다.
도 5를 참조하면, 리드 동작의 경우, 선택된 글로벌 워드라인 즉, 리드 동작을 실시하고자 하는 글로벌 워드라인에는 리드전압(VREAD)을 인가하고, 비선택된 글로벌 워드라인 즉, 리드 동작을 실시하고자 하는 글로벌 워드라인을 제외한 글로벌 워드라인에는 패스전압(VPASS)을 인가한다.
도 3에서 설명한 바와 같이, 모든 글로벌 워드라인 즉, 선택된 글로벌 워드라인과 비선택된 글로벌 워드라인의 전압 레벨이 0V가 되지 않도록, 동작전압을 인가하기 전에 모든 글로벌 워드라인에 0V가 아닌 일정한 전압(VDD)을 인가해 주는 것을 볼 수 있다. 글로벌 워드라인과 비선택된 메모리 블록의 로컬 워드라인이 연결되는 것을 막기 위한 것임은 앞서 설명한 바와 같다.
또한 도 4에서 설명한 바와 같이, 선택된 메모리 블록을 제외한 메모리 블록의 블록 스위치에 음전압을 인가하는 경우에는 글로벌 워드라인들에 일정한 전압을 인가해 줄 필요가 없다. 도 5의 점선으로 표시된 부분이 이것을 설명하는 부분이다.
고전압 스위치 회로의 출력노드(VBLC) 전압과 선택된 메모리 블록의 블록 스위치에 인가되는 전압(Sel.BLKWL, 도 1 및 도 2에서는 메모리 블록을 선택하는 블록 선택 신호의 의미로 BSEL[0]~BSEL[i-1]로 표시하였다)은 동일하게 패스전압 펌프의 출력전압(PASSPMP)(패스전압 펌프의 출력전압이 레귤레이터를 거쳐 안정화되면 패스 전압이 되기 때문에 전압의 레벨의 관점에서는 양 전압은 유사하다고 할 수 있다)인 것을 볼 수 있다.
이것은, 리드 동작 시에는 글로벌 워드라인에 인가되는 전압은 리드전압(VREAD)과 패스전압(VPASS)이고 이 중에서 최대 전압은 패스전압(VPASS)이기 때문에 고전압 스위치 회로에서, 패스 펌프로부터 출력되는 전압을 블록디코더로 출력하고, 이 출력 전압(또는 출력신호)이 블록 스위치로 인가되는 것이다.
블록 스위치로 인가되는 블록 선택 신호의 전압 레벨은 각 동작시에 글로벌 워드라인들에 인가되는 동작전압 중 최대 전압 레벨에 대응하는 전압이라는 것이 설명되는 것을 알 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치에서 프로그램 및 검증 동작을 실시하는 경우의 전압 인가를 설명하는 타이밍도이다.
도 6을 참조하면, 프로그램 동작의 경우, 선택된 글로벌 워드라인에는 프로그램 전압(VPGM)을 인가하고, 비선택된 글로벌 워드라인에는 패스전압(VPASS)을 인가한다.
도 5에서와 마찬가지로, 모든 글로벌 워드라인 즉, 선택된 글로벌 워드라인과 비선택된 글로벌 워드라인의 전압 레벨이 0V가 되지 않도록, 동작전압을 인가하기 전에 모든 글로벌 워드라인에 0V가 아닌 일정한 전압(VDD)을 인가해 주는 것을 볼 수 있다.
또한 비선택된 메모리 블록의 블록 스위치에 음전압을 인가하는 경우에는 점선으로 표시한 바와 같이 글로벌 워드라인들에 일정한 전압을 인가해 줄 필요가 없다.
고전압 스위치 회로의 출력노드(VBLC) 전압과 선택된 메모리 블록의 블록 스위치에 인가되는 전압(Sel.BLKWL)은 동일하게 프로그램 동작 시에는 프로그램전압 펌프의 출력전압(PGMERAPMP)이고, 프로그램 검증동작 시에는 패스전압 펌프의 출력전압(PASSPMP)인 것을 볼 수 있다.
이것은, 프로그램 동작 시에는 글로벌 워드라인에 인가되는 전압 중 최대 전압이 프로그램 전압(VPGM)이고, 검증 동작 시에는 글로벌 워드라인에 인가되는 최대 전압은 패스전압(VPASS)이기 때문이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치에서 소거 동작을 실시하는 경우의 전압 인가를 설명하는 타이밍도이다.
도 7을 참조하면, 소거 동작의 경우, 모든 글로벌 워드라인에는 전원전압(VCC)을 인가하고, 웰(MTWELL)에는 소거 전압(VERASE)을 인가한다. 일반적으로는 워드라인에 0V를 인가하지만, 소거 전압(VERASE)에 비해서 충분히 작은 전압을 워드라인에 인가하더라도 소거 동작은 실시된다.
비선택된 메모리 블록의 블록 스위치에 음전압을 인가하는 경우에는 점선으로 표시한 바와 같이 동작 실시 전에 글로벌 워드라인들에 일정한 전압을 인가해 줄 필요가 없이 OV를 인가해주면 된다.
고전압 스위치 회로의 출력노드(VBLC) 전압과 선택된 메모리 블록의 블록 스위치에 인가되는 전압(Sel.BLKWL)은 동일하게 전원전압(VCC)인 것을 볼 수 있다.
이것은, 소거 동작 시에 글로벌 워드라인에 전원전압(VCC)을 인가하였기 때문이다.
이와 같이 하면, 선택된 메모리 블록의 로컬 워드라인들에는 전원 전압(VCC)이 인가되고, 비선택된 메모리 블록의 로컬 워드라인들은 플로팅(floating) 상태가 유지되는 것을 볼 수 있다.
이와 같이, 본 발명의 실시예는 블록스위치에 포함되는 스위칭 소자로 음의 문턱 전압값을 갖는 트랜지스터를 사용함으로써, 트랜지스터의 항복전압(Breakdown Voltage, BV)를 낮출 수 있고, 반도체 메모리 장치에서 사용되는 최대 전압 또한 낮출 수 있다. 따라서 동작 전류(Operation current) 감소 효과를 얻을 수 있다.
또한, 고전압 스위치 회로에 포함되는 스위칭 소자를 음의 문턱전압 값을 갖는 트랜지스터로 변경함으로써 고전압 스위치 제어 회로 또한 셀프 부스팅(Self Boosting) 방식을 사용하는 회로가 아닌 단순히 전압을 전달하는 역할을 하는 스위치를 사용해도 되기 때문에, 종전에 고전압 스위치 회로에서 소모되는 전류를 줄일 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210: 메모리 어레이
120, 220: 전압 발생 회로
122, 222: 프로그램전압 펌프
124, 128, 224, 228: 레귤레이터
126, 226: 패스전압 펌프
130, 230: 프리 디코더
132, 232: 글로벌 워드라인 디코더
134, 234: 글로벌 워드라인 스위치
140, 240: 고전압 스위치 회로
142, 242: 제1 고전압 스위치 회로 제어회로
144, 244: 제2 고전압 스위치 회로 제어회로
146, 246: 제3 고저압 스위치 제어회로
150, 250: 블록 디코더
252: 음전압 발생 회로
160, 260: 블록 스위치

Claims (10)

  1. 다수의 메모리 블록들을 포함하는 메모리 어레이;
    블록 어드레스를 입력받아 메모리 블록을 선택하기 위한 블록 선택 신호를 출력하도록 구성된 블록 디코더;
    메모리 셀들의 프로그램 동작, 소거 동작, 또는 리드 동작에 필요한 동작 전압들을 글로벌 워드라인들로 공급하도록 구성된 전압 공급 회로; 및
    상기 블록 선택 신호에 따라, 상기 동작 전압들을 상기 글로벌 워드라인들로부터 선택된 메모리 블록의 워드라인들로 전달하기 위하여 음의 문턱전압을 갖는 스위칭 소자들을 포함하는 블록 스위치를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전압 공급 회로는
    상기 동작 전압들을 생성하도록 구성된 전압 발생 회로; 및
    페이지 어드레스에 따라 상기 동작 전압들을 각 글로벌 워드라인에 인가하도록 구성된 프리디코더를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 전압 발생 회로로부터 입력 받은 상기 동작 전압들 중 실시하는 동작에 따라 가장 높은 전압을 상기 블록 디코더에 전달하도록 구성된 고전압 스위치 회로를 더 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 고전압 스위치 회로는
    상기 동작 전압들 중 실시하는 동작에 따라 가장 높은 전압을 상기 블록 디코더에 전달하기 위해, 병렬로 연결되는 음의 문턱전압을 갖는 스위칭 소자들을 포함하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 프리 디코더는
    상기 페이지 어드레스에 따라 선택 신호들을 출력하여 각 글로벌 워드라인을 선택하는 글로벌 워드라인 디코더; 및
    상기 동작 전압들을 각 글로벌 워드라인에 인가하기 위해 상기 글로벌 워드라인과 각각 연결되는 글로벌 워드라인 스위치를 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 블록 디코더는
    비선택된 메모리 블록의 블록 스위치에 음전압을 인가하기 위한 음전압 발생 회로를 포함하는 반도체 메모리 장치.
  7. 글로벌 워드라인들에 양전압을 인가하는 단계;
    상기 글로벌 워드라인들과 선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 블록 선택 신호를 인가하는 단계; 및
    상기 선택된 메모리 블록의 워드라인들에 동작 전압을 인가하기 위하여 상기 글로벌 워드라인들에 상기 양전압보다 높은 전압을 포함하는 동작 전압들을 인가하는 단계를 포함하며,
    상기 블록 선택 신호의 전압 레벨은 상기 글로벌 워드라인들에 인가되는 동작 전압들 중 가장 높은 동작 전압의 레벨에 대응하는 반도체 메모리 장치의 동작방법.
  8. 제7항에 있어서, 상기 블록 선택 신호는
    음의 문턱 전압을 갖는 스위칭 소자들에 인가되는 반도체 메모리 장치의 동작 방법.
  9. 글로벌 워드라인들에 인가된 동작 전압들이 메모리 블록들 중 비선택된 메모리 블록의 워드라인들로 인가되는 것을 차단하기 위하여, 글로벌 워드라인들과 비선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 음전압을 인가하는 단계;
    상기 글로벌 워드라인들과 선택된 메모리 블록의 워드라인들 사이에 연결된 스위칭 소자들에 블록 선택 신호를 인가하는 단계; 및
    상기 선택된 메모리 블록의 워드라인들에 동작 전압을 인가하기 위하여 상기 글로벌 워드라인들에 동작 전압들을 인가하는 단계를 포함하며,
    상기 블록 선택 신호의 전압 레벨은 상기 글로벌 워드라인들에 인가되는 동작 전압들 중 가장 높은 동작 전압의 레벨에 대응하는 반도체 메모리 장치의 동작방법.
  10. 제9항에 있어서, 상기 블록 선택 신호는
    음의 문턱 전압을 갖는 스위칭 소자들에 인가되는 반도체 메모리 장치의 동작 방법.
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